JP4888028B2

JP4888028B2 - スイッチ回路

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Publication number: JP4888028B2
Application number: JP2006277674A
Authority: JP
Inventors: 盛年駒牧
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-10-11
Filing date: 2006-10-11
Publication date: 2012-02-29
Anticipated expiration: 2026-10-11
Also published as: JP2008099426A

Description

本発明は、電源供給を制御するスイッチ回路に関する。

従来から、電源の供給を制御するためのスイッチ回路として半導体スイッチを利用したものがある。
図４に、スイッチ回路例を示す。
図４に示すスイッチ回路３０は、電池等の電源１１（電圧Ｅ〔Ｖ〕）と負荷との間に半導体スイッチであるＦＥＴ（Field Effect Transistor）１２が設けられているものである。ＦＥＴ１２はｐチャネルのＭＯＳ型の例を示しており、ＦＥＴ１２のソースは電源１１の正極側に、ドレインは負荷に接続されるようになっている。また、ＦＥＴ１２のゲートには、ｎｐｎ型トランジスタ１３及び制御回路１５が配設されている。また、電源１１とトランジスタ１３との間に抵抗１４が設けられている。

スイッチ回路３０において制御回路１５によりトランジスタ１３をＯＮすると、ＦＥＴ１２のゲート電圧（ソース−ゲート間の電圧）はＧＮＤ電位まで降下する。すなわち、ＦＥＴ１２はＯＮ状態となる。逆に制御回路１５によりトランジスタ１３をＯＦＦすると、ＦＥＴ１２のゲート電圧はＧＮＤ電位からＥ〔Ｖ〕だけ上昇し、ＦＥＴ１２はＯＦＦ状態となる。このように、トランジスタ１３のＯＮ／ＯＦＦ動作によってＦＥＴ１２のＯＮ／ＯＦＦ制御を行い、電源電流の供給を制御するように構成されている。

しかしながら、ＦＥＴ１２のＯＮ動作が急峻に行われると、ＦＥＴ１２と負荷の間に大容量のコンデンサ等が接続されているような場合には、ＯＮ抵抗が小さなことによって電源１から電流が供給される被供給側（電源１を除く回路負荷）に突入電流が流れてしまい、ＦＥＴ１２や負荷が破壊される可能性がある。

このような突入電流を防ぐため、一般的には図５に示すような回路構成が採用されている。図５に示す回路は突入電流を抑制したい間だけスイッチＳＷをＯＦＦし、抵抗Ｒによって電流の流入量を制限するものである。他にもスイッチＳＷに替えてサーミスタを適用する場合もある。サーミスタの場合、起動（電源投入）時に高抵抗であり、電源投入から自己発熱により徐々に抵抗が小さくなるので、突入電流は抑制される。

また、図６に示すような回路構成も提案されている（例えば、特許文献１参照）。図６に示すスイッチ回路４０は、前述のスイッチ回路３０においてＦＥＴ１２のソース−ゲート間にコンデンサ１６、抵抗１７を増設したものである。図６においてスイッチ回路３０と共通の構成部分については共通の符号を付している。

スイッチ回路４０では、トランジスタ１３をＯＮするとまずコンデンサ１６の充電が行われるため、コンデンサ１６と抵抗１４、１７とのＲＣ回路の時定数分だけＦＥＴ１２のゲート電圧が徐々に降下することとなる。それに従いＦＥＴ１２は緩やかにＯＮ状態となる。また、ＦＥＴ１２はソース−ゲート間の電圧が小さいとソース−ゲート間のＯＮ抵抗が大きく、逆にソース−ゲート間の電圧が大きいとＯＮ抵抗は小さい。スイッチ回路４０はこのようなＦＥＴの特性に基づき、ＲＣ回路の時定数によって緩やかにＦＥＴ１２をＯＮすることでＯＮ抵抗により突入電流を抑制しようとするものである。
特開２００５−３３８６９号公報

しかしながら、上記のスイッチ回路４０の回路構成ではトランジスタ１３をＯＦＦした場合、やはり抵抗１４とコンデンサ１６の時定数に従ってＦＥＴ１２のゲート電圧は徐々に上昇することとなるため、ＦＥＴ１２は緩やかにＯＦＦ状態に移行することとなる。

図７に、ＦＥＴ１２のＯＮ／ＯＦＦ動作時のタイムチャートを示す。
図７において、ＶｇｓはＦＥＴ１２のゲート−ソース間の電圧、ＲｏｎはＦＥＴ１２のソース−ドレイン間のＯＮ抵抗、Ｖｅｂはトランジスタ１３のエミッタ−ベース間の電圧であって、ＯＮ／ＯＦＦの閾値電圧（約０．７〔Ｖ〕）、ＶｔｈはＦＥＴ１２のＯＮ／ＯＦＦの閾値電圧である。ＶｔｈはＦＥＴの種類によっても異なるが、３〜８〔Ｖ〕程度である。
トランジスタ１３は、ベース電圧がＬｏ状態（ＧＮＤ電位）のときＯＦＦ動作し、Ｌｏ状態から閾値電圧Ｖｅｂ以上高電圧となると、Ｈｉ状態となってトランジスタ１３はＯＮ動作する。また、ＦＥＴ１２のゲート−ソース間電圧ＶｇｓはＬｏ状態（Ｖｇｓ≒０〔Ｖ〕）のときＯＦＦ動作し、Ｌｏ状態から閾値電圧Ｖｔｈ以上高電圧となると、Ｈｉ状態（Ｖｇｓ＞Ｖｔｈ）となってＯＮ動作する。

図７に示すようにトランジスタ１３をＯＮしたとき、コンデンサ１６と抵抗１４、１７によって電圧Ｖｇｓが徐々に低下するため、ＦＥＴ１２のＯＮ抵抗Ｒｏｎも徐々に減少する。ＯＮ抵抗Ｒｏｎの減少に伴い、完全なＯＮ状態へと収束している。逆に、トランジスタをＯＦＦした際にも電圧Ｖｇｓが徐々に上昇する結果、ＦＥＴ１２のＯＮ抵抗Ｒｏｎも徐々に上昇し、ＯＦＦ状態へと完全に移行している。

タイムチャートからも分かるように、電源１１からの電流（以下、電源電流という）はトランジスタ１３のＯＦＦ制御後もコンデンサ１６と抵抗１４の時定数分の間、負荷側へ供給されることとなる。負荷過電流等の事故が発生した場合においてもこのような過電流が供給されると回路の破損を招く可能性がある。また、ＦＥＴ１２の自己発熱によりＦＥＴ１２自体が破損することも考えられる。

本発明の課題は、簡素な回路構成で、緩やかにＯＮし、急峻にＯＦＦすることが可能なスイッチ回路を提供することである。

請求項１に記載の発明は、
電源と負荷とを結ぶ電流路にソース・ドレインが直列に接続され、ゲートに印加される電圧に応じてＯＮ／ＯＦＦ動作するＦＥＴを設けたスイッチ回路において、
前記ＦＥＴのソース又はドレインとゲートとの間に接続された制御スイッチを含み、前記ＦＥＴをＯＦＦ動作させる際に、前記制御スイッチのＯＮ動作によって当該ＦＥＴのゲートに前記電源の電圧を直接的に印加するＯＦＦ回路と、
前記ＦＥＴの寄生容量と、一端が前記ゲート及び前記制御スイッチに接続されかつ他端が接地電位に接続された第１抵抗との直列回路を含み、前記ＦＥＴをＯＮ動作させる際に、前記制御スイッチのＯＦＦ動作によって前記ＦＥＴの寄生容量を充電し、前記ＦＥＴの寄生容量と第１抵抗との時定数によりＦＥＴのゲートに印加された電圧の降下速度を遅延させるＯＮ回路と、
を備えることを特徴とする。

請求項２に記載の発明は、請求項１に記載のスイッチ回路において、
前記ＯＮ回路は、前記制御スイッチに直列接続され、一端が前記ＦＥＴのゲートに接続されかつ他端が接地電位に接続されたコンデンサと、前記コンデンサの一端と接地電位との間に接続された第１抵抗との直列回路を含み、前記制御スイッチのＯＦＦ動作によって前記コンデンサが放電し、当該コンデンサと第１抵抗との時定数により前記ＦＥＴのゲートに印加された電圧の降下速度を遅延させることを特徴とする。

請求項３に記載の発明は、請求項１又は２に記載のスイッチ回路において、
前記制御スイッチに第２抵抗が直列接続されていることを特徴とする。

請求項１に記載の発明によれば、ＯＦＦ回路によりＦＥＴのゲートに電源の電圧を直接的に印加することができ、ＦＥＴの寄生容量を急速放電させてＦＥＴのゲート電位を急峻に変動させることができる。これにより、ＯＦＦ制御の後、急峻にＦＥＴをＯＦＦ動作させることができ、高速な回路遮断が可能となる。すなわち、ＯＦＦ制御後、負荷側へ過電流が流入することを防ぐことができ、過電流によるＦＥＴや負荷の破損を防止することが可能となる。一方、ＯＮ回路によりＦＥＴのゲートに印加される電源の電圧の降下速度を遅延させることができ、ＦＥＴのゲート電位を緩やかに変動させることができる。これにより、徐々にＦＥＴをＯＮ動作させることができ、負荷側への突入電流を防止することができる。従って、簡易な回路構成で緩やかなＯＮ動作、急峻なＯＦＦ動作を実現することができる。

請求項２に記載の発明によれば、ＯＦＦ回路では制御スイッチのＯＮ／ＯＦＦ動作によりゲートへの電源の電圧の印加を制御する。これにより簡易な構成でＦＥＴのＯＦＦ動作を制御することができる。また、ＯＮ回路ではコンデンサと抵抗のＲＣ回路を構成するので、当該ＲＣ回路の時定数分だけゲート電圧の変動を遅延させることができる。

請求項３に記載の発明によれば、第２抵抗は第１抵抗と直列的に接続されることとなるので、この第１抵抗及び第２抵抗によりＦＥＴのゲートに印加する電源の電圧を分圧することができ、電源電圧の印加によりＦＥＴが破損することを防止することができる。

〈第１実施形態〉
図１に、第１実施形態に係るスイッチ回路１０を示す。
スイッチ回路１０は、電源１（電圧Ｅ〔Ｖ〕）から負荷への電流供給を制御するものであり、ＦＥＴ２、トランジスタ３、抵抗４、５、７、８、制御回路６を備えて構成されている。ＦＥＴ２はｐチャネルのＭＯＳ型ＦＥＴであり、負荷側への電流供給を直接的に制御するスイッチとして電源１と負荷との間に設けられている。ＦＥＴ２はそのソースが電源１に、ドレインが負荷に直列に接続されており、ＦＥＴ２のゲートは抵抗７を介してＧＮＤ（接地電位）に接続されている。

ＦＥＴ２のゲート−ソース間にはＦＥＴ２のゲートに印加する電源１の電圧（以下、電源電圧という）を制御するための制御スイッチとしてｐｎｐ型トランジスタ３が接続されている。トランジスタ３は、抵抗５を介して接続された制御回路６によってそのベース電流が制御される。すなわち、制御回路６においてトランジスタ３へのベース電流の入力を行う（正確には、ベース電流を吸い込む）とトランジスタ３がＯＮ状態となり、ベース電流の入力を停止するとトランジスタ３はＯＦＦ状態となる。なお、抵抗４はプルアップ抵抗である。

トランジスタ３のコレクタには第２抵抗である抵抗８及び第１抵抗である抵抗７が直列接続されている。抵抗７はその一端がＧＮＤに接続されている。抵抗８は電源１の電圧Ｅ〔Ｖ〕を抵抗７と抵抗８とで分圧するために設けられるものである。なお、抵抗比はトランジスタ３のＯＮ動作によってＦＥＴ２がＯＦＦ動作した際に、ゲートに最大定格電圧が印加されないように設定する。

スイッチ回路１０において、トランジスタ３が、ＦＥＴ２をＯＦＦ動作させる際にＦＥＴ２のゲートに電源１の電圧を直接的に印加するＯＦＦ回路を構成し、トランジスタ３、抵抗７及びＦＥＴ２の寄生容量が、ＦＥＴ２をＯＮ動作させる際にＦＥＴ２のゲートに印加する電源１の電圧の印加速度を遅延させるＯＮ回路を構成する。

（ＦＥＴ２のＯＮ動作）
上記スイッチ回路１０においてＦＥＴ２をＯＮ動作させる場合について説明する。
初期状態ではトランジスタ３はＯＮ状態であり、コレクタ−エミッタ間を電流が流れている。このとき、（抵抗８の抵抗値）＜＜（抵抗７の抵抗値）であれば、ＦＥＴ２のゲートーソース間電圧ＶｇｓはＬｏ（Ｖｇｓ≒０〔Ｖ〕、つまりＦＥＴ２のゲート電圧Ｖ_Ｇ＝ソース電圧Ｖ_Ｓ＝Ｅ〔Ｖ〕）であるため、ソース−ドレイン間ではチャネルは形成されず、ＦＥＴ２はＯＦＦ状態となっている。なお、ゲート電圧Ｖ_Ｇとは、ＦＥＴ２のゲートに印加される電圧であり、ソース電圧Ｖ_ＳとはＦＥＴ２のソースに印加される電圧である。

上記の初期状態から、制御回路６によりトランジスタ３をＯＦＦすると、電源１からＦＥＴ２に電流が供給され、ＦＥＴ２のゲート−ソース間の寄生容量分だけ充電が行われる。このとき、ＦＥＴ２の寄生容量と抵抗７によるＲＣ回路の時定数に従って、ＦＥＴ２の寄生容量が充電され、ＦＥＴ２のゲート電圧Ｖ_Ｇは徐々にＧＮＤ電位まで降下する。すなわち、ＦＥＴ２のゲート−ソース間電圧ＶｇｓはＬｏからＨｉへ緩やかに変動し、それに伴ってソース−ドレイン間に徐々にチャネルが形成され、ＦＥＴ２が緩やかにＯＮ状態となる。

（ＦＥＴ２のＯＦＦ動作）
次に、ＦＥＴ２のＯＦＦ動作について説明する。
上記のＦＥＴ２のＯＮ状態において、制御回路６によりトランジスタ３をＯＮ状態とする。このとき、電源１からの供給電流はトランジスタ３を介して抵抗８、抵抗７へと流入するため、寄生容量が急速放電され、ＦＥＴ２のゲート−ソース間電圧Ｖｇｓは瞬時にＨｉからＬｏへと変動する。ＦＥＴ２のゲート電圧は瞬時にＬｏからＨｉへと変動する。これにより、ＦＥＴ２は急峻にＯＦＦ状態となり、ソース−ドレイン間の導通状態が遮断される。

図２に、ＦＥＴ２のＯＮ／ＯＦＦ制御に係るタイムチャートを示す。図２において、−Ｖｅｂはトランジスタ３のエミッタ−ベース間の電圧であって、ＯＮ／ＯＦＦの閾値電圧（約−０．７〔Ｖ〕）、ＶｔｈはＦＥＴ２のＯＮ／ＯＦＦの閾値電圧、ＶｇｓはＦＥＴ２のゲート−ソース間の電圧、ＲｏｎはＦＥＴ２のソース−ドレイン間のＯＮ抵抗である。トランジスタ３では、ベース電圧が−Ｖｅｂ以下のＨｉ状態のとき、トランジスタ３がＯＦＦ動作し、ベース電圧が閾値電圧−Ｖｅｂ以上の電圧となると、Ｌｏ状態（Ｅ−Ｖｅｂ〔Ｖ〕）となってトランジスタ３はＯＮ動作する。また、ＦＥＴ２のゲート−ソース間電圧Ｖｇｓが、０〔Ｖ〕のときＬｏ状態となってＦＥＴ２はＯＦＦ動作し、閾値電圧Ｖｔｈ以上のときＨｉ状態となってＦＥＴ２はＯＮ動作する。

図２に示すように、トランジスタ３がＯＮ時にはＦＥＴ２のゲート−ソース間電圧Ｖｇｓは電位差なしのＬｏ状態にあり、ＦＥＴ２はＯＦＦとなっている。そして、トランジスタ３がＯＦＦに切り替えられると、ＦＥＴ２の寄生容量と抵抗７の時定数に従って徐々にゲート−ソース間電圧Ｖｇｓが拡大し、Ｈｉ状態へと変動する。この間がＦＥＴ２のＯＮ状態への過渡期である。過渡期にはゲート−ソース間電圧Ｖｇｓの拡大にともなってＯＮ抵抗Ｒｏｎも徐々に小さくなるように変化し、最終的には完全なＯＮ状態に収束する。

一方、トランジスタ３にベース電流が入力され、トランジスタ３がＯＮに切り替えられると、ＦＥＴ２のゲート−ソース間電圧Ｖｇｓは急峻にＨｉからＬｏへと変動する。これに伴い、ＦＥＴ２のＯＮ抵抗Ｒｏｎも急峻に増加し、ＦＥＴ２はＯＦＦ状態となる。

以上のように、第１実施形態によれば、ＦＥＴ２のソース−ゲート間にトランジスタ３を設け、ＦＥＴ２のゲートに抵抗７を直列接続している。これにより、ＦＥＴ２の寄生容量と抵抗７のＲＣ回路を構成することができ、ＦＥＴ２のゲート電圧Ｖ_Ｇの降下速度をＲＣ回路の時定数分だけ遅延させるＯＮ回路を形成することができる。すなわち、緩やかにＦＥＴ２をＯＮ動作させることが可能となり、負荷側への電源電流の突入を防ぐことができる。

一方、トランジスタ３によってＦＥＴ２のゲートに電源電圧を直接的に印加するＯＦＦ回路を形成するので、ＦＥＴ２のＯＦＦ動作時にはトランジスタ３のＯＮ動作によってＦＥＴ２の寄生容量を急速に放電でき、ＦＥＴ２のゲート電圧Ｖ_Ｇを急峻に上昇させること（ゲート−ソース間電圧Ｖｇｓ≒０〔Ｖ〕）が可能である。よって、ＦＥＴ２を即時にＯＦＦすることができ、高速な回路遮断が可能となる。すなわち、トランジスタ３のＯＦＦ制御に遅れることなく、負荷側へ過電流が入力することを防止することができ、ＦＥＴ２及び負荷の破損を回避することができる。
従って、簡素な回路構成で、緩やかにＯＮし、急峻にＯＦＦすることが可能なスイッチ回路を実現することができる。

また、スイッチ回路１０ではＦＥＴ２のソース−ゲート間であって、トランジスタ３のコレクタ側に抵抗８を直列接続している。よって、ゲート−ソース間にかかる電源電圧Ｅ〔Ｖ〕を抵抗８と抵抗７により分圧することができる。分圧により、ＦＥＴ２のゲートに印加する電源電圧を低減させることができ、電源電圧の印加によりＦＥＴ２が破損することを防ぐことが可能となる。

〈第２実施形態〉
第１実施形態では、ＦＥＴの寄生容量を利用したＯＮ回路を示したが、第２実施形態ではコンデンサを用いたＯＮ回路の例を説明する。

図３は、第２実施形態に係るスイッチ回路２０を示す図である。
スイッチ回路２０は、第１実施形態に係るスイッチ回路１０においてさらにコンデンサ９を設けたものである。よって、スイッチ回路２０においてスイッチ回路１０と同一の構成部分には同一の符号を付し、その説明を省略する。
コンデンサ９はその一端が抵抗８を介してＦＥＴ２のゲートに直列接続され、他端がＧＮＤに接続されている。つまり、コンデンサ９の一端がトランジスタ３のコレクタに接続されている。
また、抵抗７はその一端がＦＥＴ２のゲートに接続されるとともに抵抗８を介してコンデンサ９の一端に接続され、他端がＧＮＤに接続されている。

スイッチ回路２０において、トランジスタ３が、ＦＥＴ２をＯＦＦ動作させる際にＦＥＴ２のゲートに電源１の電圧を直接的に印加するＯＦＦ回路を構成し、トランジスタ３、抵抗７、８及びコンデンサ９が、ＦＥＴ２をＯＮ動作させる際にＦＥＴ２のゲートに印加する電源１の電圧の印加速度を遅延させるＯＮ回路を構成する。

（ＦＥＴ２のＯＮ動作）
スイッチ回路２０におけるＦＥＴ２のＯＮ動作について説明する。
初期状態ではトランジスタ３はＯＮ状態であり、トランジスタ３を介してコンデンサ９に電流が供給される。このとき、ＦＥＴ２のゲート−ソース間電圧ＶｇｓはＬｏであるため、ソース−ドレイン間ではチャネルは形成されず、ＦＥＴ２はＯＦＦ状態となっている。

上記の初期状態から、制御回路６によりトランジスタ３をＯＦＦに切り替えると、電源１からＦＥＴ２に電流が供給され、ＦＥＴ２の寄生容量分だけ充電が行われる。一方、コンデンサ９においては放電が行われる。コンデンサ９と抵抗７、８のＲＣ回路による時定数に従って、ＦＥＴ２のゲート電圧Ｖ_Ｇは徐々にＧＮＤ電位まで降下する。従って、ゲート−ソース間電圧ＶｇｓはＬｏからＨｉへ緩やかに変動し、それに伴ってソース−ドレイン間に徐々にチャネルが形成され、最終的に導通状態へと収束する。

（ＦＥＴ２のＯＦＦ動作）
次に、ＦＥＴ２のＯＦＦ動作について説明する。
ＦＥＴ２のＯＮ状態において制御回路６によりトランジスタ３をＯＮすると、電源１からの供給電流はトランジスタ３を介してコンデンサ９へと流入する。コンデンサ９では充電が行われる。そして、ＦＥＴ２のゲート−ソース間電圧Ｖｇｓは瞬時にＨｉからＬｏへと変動する。これにより、ＦＥＴ２は急峻にＯＦＦ状態となり、ソース−ドレイン間の導通状態が遮断される。

スイッチ回路２０のスイッチＯＮ／ＯＦＦ時のタイムチャートは、図２に示すスイッチ回路１０と同様のものとなるので、ここでは説明を省略する。

以上のように、第２実施形態によれば、ＦＥＴ２のソース−ゲート間にトランジスタ３を設け、ＦＥＴ２のゲート側に抵抗７、８及びコンデンサ９を接続している。これにより、コンデンサ９と抵抗７、８のＲＣ回路を構成することができ、ＦＥＴ２のゲート電圧Ｖ_Ｇの降下速度を当該ＲＣ回路の時定数分だけ遅延させるＯＮ回路を形成することができる。すなわち、緩やかにＦＥＴ２をＯＮすることが可能となり、負荷側へ電流が突入することを防ぐことができる。

一方、トランジスタ３によりＦＥＴ２のゲートに電源電圧を直接的に印加するＯＦＦ回路を形成するので、ＦＥＴ２のＯＦＦ動作時にはトランジスタ３のＯＮ動作によってＦＥＴ２のゲート電圧Ｖ_Ｇを急峻に上昇させること（ゲート−ソース間電圧Ｖｇｓ≒０〔Ｖ〕）が可能である。よって、ＦＥＴ２を即時にＯＦＦすることができ、高速な回路遮断が可能となる。すなわち、トランジスタ３のＯＦＦ制御に遅れることなく、負荷側へ過電流が入力することを防止することができ、回路の破損を回避することができる。
従って、簡素な回路構成で、緩やかにＯＮし、急峻にＯＦＦすることが可能なスイッチ回路を実現することができる。

また、スイッチ回路２０ではＦＥＴ２のソース−ゲート間であって、トランジスタ３のコレクタ側に抵抗８を接続している。よって、ゲート−ソース間にかかる電源電圧Ｅ〔Ｖ〕を抵抗８と抵抗７により分圧することができる。分圧により、ＦＥＴ２のゲートに允可する電源電圧を低減させることができ、電源電圧の印加によりＦＥＴ２が破損することを防止することができる。

なお、上記実施形態は本発明を適用した好適な一例であり、これに限定されるものではない。
例えば、ＦＥＴ２はｐチャネルのものを説明したが、ｎチャネルのものを適用してもよい。この場合、図１及び図３においてＦＥＴ２のソースとドレインの位置が逆となり、トランジスタ３はＦＥＴ２のドレインとゲート間に設けられることとなる。

また、ＦＥＴ２のゲートに印加する電源電圧の制御スイッチとしてｐｎｐ型のトランジスタ３の例を示したが、これに限らず、ｎｐｎ型トランジスタ、ＭＯＳ型ＦＥＴ、アナログスイッチ、リレー回路、機械スイッチ等、ゲート−ソース間電圧Ｖｇｓを制御できるものであれば何れのものを適用してもよい。
また、抵抗８は、抵抗８の一端がトランジスタ３のコレクタに接続され、他端がコンデンサ９の一端、抵抗７の一端及びＦＥＴ２のゲートに接続されるようにしてもよい。
さらに、抵抗８の設置は必須ではなく、スイッチ回路１０、２０の構成から除くこととしてもよい。この場合、ＦＥＴ２の寄生容量の放電がより急速に行われる。

第１実施形態におけるスイッチ回路を示す図である。図１のＦＥＴのＯＮ／ＯＦＦ動作時のタイムチャートである。第２実施形態におけるスイッチ回路を示す図である。従来のスイッチ回路を示す図である。従来のスイッチ回路を示す図である。従来のスイッチ回路を示す図である。図６のスイッチ回路におけるＦＥＴのＯＮ／ＯＦＦ動作時のタイムチャートである。

符号の説明

１０、２０スイッチ回路
１電源
２ＦＥＴ
３トランジスタ
６制御回路
７、８抵抗
９コンデンサ

Claims

電源と負荷とを結ぶ電流路にソース・ドレインが直列に接続され、ゲートに印加される電圧に応じてＯＮ／ＯＦＦ動作するＦＥＴを設けたスイッチ回路において、
前記ＦＥＴのソース又はドレインとゲートとの間に接続された制御スイッチを含み、前記ＦＥＴをＯＦＦ動作させる際に、前記制御スイッチのＯＮ動作によって当該ＦＥＴのゲートに前記電源の電圧を直接的に印加するＯＦＦ回路と、
前記ＦＥＴの寄生容量と、一端が前記ゲート及び前記制御スイッチに接続されかつ他端が接地電位に接続された第１抵抗との直列回路を含み、前記ＦＥＴをＯＮ動作させる際に、前記制御スイッチのＯＦＦ動作によって前記ＦＥＴの寄生容量を充電し、前記ＦＥＴの寄生容量と第１抵抗との時定数によりＦＥＴのゲートに印加された電圧の降下速度を遅延させるＯＮ回路と、
を備えることを特徴とするスイッチ回路。
前記ＯＮ回路は、前記制御スイッチに直列接続され、一端が前記ＦＥＴのゲートに接続されかつ他端が接地電位に接続されたコンデンサと、前記コンデンサの一端と接地電位との間に接続された第１抵抗との直列回路を含み、前記制御スイッチのＯＦＦ動作によって前記コンデンサが放電し、当該コンデンサと第１抵抗との時定数により前記ＦＥＴのゲートに印加された電圧の降下速度を遅延させることを特徴とする請求項１に記載のスイッチ回路。
前記制御スイッチに第２抵抗が直列接続されていることを特徴とする請求項１又は２に記載のスイッチ回路。