JP3256412B2 - 突入電流防止回路 - Google Patents
突入電流防止回路Info
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Description
り、特にスイッチング電源の入力ラインにFETを直列
に接続し、該FETのゲート電圧をコンデンサの充電電
圧で制御して電源接続時における突入電流を抑圧する突
入電流防止回路に関する。
のには、入力フィルタに大容量コンデンサが接続されて
おり、電源投入時に瞬間的に過大な電流が流れ、入力ヒ
ューズの溶断やブレーカのトリップ、入力コネクタの溶
着等の物理的障害、又、その際に電流変化によってノイ
ズが混入し装置障害を誘発する恐れがある。このため、
スイッチング電源ではこの電源投入時における突入電流
を抑制する必要がある。
イッチング電源の構成図である。図中、1は直流電源、
2はスイッチ、3は負荷に並列に接続される大容量のコ
ンデンサ、4はトランス、5はチョッピング用のスイッ
チを構成するFET、6は負荷、7は整流平滑回路であ
り、トランス4の二次側交流電圧を整流、平滑化して一
定の直流電圧を負荷に供給するものである。FET5を
オン・オフして、直流電源1から供給される直流電圧を
チョッピングすると、オン時間に応じて負荷に供給する
直流電圧を制御できる。従って、負荷電圧を検出し、該
負荷電圧と希望直流電圧とを比較し、負荷電圧が小さく
なるとFET5をオンし、負荷電圧が大きくなるとFE
T5をオフすることにより負荷6に一定の希望直流電圧
を供給できる。8は電源接続時における突入電流を抑圧
する突入電流防止回路であり、8aはスイッチング電源
の入力ラインに直列に接続されたFET、8bは該FE
Tのゲート電圧を充電電圧により制御するコンデンサ、
8cは抵抗であり、コンデンサ8bとでCR時定数回路
を構成するもの、8dは放電抵抗、8eはツェナーダイ
オードである。
図9(a)に示すようにCR時定数回路の時定数CR1
に応じて指数関数的に増大し、それに応じてFET8a
の導通度、換言すれば、ドレイン・ソース間の抵抗値が
∞からオン抵抗値まで変化する。これにより、FET8
を流れる電流が漸増し、電源投入時における突入電流を
抑圧できる。一方、電源切断時には、コンデンサ8bの
充電電荷は放電抵抗8dを介して時定数CR2により放
電される。
入電流防止回路によれば、電源投入時における突入電流
を抑圧できる。しかし、電源断時には(図9の時刻t0
参照)、コンデンサ8bの端子電圧は時定数CR2で指
数関数的に漸減し、時刻t1になってやっとFET8a
のスレッショールドレベルVTH以下になる。すなわち、
電源切断時には時間(t1−t0)が経過しないとFET
8aはオフしない。このため、図9(b)に示すよう
に、電源の瞬断(瞬間的に電源オフ、しかる後、直ちに
電源オンする状態)が発生すると、FET8aがオフす
る前に再び電源がオンする状況になり、大きな突入電流
が流れてしまう。以上より、従来は突入電流防止回路が
ついているにもかかわらず電源瞬断時には突入電流が流
れ、回路の入力部を完全に防止しきれないという問題が
あった。従って、本発明の目的は、電源瞬断時における
コンデンサの放電時間を早くし、FETのリセットを瞬
時に行うことにより、電源瞬断時における突入電流の発
生を防止でき、回路上に発生するノイズを軽減し、安全
で誤動作のない安定化電源を提供することである。
図であり、(a)は構成図、(b,(c)は波形図であ
る。11は直流電源、12はスイッチ、13は負荷に並
列に接続される大容量のコンデンサ、20は電源接続時
における突入電流を抑圧する突入電流防止回路である。
突入電流防止回路20において、21はスイッチング電
源の入力ラインに直列に接続されたFET、22は該F
ETのゲート電圧を充電電圧により制御するコンデン
サ、23はコンデンサ22に充電電流を供給する電流供
給回路(定電流源回路)、24はコンデンサに並列に接
続されたトランジスタ等のスイッチング素子、25はコ
ンデンサ22の充放電を制御する充放電制御回路であ
る。
ング素子24をオフし、電流供給回路23からの電流に
よりコンデンサ22を充電させる。又、充放電制御回路
25は、電源切断時にスイッチング素子24をオンし、
コンデンサ22の充電電荷を該スイッチング素子を介し
て瞬時に放電させる。これにより、電源投入時には、F
ET21のドレイン・ソース間の抵抗値が∞からオン抵
抗値まで変化し、電源投入時における突入電流を抑圧す
る。一方、電源切断時(時刻t0)には、スイッチング
素子24を介してコンデンサ22の充電電荷が瞬時に放
電し、FET21のゲート電圧は時刻t1でスレッショ
ールドレベルVTH以下になり、該FET21を瞬時にリ
セットする。この結果、電源切断後、直ちに電源が接続
(時刻t2)されても、既にFET21はリセットされ
ているため、突入電流を抑圧できる。
電源の要部構成図である。11は直流電源、12はスイ
ッチ、13は負荷(図示せず)に並列に接続される大容
量のコンデンサ、20は電源接続時における突入電流を
抑圧する突入電流防止回路である。突入電流防止回路2
0において、21はスイッチング電源の入力ラインに直
列に接続されたFET、22は該FETのゲート電圧を
充電電圧により制御するコンデンサ、23はコンデンサ
22に充電電流を供給する電流供給回路(抵抗)であ
り、コンデンサ22とでCR時定数回路を構成する。2
4はコンデンサに並列に接続されたPNPトランジス
タ、25はコンデンサ22の充放電を制御する充放電制
御回路、26はツェナーダイオードである。
bで構成された抵抗分圧回路とダイオード25cを有し
ている。抵抗分圧回路はコンデンサ22と並列に接続さ
れ、抵抗で分圧した電圧をトランジスタ24のベースに
入力する。ダイオード25cは、トランジスタ24のエ
ミッタと抵抗分圧回路の接続ラインに直列に接続され、
電源接続時に純バイアスされ、電源切断時に逆バイアス
されるようになっている。又、抵抗25aの降下電圧は
ダイオード25cの降下電圧(例えば0.6V)以下で
ある。
エミッタ間は逆バイアスされるから、該トランジスタ2
4はオフし、コンデンサ23は電流供給回路(抵抗)2
3を介して時定数crで充電される。コンデンサ22b
の充電電圧は図3に示すように時定数crに応じて指数
関数的に増大し、それに応じてFET21の導通度、換
言すれば、ドレイン・ソース間の抵抗値が∞からオン抵
抗値まで変化する。これにより、FET21を流れる電
流が漸増し、電源投入時における突入電流が抑圧され
る。一方、電源切断時には、トランジスタ24がオンす
る。このため、コンデンサ22のの充電電荷は図3に示
すように瞬時に放電し、FET21のゲート電圧はスレ
ッショールドレベルVTH以下になり、FET21は瞬時
にリセットされる。従って、以後、電源が接続されて
も、既にFETはリセットされているため、突入電流を
抑圧できる
スイッチング電源の要部構成図であり、図2の第1実施
例と同一部分には同一符号を付している。第2実施例に
おいて、第1実施例と異なる点は電流供給回路23の構
成である。第1実施例では電流供給回路23をCR時定
数回路を構成する抵抗で構成したが、第2実施例では電
流供給回路23を定電圧源構成としている。電流供給回
路23において、23aはPNPトランジスタ、23b
はトランジスタ23aのベースに一定の電圧を入力する
ツェナーダイオード、23c,23dは抵抗である。電
流供給回路23は電源投入時、一定の電流をコンデンサ
22に供給し、該コンデンサの端子電圧を直線的に増加
する。これにより、FET21のゲート電圧も直線的に
増加してスレッショールドレベルVTHになるまでドレイ
ン・ソース間の抵抗値は∞からオン抵抗値まで変化し、
FET21を流れる電流が漸増し、電源投入時における
突入電流が抑圧される。尚、電源切断時における動作は
第1実施例と同様である。図5は第2実施例の変形例で
あり、放電用のトランジスタ24をダーリントン接続構
成にして放電時間を早めたものである。
スイッチング電源の要部構成図であり、図2の第1実施
例と同一部分には同一符号を付している。第3実施例に
おいて、第1実施例と異なる点は電流供給回路23の構
成である。第2実施例では電流供給回路23を定電流源
構成としている。電流供給回路23において、23a′
はNPNトランジスタ、23b′はトランジスタ23
a′のベースに一定の電圧を入力するツェナーダイオー
ド、23c′,23d′は抵抗である。電流供給回路2
3は電源投入時、一定の電流をコンデンサ22に供給
し、該コンデンサの端子電圧を直線的に増加する。これ
により、FET21のゲート電圧も直線的に増加してス
レッショールドレベルVTHになるまでドレイン・ソース
間の抵抗値は∞からオン抵抗値まで変化し、FET21
を流れる電流が漸増し、電源投入時における突入電流が
抑圧される。尚、電源切断時における動作は第1実施例
と同様である。図7は第3実施例の変形例であり、放電
用のトランジスタ24をダーリントン接続構成にして放
電時間を早めたものである。以上、本発明を実施例によ
り説明したが、本発明は請求の範囲に記載した本発明の
主旨に従い種々の変形が可能であり、本発明はこれらを
排除するものではない。
の入力ラインに直列に接続されたFETと、該FETの
ゲート電圧を充電電圧で制御するコンデンサと、コンデ
ンサに充電電流を供給する定電流源回路と、コンデンサ
に並列に接続されたスイッチング素子と、コンデンサの
充放電を制御する充放電制御回路とにより突入電流防止
回路を構成し、電源接続時にスイッチング素子をオフ
し、前記定電流源回路からの電流によりコンデンサを充
電させると共に、電源切断時にスイッチング素子をオン
し、コンデンサの充電電荷を瞬時に放電させるようにし
たから、電源投入時における突入電流を抑制できると共
に、電源の瞬間的なオン・オフ時における突入電流も抑
圧することができる。この結果、入力ヒューズの溶断や
ブレーカのトリップ、入力コネクタの溶着等の物理的障
害、又、その際の電流変化によって生じるノイズによる
装置障害の誘発を防ぎ、安全で高性能な安定化電源を提
供することができる。
コンデンサと並列に接続され、抵抗分圧した電圧をトラ
ンジスタ(スイッチング素子)のベースに入力する抵抗
分圧回路と、トランジスタのエミッタと抵抗分圧回路の
接続ラインに直列に接続され、電源接続時に純バイアス
され、電源切断時に逆バイアスされるダイオードとで構
成し、しかも、電流供給回路を、CR時定数回路、ある
いは、定電流源回路、あるいは、定電圧源回路により構
成したから、突入電流防止回路を簡単、安価に構成する
ことができる。
グ電源の要部構成図である。
電源の構成図である。
Claims (2)
- 【請求項1】 スイッチング電源の入力ラインにFET
を直列に接続し、該FETのゲート電圧をコンデンサの
充電電圧で制御して電源接続時における突入電流を抑圧
する突入電流防止回路において、 電源接続時に前記コンデンサに充電電流を供給する定電
流源回路と、 コンデンサに並列に接続されたスイッチング素子と、 電源接続時に該スイッチング素子をオフし、前記定電流
源回路からの電流によりコンデンサを充電させると共
に、電源切断時にスイッチング素子をオンし、コンデン
サの充電電荷を放電させる充放電制御回路を備えた突入
電流防止回路。 - 【請求項2】 前記スイッチング素子はトランジスタで
あり、 前記充放電制御回路は、前記コンデンサと並列に接続さ
れ、抵抗分圧した電圧をトランジスタのベースに入力す
る抵抗分圧回路と、トランジスタのエミッタと抵抗分圧
回路の接続ラインに直列に接続され、電源接続時に純バ
イアスされ、電源切断時に逆バイアスされるダイオード
を有する請求項1記載の突入電流防止回路。
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JP15141695A Expired - Fee Related JP3256412B2 (ja) | 1995-06-19 | 1995-06-19 | 突入電流防止回路 |
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1995
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