JPH1169624A - 突入電流制限付スイッチ回路 - Google Patents
突入電流制限付スイッチ回路Info
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- JPH1169624A JPH1169624A JP9213125A JP21312597A JPH1169624A JP H1169624 A JPH1169624 A JP H1169624A JP 9213125 A JP9213125 A JP 9213125A JP 21312597 A JP21312597 A JP 21312597A JP H1169624 A JPH1169624 A JP H1169624A
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- JP
- Japan
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- resistor
- fet
- gate
- switch
- capacitor
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- Pending
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- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【課題】 電源ラインに抵抗を設けない構成とすること
で、電圧ドロップを防止する突入電流制限付スイッチ回
路を実現することを目的にする。 【解決手段】 本発明は、電源供給ラインのオン／オフ
を行い、突入電流の制限を行なう突入電流制限付スイッ
チ回路に改良を加えたものである。本装置は、電源供給
ライン上にソースとドレインが接続されるＦＥＴと、こ
のＦＥＴのソースとゲート間に設けられる第１の抵抗
と、ＦＥＴのゲートに一端を接続する第２の抵抗と、こ
の第２の抵抗の他端に一端を接続し、他端を接地するス
イッチと、ＦＥＴのゲートに一端を接続し、他端を接地
するコンデンサとを有することを特徴とする装置であ
る。
で、電圧ドロップを防止する突入電流制限付スイッチ回
路を実現することを目的にする。 【解決手段】 本発明は、電源供給ラインのオン／オフ
を行い、突入電流の制限を行なう突入電流制限付スイッ
チ回路に改良を加えたものである。本装置は、電源供給
ライン上にソースとドレインが接続されるＦＥＴと、こ
のＦＥＴのソースとゲート間に設けられる第１の抵抗
と、ＦＥＴのゲートに一端を接続する第２の抵抗と、こ
の第２の抵抗の他端に一端を接続し、他端を接地するス
イッチと、ＦＥＴのゲートに一端を接続し、他端を接地
するコンデンサとを有することを特徴とする装置であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば通信装置に
電力を供給する経路に設けられる突入電流制限付スイッ
チ回路に関し、特に低電圧を供給する場合に用いる突入
電流制限付スイッチ回路に関するものである。
電力を供給する経路に設けられる突入電流制限付スイッ
チ回路に関し、特に低電圧を供給する場合に用いる突入
電流制限付スイッチ回路に関するものである。
【０００２】
【従来の技術】通信装置の保守等を行なうために、電源
供給ラインのオン／オフを行なうスイッチ回路が設けら
れる。このスイッチ回路には、回路保護のため突入電流
を制限する回路が設けられている。
供給ラインのオン／オフを行なうスイッチ回路が設けら
れる。このスイッチ回路には、回路保護のため突入電流
を制限する回路が設けられている。
【０００３】このような装置を図３に示し説明する。図
において、Ｒ１は抵抗で、一端を電源（図示せず）と接
続する。Ｑ１はＰＮＰトランジスタで、エミッタを抵抗
Ｒ１の一端に接続する。Ｒ２は抵抗で、抵抗Ｒ１の他端
とＰＮＰトランジスタＱ１のベースとの間に設けられ
る。ＰチャネルＦＥＴＱ２は、ソースを抵抗Ｒ１の他端
に接続し、ゲートをＰＮＰトランジスタＱ１のコレクタ
に接続する。Ｒ３は抵抗で、ＰチャネルＦＥＴＱ２のゲ
ートとソース間に設けられる。Ｒ４は抵抗で、一端がＰ
チャネルＦＥＴＱ２のゲートに接続する。ＳＷ１はスイ
ッチで、一端を抵抗Ｒ４の他端に接続し、他端を接地す
る。１はＤＣ／ＤＣコンバータで、ＰチャネルＦＥＴＱ
２のドレインから電力の供給を受け、トランシーバ２に
電力を供給する。
において、Ｒ１は抵抗で、一端を電源（図示せず）と接
続する。Ｑ１はＰＮＰトランジスタで、エミッタを抵抗
Ｒ１の一端に接続する。Ｒ２は抵抗で、抵抗Ｒ１の他端
とＰＮＰトランジスタＱ１のベースとの間に設けられ
る。ＰチャネルＦＥＴＱ２は、ソースを抵抗Ｒ１の他端
に接続し、ゲートをＰＮＰトランジスタＱ１のコレクタ
に接続する。Ｒ３は抵抗で、ＰチャネルＦＥＴＱ２のゲ
ートとソース間に設けられる。Ｒ４は抵抗で、一端がＰ
チャネルＦＥＴＱ２のゲートに接続する。ＳＷ１はスイ
ッチで、一端を抵抗Ｒ４の他端に接続し、他端を接地す
る。１はＤＣ／ＤＣコンバータで、ＰチャネルＦＥＴＱ
２のドレインから電力の供給を受け、トランシーバ２に
電力を供給する。
【０００４】このような装置の動作を以下に説明する。
図４は図３の装置の動作を説明するタイミングチャート
である。図において、ＡはＡ点の電位を示し、ＢはＢ点
の電位を示す。そして、ＩはＤＣ／ＤＣコンバータ１に
供給される電流Ｉを示す。
図４は図３の装置の動作を説明するタイミングチャート
である。図において、ＡはＡ点の電位を示し、ＢはＢ点
の電位を示す。そして、ＩはＤＣ／ＤＣコンバータ１に
供給される電流Ｉを示す。
【０００５】スイッチＳＷ１がオフのとき、ＦＥＴＱ２
はゲートとソースの電位が同電位になり、ＦＥＴＱ２が
オフ状態になる。
はゲートとソースの電位が同電位になり、ＦＥＴＱ２が
オフ状態になる。
【０００６】そして、スイッチＳＷ１をオンにすると、
Ａ点、Ｂ点とも電位が下がり、ゲートがソースに対して
マイナス電位となり、ＦＥＴＱ２はオン状態になる。
Ａ点、Ｂ点とも電位が下がり、ゲートがソースに対して
マイナス電位となり、ＦＥＴＱ２はオン状態になる。
【０００７】また、抵抗Ｒ１に突入電流が流れ、抵抗Ｒ
１の電位差が規定値以上の電位差になると、トランジス
タＱ１がオンとなり、ＤＣ／ＤＣコンバータ１に突入電
流が流れることを防止している。
１の電位差が規定値以上の電位差になると、トランジス
タＱ１がオンとなり、ＤＣ／ＤＣコンバータ１に突入電
流が流れることを防止している。
【０００８】
【発明が解決しようとする課題】従来の装置では、電源
供給の電位Ｖｃｃが１２［Ｖ］と高い電位により供給を
行なっていた。しかし、電源供給の電位を５［Ｖ］と低
い電位にして使用すると、突入電流の検出に抵抗Ｒ１を
使用しているため、電圧ドロップにより、ＤＣ／ＤＣコ
ンバータ１が動作しなくなっていまう。例えば、抵抗Ｒ
１を１［Ω］とし、負荷電流が１［Ａ］流れるとする
と、電圧ドロップが１［Ｖ］になってしましい、ＤＣ／
ＤＣコンバータ１に実際に供給される電位が４［Ｖ］に
なってしまい、動作を保証できなくなってしまう。
供給の電位Ｖｃｃが１２［Ｖ］と高い電位により供給を
行なっていた。しかし、電源供給の電位を５［Ｖ］と低
い電位にして使用すると、突入電流の検出に抵抗Ｒ１を
使用しているため、電圧ドロップにより、ＤＣ／ＤＣコ
ンバータ１が動作しなくなっていまう。例えば、抵抗Ｒ
１を１［Ω］とし、負荷電流が１［Ａ］流れるとする
と、電圧ドロップが１［Ｖ］になってしましい、ＤＣ／
ＤＣコンバータ１に実際に供給される電位が４［Ｖ］に
なってしまい、動作を保証できなくなってしまう。
【０００９】そこで、本発明の目的は、電源ラインに抵
抗を設けない構成とすることで、電圧ドロップを防止す
る突入電流制限付スイッチ回路を実現することにある。
抗を設けない構成とすることで、電圧ドロップを防止す
る突入電流制限付スイッチ回路を実現することにある。
【００１０】
【課題を解決するための手段】本発明は、電源供給ライ
ンのオン／オフを行い、突入電流の制限を行なう突入電
流制限付スイッチ回路において、前記電源供給ライン上
にソースとドレインが接続されるＦＥＴと、このＦＥＴ
のソースとゲート間に設けられる第１の抵抗と、前記Ｆ
ＥＴのゲートに一端を接続する第２の抵抗と、この第２
の抵抗の他端に一端を接続し、他端を接地するスイッチ
と、前記ＦＥＴのゲートに一端を接続し、他端を接地す
るコンデンサとを有することを特徴とするものである。
ンのオン／オフを行い、突入電流の制限を行なう突入電
流制限付スイッチ回路において、前記電源供給ライン上
にソースとドレインが接続されるＦＥＴと、このＦＥＴ
のソースとゲート間に設けられる第１の抵抗と、前記Ｆ
ＥＴのゲートに一端を接続する第２の抵抗と、この第２
の抵抗の他端に一端を接続し、他端を接地するスイッチ
と、前記ＦＥＴのゲートに一端を接続し、他端を接地す
るコンデンサとを有することを特徴とするものである。
【００１１】このような本発明では、スイッチがオフか
らオンになるとゲートの電位は第２の抵抗とコンデンサ
の時定数で徐々に低下し、徐々に電圧が下がって行くの
で、ＦＥＴは徐々にインピーダンスを下げていく。つま
り、徐々に電流を流れやすくする。
らオンになるとゲートの電位は第２の抵抗とコンデンサ
の時定数で徐々に低下し、徐々に電圧が下がって行くの
で、ＦＥＴは徐々にインピーダンスを下げていく。つま
り、徐々に電流を流れやすくする。
【００１２】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施の形態を示した構成図であ
る。図３と同一のものは同一符号を付して説明を省略す
る。
る。図１は本発明の一実施の形態を示した構成図であ
る。図３と同一のものは同一符号を付して説明を省略す
る。
【００１３】図において、Ｑ３はＰチャネルＦＥＴで、
電源供給ライン上にソースとドレインが接続される。Ｒ
５は第１の抵抗で、ＦＥＴＱ３のソースとゲート間に設
けられる。Ｒ６は第２の抵抗で、ＦＥＴＱ３のゲートに
一端を接続する。ＳＷ２はスイッチで、抵抗Ｒ２の他端
に一端を接続し、他端を接地する。Ｃはコンデンサで、
ＦＥＴＱ３のゲートに一端を接続し、他端を接地する。
電源供給ライン上にソースとドレインが接続される。Ｒ
５は第１の抵抗で、ＦＥＴＱ３のソースとゲート間に設
けられる。Ｒ６は第２の抵抗で、ＦＥＴＱ３のゲートに
一端を接続する。ＳＷ２はスイッチで、抵抗Ｒ２の他端
に一端を接続し、他端を接地する。Ｃはコンデンサで、
ＦＥＴＱ３のゲートに一端を接続し、他端を接地する。
【００１４】このような装置の動作を以下で説明する。
図２は図１の動作を示したタイミングチャートである。
図において、ＡはＡ点の電位を示し、ＢはＢ点の電位を
示す。そして、ＩはＤＣ／ＤＣコンバータ１に供給され
る電流Ｉを示す。
図２は図１の動作を示したタイミングチャートである。
図において、ＡはＡ点の電位を示し、ＢはＢ点の電位を
示す。そして、ＩはＤＣ／ＤＣコンバータ１に供給され
る電流Ｉを示す。
【００１５】スイッチＳＷ２がオフからオンになると、
ゲートの電位ＡはＶｃｃからコンデンサＣと抵抗Ｒ６の
時定数で徐々に低下し、最終的にはＶｃｃ×Ｒ６／（Ｒ
５＋Ｒ６）となる。この過程で、徐々に電圧が下がって
行くので、ＦＥＴＱ２は徐々にインピーダンスを下げて
いく。その結果、突入電流が制限される。
ゲートの電位ＡはＶｃｃからコンデンサＣと抵抗Ｒ６の
時定数で徐々に低下し、最終的にはＶｃｃ×Ｒ６／（Ｒ
５＋Ｒ６）となる。この過程で、徐々に電圧が下がって
行くので、ＦＥＴＱ２は徐々にインピーダンスを下げて
いく。その結果、突入電流が制限される。
【００１６】このように、電流検出用の抵抗を用いない
ので、突入電流制限の回路による電圧の低下を防止する
ことができる。これにより、低電圧に用いる突入電流制
限付スイッチ回路を実現できる。
ので、突入電流制限の回路による電圧の低下を防止する
ことができる。これにより、低電圧に用いる突入電流制
限付スイッチ回路を実現できる。
【００１７】また、従来の構成では、突入電流制限の動
作は規定値以上の電流が流れたときのみ動作するので、
動作ポイントまでの変化が急であるため、電源供給回路
等に影響を与える。しかし、本実施の形態はＦＥＴＱ２
は徐々にインピーダンスを下げていくので、電流の急な
変化を防止することができる。
作は規定値以上の電流が流れたときのみ動作するので、
動作ポイントまでの変化が急であるため、電源供給回路
等に影響を与える。しかし、本実施の形態はＦＥＴＱ２
は徐々にインピーダンスを下げていくので、電流の急な
変化を防止することができる。
【００１８】そして、従来の装置は、スイッチＳＷ１の
チャタリングによりノイズが発生するが、本実施の形態
ではスイッチＳＷ２のチャタリングもコンデンサＣと抵
抗Ｒ６の時定数による遅れで除去することができ、ノイ
ズの発生を防止できる。
チャタリングによりノイズが発生するが、本実施の形態
ではスイッチＳＷ２のチャタリングもコンデンサＣと抵
抗Ｒ６の時定数による遅れで除去することができ、ノイ
ズの発生を防止できる。
【００１９】なお、本発明の実施の形態は、Ｐチャネル
ＦＥＴＱ３を用いた構成例を示したが、これに限定され
るものではなく、ＮチャネルＦＥＴでもよい。この場
合、ドレインとソースの接続関係は同じで、スイッチＳ
Ｗ２がオンのとき、ＮチャネルＦＥＴがオフで、スイッ
チＳＷ２がオフのとき、ＮチャネルＦＥＴがオンとな
る。
ＦＥＴＱ３を用いた構成例を示したが、これに限定され
るものではなく、ＮチャネルＦＥＴでもよい。この場
合、ドレインとソースの接続関係は同じで、スイッチＳ
Ｗ２がオンのとき、ＮチャネルＦＥＴがオフで、スイッ
チＳＷ２がオフのとき、ＮチャネルＦＥＴがオンとな
る。
【００２０】また、スイッチＳＷ２は、一般的なスイッ
チを想定しているが、ＦＥＴによるスイッチでもよい。
チを想定しているが、ＦＥＴによるスイッチでもよい。
【００２１】
【発明の効果】本発明によれば、以下のような効果があ
る。電流検出用の抵抗を用いないので、突入電流制限の
回路による電圧の低下を防止することができる。これに
より、低電圧に用いる突入電流制限付スイッチを実現で
きる。
る。電流検出用の抵抗を用いないので、突入電流制限の
回路による電圧の低下を防止することができる。これに
より、低電圧に用いる突入電流制限付スイッチを実現で
きる。
【００２２】また、スイッチのオン時に第２の抵抗とコ
ンデンサとによる積分回路により、ＦＥＴのインピーダ
ンスを徐々にさげるので、電流の急激な変化を防止で
き、他の回路、装置に悪影響を与えない。
ンデンサとによる積分回路により、ＦＥＴのインピーダ
ンスを徐々にさげるので、電流の急激な変化を防止で
き、他の回路、装置に悪影響を与えない。
【００２３】そして、スイッチのオン時のチャタリング
を第２の抵抗とコンデンサとにより消滅させるので、ノ
イズの発生を防止することができる。
を第２の抵抗とコンデンサとにより消滅させるので、ノ
イズの発生を防止することができる。
【００２４】さらに、部品点数が少なくてよいので、信
頼性が向上すると共に、安価に製作することができる。
頼性が向上すると共に、安価に製作することができる。
【図１】本発明の一実施の形態を示した構成図である。
【図２】図１の装置の動作を示したタイミングチャート
である。
である。
【図３】従来の突入電流制限付スイッチ回路の構成図で
ある。
ある。
【図４】図３の装置の動作を示したタイミングチャート
である。
である。
Ｃ コンデンサ Ｒ５，Ｒ６ 抵抗 ＳＷ２ スイッチ Ｑ３ ＦＥＴ
Claims (1)
- 【請求項１】 電源供給ラインのオン／オフを行い、突
入電流の制限を行なう突入電流制限付スイッチ回路にお
いて、 前記電源供給ライン上にソースとドレインが接続される
ＦＥＴと、 このＦＥＴのソースとゲート間に設けられる第１の抵抗
と、 前記ＦＥＴのゲートに一端を接続する第２の抵抗と、 この第２の抵抗の他端に一端を接続し、他端を接地する
スイッチと、 前記ＦＥＴのゲートに一端を接続し、他端を接地するコ
ンデンサとを有することを特徴とする突入電流制限付ス
イッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213125A JPH1169624A (ja) | 1997-08-07 | 1997-08-07 | 突入電流制限付スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213125A JPH1169624A (ja) | 1997-08-07 | 1997-08-07 | 突入電流制限付スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1169624A true JPH1169624A (ja) | 1999-03-09 |
Family
ID=16633998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9213125A Pending JPH1169624A (ja) | 1997-08-07 | 1997-08-07 | 突入電流制限付スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1169624A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099426A (ja) * | 2006-10-11 | 2008-04-24 | Yokogawa Electric Corp | スイッチ回路 |
| JP2009011127A (ja) * | 2007-06-29 | 2009-01-15 | Nec Tohoku Ltd | 電源装置 |
| JP2009183096A (ja) * | 2008-01-31 | 2009-08-13 | Seiko Epson Corp | 電源回路 |
| JP2015211579A (ja) * | 2014-04-28 | 2015-11-24 | ニチコン株式会社 | スイッチング電源装置 |
| WO2020233151A1 (zh) * | 2019-05-18 | 2020-11-26 | Guo Qiaoshi | 灭弧电路及装置 |
| US12014893B2 (en) | 2018-09-19 | 2024-06-18 | Qiaoshi Guo | Arc-extinguishing circuit with two power supplies and apparatus |
-
1997
- 1997-08-07 JP JP9213125A patent/JPH1169624A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099426A (ja) * | 2006-10-11 | 2008-04-24 | Yokogawa Electric Corp | スイッチ回路 |
| JP2009011127A (ja) * | 2007-06-29 | 2009-01-15 | Nec Tohoku Ltd | 電源装置 |
| JP2009183096A (ja) * | 2008-01-31 | 2009-08-13 | Seiko Epson Corp | 電源回路 |
| JP2015211579A (ja) * | 2014-04-28 | 2015-11-24 | ニチコン株式会社 | スイッチング電源装置 |
| US12014893B2 (en) | 2018-09-19 | 2024-06-18 | Qiaoshi Guo | Arc-extinguishing circuit with two power supplies and apparatus |
| WO2020233151A1 (zh) * | 2019-05-18 | 2020-11-26 | Guo Qiaoshi | 灭弧电路及装置 |
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