JP3155342B2 - 突入電流抑制回路 - Google Patents
突入電流抑制回路Info
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Description
突入電流抑制回路に関する。
る。直流電圧Ei,平滑用コンデンサCL,電界効果ト
ランジスタ(FET)TR1及びスイッチSW1とでル
ープを構成している。スイッチSW1を一定周期でオン
オフすると、平滑用コンデンサCLには電荷が蓄積さ
れ、電圧を発生する。このコンデンサCLの両端にかか
る電圧が出力電圧となり、負荷RLにパワーを供給す
る。
及びツェナーダイオードD1とで突入力電流抑制部を構
成している。C1は動作遅延用コンデンサである。抵抗
R2とコンデンサC1とで充電回路を構成し、抵抗R1
とコンデンサC1とで放電回路を構成している。ツェナ
ーダイオードD1は、トランジスタTR1のゲート・ソ
ース間電圧VGSをある値(ツェナー電圧)以下にクラン
プして、トランジスタTR1が耐圧破壊されないように
している。このように構成された回路の動作を説明すれ
ば、以下のとおりである。
ープ回路が形成される。この時、抵抗R2とコンデンサ
C1で構成される充電回路が動作し、コンデンサC1の
電圧は時定数R2・C1で増加する。このコンデンサC
1の両端の電圧は、トランジスタTR1のゲート・ソー
ス間に印加されており、トランジスタTR1の抵抗は最
初は大きく、時間の経過と共に小さくなっていく。従っ
て、ループ回路の電流ID はスイッチSWオンの瞬間に
急激に増大することがなくなる。この時、平滑用コンデ
ンサCLには電荷が蓄積される。
遅延用コンデンサC1と抵抗R1とで構成される放電回
路が、放電時定数R1・C1で放電する。そして、コン
デンサC1の両端の電圧がトランジスタTR1のオフ電
圧以下になると、トランジスタTR1はオフになる。こ
のようにして、スイッチSWがオンオフを繰り返すこと
により、平滑用コンデンサCLには出力電圧VOが発生
することになる。
示す回路には以下に示すような問題がある。図5のタイ
ムチャートを用いて説明する。図5において、(a)は
スイッチSWの動作を、(b)はトランジスタTR1の
ゲート・ソース間電圧VGSを、(c)は回路電流(トラ
ンジスタTR1のドレイン・ソース間に流れる電流)I
D をそれぞれ示している。
それまでトランジスタTR1はオフ状態にあり、その抵
抗は大きい。従って、スイッチSWがオンになった瞬間
に、回路に流れる電流は(c)に示すようにそれほど大
きくない。一方、抵抗R2とコンデンサC1とで構成さ
れる充電回路はR2・C1の時定数で充電を行う。この
結果、コンデンサC1の両端の電圧(とりもなおさずト
ランジスタTR1のゲート・ソース間電圧VGS)は
(b)に示すように漸増する。これに応じて、トランジ
スタTR1のオン抵抗は徐々に小さくなる。
オフになったものとする。今度は、抵抗R1とコンデン
サC1とで構成される放電回路が時定数R1・C1で放
電する。しかしながら、放電用抵抗R1は極端に小さく
することができないため、その放電曲線は(b)のAに
示すように、極めて穏やかなものとなる。従って、スイ
ッチSWのオンオフ周期内でVGSを十分に小さくするこ
とができない。この結果、トランジスタTR1はスイッ
チSWがオフの間も、オン状態にある。
再度オンになると、ループ回路は比較的小さいトランジ
スタTR1のオン抵抗RonとコンデンサCLの直列回
路に電圧Eiが印加されることになり、次式で示される
ような電流ID が流れる。
流となる。図の(c)のBがこの突入電流を示してい
る。この突入電流のために、SWの接点がスティックし
たり、トランジスタTR1が破壊されたりするという問
題がある。
ものであって、スイッチオン時に発生する突入電流を抑
制することができる突入電流抑制回路を提供することを
目的としている。
ック図である。図4と同一のものは、同一の符号を付し
て示す。図において、SWは直流電圧Eiをオンオフす
るスイッチ、CLは平滑用コンデンサ、1は回路に直列
に接続され、スイッチSWがオンになる時の回路に流れ
る突入電流を抑制する電流抑制回路、C1は該電流抑制
回路1の動作遅延用コンデンサ、2はスイッチSWがオ
フ時に、前記動作遅延用コンデンサC1に蓄積された電
荷を強制放電する強制放電回路である。
2は動作遅延用コンデンサC1の両端の電圧を急速に放
電する。この結果、電流抑制回路1の回路に直列に接続
された抵抗は十分大きくなる。そして、スイッチSWが
オンになると、電流抑制回路1は、回路に直列に接続さ
れた抵抗を十分大きい状態から徐々に小さくする。この
ように、本発明によればスイッチオン時に発生する突入
電流を抑制することができる。
に説明する。図2は本発明の一実施例を示す電気回路図
である。図1,図4と同一のものは、同一の符号を付し
て示す。電流抑制回路1は、図4と同じであり、抵抗R
1,R2,ツェナーダイオードD1及びトランジスタT
R1で構成されている。強制放電回路2は、トランジス
タTR2,ダイオードD2及び抵抗R3とで構成されて
いる。
コンデンサC1に蓄積された電荷を放電させる。トラン
ジスタTR2のエミッタ側に逆バイアス用ダイオードD
2のカソードを接続し、トランジスタTR2のベース側
に該ダイオードD2のアノードを接続し、トランジスタ
TR2のコレクタとコンデンサC1の一端との間に電流
制限用抵抗R3を接続する強制放電回路において、入力
電圧が印加されている状態では、常にダイオードD2に
は順バイアス電圧が印加され、トランジスタTR2のベ
ース−エミッタ間には逆バイアス電圧が印加され、オフ
状態を維持する。次に、入力電圧が無くなると、コンデ
ンサC1に充電されている電荷からダイオードD2を逆
バイアスし、トランジスタTR2は順バイアスされるこ
とからオンしてコンデンサC1を急速に放電する。入力
電圧がある時はダイオードD2でトランジスタTR2を
逆バイアスしてオフ状態とし、また、入力電圧が無い時
にはコンデンサC1に蓄えられた電荷でトランジスタT
R2をオンにして急速に放電する。このように、構成さ
れた回路の動作を、図3のタイムチャートを用いて説明
すれば以下のとおりである。
刻t1 においてオンになったものとする。この結果、ル
ープ回路が形成される。この時、抵抗R2及びコンデン
サC1からなる充電回路にはR2・C1の時定数で電荷
が充電される。この結果、コンデンサC1の両端の電圧
(トランジスタTR1のゲート・ソース間電圧VGSに等
しい)は、(b)に示すように漸増していく。この結
果、トランジスタTR2のオン抵抗は、十分に大きい状
態から徐々に小さくなっていく。従って、回路電流ID
は(c)に示すようにスイッチ切替え時にも大幅に増加
することなく、その後は一定値をとる。
オフになると、ループ回路が切断される。一方、この時
コンデンサC1の両端には電圧が発生している。この電
圧によりトランジスタTR2はオンになる。この結果、
コンデンサC1の電荷は抵抗R3で消費され、その電圧
は(b)のCに示すように急速に0になる。従って、こ
の電圧をVGSとして受けるトランジスタTR1は完全に
オフとなる。
状態で、時刻t3 にスイッチSWがオンになると、ルー
プが形成されるが、トランジスタTR1のオフ抵抗は十
分に大きいので、このトランジスタTR1の抵抗は十分
に大きい状態から、VGSの増大に応じて徐々に小さくな
っていく。従って、(c)のDに示すように、大きな突
入電流が流れることはなくなる。
することにより、平滑用コンデンサCLには一定の直流
電圧VOが発生し、負荷RLにパワーが供給されること
になる。この直流電圧の値VOは、(a)に示すスイッ
チングのオンオフの比率(デューティ比率)を変えるこ
とにより、任意に設定することができる。
素子として電界効果トランジスタ(FET)を用いた場
合を例にとった。しかしながら、本発明はこれに限るも
のではなく、他の種類の能動素子、例えば通常のバイポ
ーラトランジスタを用いることもできる。また、強制放
電回路2内のトランジスタTR2も、実施例に示すPN
P型のみならず、NPN型トランジスタを用いることが
できる。また、FETを用いることもできる。
よればスイッチオン時に発生する突入電流を抑制するこ
とができる突入電流抑制回路を提供することができる。
Claims (1)
- 【請求項1】 直流電圧をスイッチでオンオフして平滑
用コンデンサに直流電圧を得るDC/DCコンバータに
おいて、 回路に接続され、スイッチがオンになる時の回路に流れ
る突入電流を抑制する電流抑制回路と、 該電流抑制回路の動作遅延用コンデンサと、強制放電用トランジスタのエミッタ側に逆バイアス用ダ
イオードのカソードを接続し、該トランジスタのベース
側に該ダイオードのアノードを接続し、該トランジスタ
のベース側を電流抑制回路のトランジスタのゲートに接
続し、該トランジスタのコレクタと動作遅延用コンデン
サの一端との間に電流抑制用抵抗を接続する 強制放電回
路とを設けて構成する突入電流抑制回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13503392A JP3155342B2 (ja) | 1992-05-27 | 1992-05-27 | 突入電流抑制回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13503392A JP3155342B2 (ja) | 1992-05-27 | 1992-05-27 | 突入電流抑制回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05336737A JPH05336737A (ja) | 1993-12-17 |
JP3155342B2 true JP3155342B2 (ja) | 2001-04-09 |
Family
ID=15142377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13503392A Expired - Lifetime JP3155342B2 (ja) | 1992-05-27 | 1992-05-27 | 突入電流抑制回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3155342B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003162184A (ja) * | 2001-11-26 | 2003-06-06 | Ricoh Co Ltd | 画像形成装置 |
JP4888028B2 (ja) * | 2006-10-11 | 2012-02-29 | 横河電機株式会社 | スイッチ回路 |
JP5489205B2 (ja) * | 2009-07-24 | 2014-05-14 | Necライティング株式会社 | 電気回路、及び電気回路の制御方法 |
JP2013240199A (ja) * | 2012-05-15 | 2013-11-28 | Seiko Epson Corp | 電源回路 |
-
1992
- 1992-05-27 JP JP13503392A patent/JP3155342B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05336737A (ja) | 1993-12-17 |
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