DE4428548B4

DE4428548B4 - Schaltungsanordnung mit einem Feldeffekttransistor

Info

Publication number: DE4428548B4
Application number: DE19944428548
Authority: DE
Inventors: Wolfgang Dipl.-Ing. Schmauder; Bernd Hilgenberg
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1994-08-12
Filing date: 1994-08-12
Publication date: 2007-11-22
Anticipated expiration: 2014-08-13
Also published as: WO1996005654A1; DE4428548A1

Abstract

Schaltungsanordnung mit einem FET (Feldeffekttransistor), wobei der FET einen Drain, Gate und Source aufweist, und mit Mitteln mit denen das Gate aufgeladen und entladen wird, und weiteren Schnellentladungsmitteln, mit denen das Gate entladen wird, wobei die Schnellentladungsmittel
– von der Drain-Spannung des FET (1) angesteuert werden und
– das Gate des FET (1) mit einem Potential verbinden,
wobei zwischen dem Gate des FET (1) und dem Potential ein erster Schalter (11, 20) und ein zweiter Schalter (10, 21, 23) angeordnet ist,
wobei der zweite Schalter (10, 21, 23) von der Drain-Spannung des FET (1) angesteuert wird,
dadurch gekennzeichnet, dass
zwischen dem zweiten Schalter und dem Drain des FET (1) ein Hochspannungs-FET angeordnet ist, dessen Gate von einer konstanten Spannungsquelle angesteuert wird.

Description

Stand der Technik
Die Erfindung geht aus von einer Schaltungsanordnung mit einem Feldeffekttransistor nach der Gattung des unabhängigen Anspruchs. Aus der deutschen Patentschrift 4131783 ist bereits eine Schaltungsanordnung mit einem Feldeffekttransistor bekannt, bei dem Mittel vorgesehen sind, das Gate aufzuladen und zu entladen. Weiterhin ist eine Schnellentladung vorgesehen, durch die das Gate des FET zunächst besonders schnell entladen wird. Nach einer vorgegebenen Zeitdauer wird die Entladungsgeschwindigkeit reduziert.
Aus den Schriften US 5,204,562 A und US 4,504,779 A sind bereits Schaltungsanordnungen bekannt, bei denen ein MOSFET mittels einer zusätzlichen Schaltung zwischen Gate und Drain gesteuert wird. So weist die US 5,204,562 A1 einen MOSFET auf, dessen Gate über eine Treiberschaltung beladen und entladen werden kann, wobei ein Schalter vorgesehen ist, mit dem das Gate entladen werden kann.
Vorteile der Erfindung
Die erfindungsgemäße Schaltungseinrichtung mit einem Feldeffekttransistor (FET) mit den kennzeichnenden Merkmalen des unabhängigen Patentanspruchs hat demgegenüber den Vorteil, daß durch die Ansteuerung mittels der Spannungsdifferenzen zwischen Drain und Gate eine besonders präzise Ansteuerung der Entladung des Gates erzielt wird. Die Schnellentladung des Gates kann somit solange fortgesetzt werden, bis die Drainspannung verändert wird. Im Vergleich zu einer Ansteuerung die über starre Zeitglieder erfolgt, kann so die Geschwindigkeit der Entladung des Gates gesteigert werden. Dabei müssen keine Kompromisse hinsichtlich der Steilheit der Änderungen der Drainspannung in Kauf genommen werden.
Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im unabhängigen Anspruch angegebenen Schaltungsanordnungen mit einem FET möglich. Besonders einfach wird das Gate mit einem elektrischen Potential verbunden. Als Potential kann dabei ein Massenanschluß oder das Drain verwendet werden. Die Schnellentladungsmittel sind dabei als Transistor oder Diode ausgeführt. Durch einen weiteren Schalter, der zwischen dem Schalter der Schnellentladung und dem Gate angeordnet ist, kann die Schnellentladung ausgeschaltet werden, sofern sie nicht benötigt wird. Durch einen Hochspannungs-Feldeffekttransistor, der mit einer konstanten Stromquelle verbunden ist, und zwischen dem Schalter der Schnellentladung und dem Drain angeordnet ist, können für die Schnellentladung Schalter verwendet werden, die nicht hochspannungsfest sind.
Zeichnungen
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen die 1 eine herkömmliche Schaltungsanordnung, 2 die beim Schaltvorgang am FET nach der 1 auftretenden Spannungen, 3 erläutert das Prinzip der Erfindung, 4 zeigt ein erstes konkretes Ausführungsbeispiel der Erfindung, 5 zeigt die Spannungen, die am FET nach der 4 auftreten und 6 ein weiteres Ausführungsbeispiel der Erfindung.
Beschreibung der Erfindung
In der 1 wird ein herkömmlicher FET (Feldeffekttransistor) 1 gezeigt. Der FET 1 weist einen Drainanschluß D, einen Gateanschluß G und einen Sourceanschluß S auf. Das Gate wird über einen Treiber 3 angesteuert, in dem in Abhängigkeit von der Eingangsspannung U_E an der Klemme E entweder eine Stromquelle 4 oder eine Stromsenke 5 mit dem Gate verbunden wird und so die Gatespannung U_GS verändert wird. Der FET 1 wird dazu genutzt, einen Stromfluß über die Last 2 zu schalten. In Abhängigkeit vom Schaltzustand des FET 1 wird dabei die Spannung zwischen Drain und Source (U_DS) beeinflußt.
In der 2 wird das Schaltverhalten einer Schaltungsanordnung nach der 1 beschrieben. Dazu sind die Eingangsspannung U_E, die Gate-Source-Spannung U_GS und die Drain-Source-Spannung U_DS jeweils gegen die Zeit aufgetragen. Zu einem Zeitpunkt t₀ wird die Eingangsspannung von einem hohen Spannungswert auf einen niedrigen Spannungswert abgesenkt und infolgedessen das Gate G mit der Stromsenke 5 verbunden. Der zeitliche Verlauf der Eingangsspannung wird in der Kurve A dargestellt. Wie aus der Kurve B zu erkennen ist, wird die Gate-Source-Spannung zunächst davon nicht beeinflußt. Das Zeitintervall ΔT₁ kommt durch eine Verzögerung des Umschalten im Treiber 3 zustande. Durch richtige Auslegung des Treibers 3 kann dieses Zeitintervalls ΔT₁ gering gehalten werden. Das Zeitintervall ΔT₂ wird zur Entladung des Gates benötigt. Um dieses Zeitintervall ΔT₂ gering zu halten, ist es wünschenswert den Entladungsvorgang des Gates mit einem möglichst großen Stromfluß vorzunehmen. Zum Zeitpunkt T₂ ist das Gate des FET 1 soweit entladen, daß der Transistor anfängt zu schalten. Da die Drain-Source-Strecken des FET 1 einen Spannungsteiler mit der Last bilden, steigt daraufhin die Drain-Source-Spannung U_DS an, bis der FET 1 vollständig gesperrt ist und die Drain-Source-Spannung ihren Maximalwert ΔU erreicht hat. In diesem Zeitintervall ΔT₃ wird die parasitäre Gate-Drain-Kapazität C_G wie sie in der 1 angedeutet wird, umgeladen, so daß in diesem Zeitintervall ΔT₃ die Gate-Source-Spannung U_GS konstant ist. Die Drain-Source-Spannung U_DS steigt jedoch im Zeitintervall ΔT₃ konstant an.
Generell ist es von Interesse, den FET 1 möglichst schnell zu schalten. Wenn jedoch mit dem FET 1 große Spannungen, beispielsweise 100 Volt, geschaltet werden sollen, so kommt es, wenn das Zeitintervall ΔT₃ sehr kurz ist, zur Abstrahlung von erheblichen Störungen, die die Funktion anderer elektrischer Bauteile in der Nähe des FET 1 stören können. Das Verhältnis von ΔU zu ΔT₃ muß also auf einen vorgegebenen Wert beschränkt werden. Eine Verkürzung der Schaltzeit des FET 1 kann somit nur durch die Verkürzung des Zeitintervalls ΔT₁ und ΔT₂ erzielt werden. Das Zeitintervall ΔT₁ wird durch eine entsprechende Auslegung des Treibers 3 minimiert. In der vorliegenden Anmeldung werden Maßnahmen zur Verkürzung des Zeitintervalls ΔT₂ angegeben. Dazu ist vorgesehen, die Entladung des Gates im Zeitintervall ΔT₂ mit einem großen Stromfluß und im Zeitintervall ΔT₃ mit einem geringeren vorgegebenen Stromfluß vorzunehmen.
In der 3 wird das dazu benutzte erfinderische Prinzip dargestellt. Das Gate des FET 1 ist über den Treiber 3 mit einem Eingang E verbunden. Weiterhin sind Schnellentladungsmittel vorgesehen, durch die das Gate besonders schnell entladen werden kann. Die Schnellentladungsmittel werden durch zwei Schalter 10 und 11 gebildet, mit denen das Gate mit einem Potentialanschluß 13 verbunden ist. Der Potentialanschluß 13 ist derart ausgelegt, daß durch die Verbindung mit dem Potentialanschluß 13 das Gate entladen wird. Der Schalter 11 wird nun in Abhängigkeit von einem externen Signal geschlossen oder geöffnet. Beispielsweise ist es vorstellbar, daß der Schalter 11 geschlossen wird wenn aufgrund des Eingangssignals das Gate mit der Stromsenke des Treibers 3 verbunden wird. Es sind jedoch auch beliebige zeitversetzte Ansteuerungen oder dergleichen denkbar. Der Schalter 10 wird in Abhängigkeit von der Spannung am Drainanschluß gesteuert, d.h. in Abhängigkeit von der Drain-Source-Spannung U_DS. Wie beispielsweise aus der 2 zu erkennen ist, wird der Beginn des Zeitintervalls ΔT₃ durch ein Ansteigen der Drain-Source-Spannung signalisiert. Dies kann zur Ansteuerung des Schalters 10 derart verwendet werden, daß im Zeitintervall ΔT₂ der Schalter 10 geschlossen ist und beim Spannungsanstieg der Drain-Source-Spannung geöffnet wird.
Der Potentialanschluß 13 kann dabei auf jedes Potential gelegt werden, welches geeignet ist, das Gate zu entladen, beispielsweise Masse. Da U_DS während des Zeitintervalls ΔT₂ geringer ist als die Gatespannung U_GS, kann auch dieses Potential für die Klemme 13 verwandt werden.
In der 4 wird ein konkretes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung gezeigt. Eine Spannungsquelle 30 ist über einen Lastwiderstand 2 und den FET 1 mit Masse verbunden. Das Gate des FET 1 ist mit einem Treiber 3 verbunden, der in Abhängigkeit von einem Eingangssignal am Eingang E das Gate mit einer Stromquelle 4 oder einer Stromsenke 5 verbindet. Weiterhin ist das Gate mit dem Drain eines FET 20 verbunden. Das Source des FET 20 ist mit der Anode einer Diode 21 verbunden. Die Katode der Diode 21 ist mit dem Drain des FET 1 verbunden. Das Gate des FET 20 ist mit einer weiteren Ansteuerleitung verbunden.
Das Schaltverhalten dieser Anordnung wird in der 5 dargestellt. In der 5A ist der zeitliche Verlauf der Gate-Source-Spannung U_GS dargestellt. In der 5B ist der zeitliche Verlauf der Drain-Source-Spannung U_DS dargestellt. Im Zeitintervall ΔT₄ wird wie bereits zum Zeitintervall ΔT₂ der 2 beschrieben das Gate entladen. Im Zeitintervall ΔT₅ wird die Gate-Drain-Kapazität entladen wie bereits zum Zeitintervall ΔT₃ in 2 beschrieben wurde. Aus Vereinfachungsgründen wurden weitere Verzögerungen in der 5 nicht dargestellt. Der Treiber 3 und der Transistor 20 werden hier zeitgleich angesteuert, d.h. wenn der Treiber 3 das Gate des FET 1 mit der Stromsenke 5 verbindet, wird der FET 20 derart angesteuert, daß er leitend wird. Da zu diesem Zeitpunkt die Gatespannung U_GS höher ist als die Drain-Spannung U_DS wird das Gate über den FET 20 und die Diode 21 entladen. Da diese elektrische Verbindung besonders niederohmig ist, folgt der Entladungsvorgang besonders schnell, so daß das Zeitintervall ΔT₄ besonders kurz ist. Wenn die Gate-Source-Spannung genug abgesunken ist, beginnt der FET 1 zu schalten. Die Schaltschwelle ist hier exemplarisch mit 3 Volt festgelegt. Als Reaktion auf dieses Schalten des FET 1 steigt die Drain-Source-Spannung an. Dies erfolgt zunächst besonders schnell, da durch die niederohmige Gate-Drain-Verbindung ein großer Entladungsstrom fließen kann. Wenn dann die Drain-Source-Spannung 3 Volt übersteigt, wird das Gate nicht weiter auf das Drain entladen. Dies erfolgt besonders schnell, da der Stromfluß vom Gate zum Drain stoppt, sobald das Drain-Potential das Gate-Potential übersteigt. Da die Diode 21 in Sperrrichtung geschaltet wird, erfolgt kein Stromfluß vom Gate zum Drain mehr, so daß das Gate ausschließlich über die Stromsenke 5 entladen wird. Der Strom über die Stromsenke 5 ist jedoch begrenzt, so daß das Entladen der Drain-Gate-Kapazität nur mit geringem Strom erfolgt und so das Zeitintervall ΔT₅ definiert entladen wird. Es wird so mit einfachen Mitteln erreicht, daß die Schaltzeit des FET 1 verkürzt wird und gleichzeitig das Auftreten von zu großen Störungen verhindert wird.
In der 6 wird ein weiteres Ausführungsbeispiel der Erfindung gezeigt. Eine Spannungsquelle 30 ist über einen Lastwiderstand 2 mit dem Drain eines FET 1 verbunden. Das Source des FET 1 ist mit Masse verbunden. Das Gate des FET 1 ist mit einem Treiber 3 verbunden, der über einen Eingang E angesteuert wird. Der Treiber 3 entspricht dem aus den 1 und 4 bekannten Treiber. Weiterhin ist das Gate mit dem Drain des FET 20 verbunden. Der Source-Anschluß des FET 20 ist mit einem PNP-Transistor 23 verbunden. Der Kollektor des PNP-Transistors 23 ist mit dem Source-Anschluß des FET 22 verbunden. Das Drain des FET 22 ist mit dem Drain des FET 1 verbunden. Das Gate des FET 20 wird von einer weiteren Steuerleitung angesteuert. Das Gate des FET 22 ist mit einer Spannungsquelle 25 verbunden.
Für die Beschreibung der Funktion des Transistors 23 sei zunächst davon ausgegangen, daß der FET 22 leitend geschaltet ist. Der PNP-Transistor 23 weist einen P-Emitter, eine N-Basis und einen P-Kollektor auf. Der Transistor 23 besteht aus einer Vielzahl von zueinander parallel geschaltenen Einzeltransistoren. Alle Basen dieser Einzeltransistoren sind jedoch mit dem Kollektoranschluß kurzgeschlossen, so daß durch den Transistor 23 eine Diode gebildet wird, die in gleicher Weise wie die Diode 21 der 4 wirkt. Ein Teil der Kollektoren sind jedoch nicht mit dem Drain des FET 1, sondern direkt mit Masse verbunden. Die Basen der zu diesem Teil Transistoren gehörenden Kollektoren werden jedoch ebenfalls über das Drain-Source-Potential des FET 1 angesteuert. Wenn nun durch entsprechende Eingangssignale der Treiber 3 derart geschaltet wird, daß das Gate mit der Stromsenke verbunden wird und der FET 20 leitend geschaltet wird, so wird das Gate über den Transistor 23 entladen. Ein Teil des Entladestromes fließt dabei zum Drain des FET 1 und ein anderer Teil gegen Masse.
Zwischen dem Kollektor des PNP-Transistors 23 und dem Drain des FET 1 ist der FET 22 angeordnet. Die Funktion dieses FET 22 ist es, zu verhindern, daß bei geschlossenem FET 1 die gesamte Spannung der Spannungsquelle 30 über dem Transistor 23 anliegt. Dazu wird der FET 22 von einer spannungsbegrenzten Quelle 25 derart angesteuert, daß bei einer geringen Drain-Source-Spannung des FET 1 diese auch am Source des FET 22 anliegt. Wenn jedoch die Drain-Source-Spannung des FET 1 auf höhere Werte steigt, so liegt am Source des FET 22 nur eine verringerte Spannung an. Der Transistor 23 wird somit in keinem Fall mit der vollen Spannung der Spannungsquelle 30 belastet.
Durch die hier gezeigte Ausgestaltung vom PNP-Transistor 23 und Feldeffekttransistor 22 kann der Platzbedarf für diese Bauelemente gering gehalten werden. Da durch den PNP-Transistor 23 ein Großteil des Gate-Stromes gegen Masse abfließt, ist der Stromfluß gegen den FET 22 gering. Der FET 22 kann daher besonders klein und platzsparend ausgebildet werden. Da andererseits der PNP-Transistor 23 nie mit der vollen Spannung der Spannungsquelle 30 belastet wird, kann auch dieses Bauelement besonders klein und platzsparend ausgeführt werden. Durch die gleichzeitige Verwendung des PNP-Transistors 23, der den Entladungsstrom des Gate teilweise gegen Masse und teilweise gegen das Drain des FET 1 ableitet, und die Verwendung des Hochspannungs-FET 22 kann somit eine besonders einfache und platzsparende Schaltungsanordnung geschaffen werden.
Selbstverständlich ist es ebenso gut möglich, den Transistor 23 nicht als Diode zu schalten, sondern einfach als Transistor zu schalten, bei dem die Basis von der Drain-Spannung des FET 1 angesteuert wird. Der Stromfluß zum Drain des FET 1 und der Stromfluß gegen Masse unterscheidet sich jedoch hinsichtlich der Schaltgeschwindigkeit. Der Stromfluß zum Drain stoppt, sobald das Drain-Potential das Gate-Potential übersteigt. Ein Rückfluß vom Drain auf das Gate wird dann durch die Diode zwischen Drain und Gate verhindert. Der Stromfluß gegen den Massenanschluß hängt jedoch von der Steuerwirkung des Drain-Potentials auf den Transistor 23 ab und wird erst dann gestoppt wenn der Transistor 23 vom Drainpotential nichtleitend gesteuert wird. Der Stromfluß zum Drain wird somit erheblich schneller gestoppt als der Stromfluß gegen Masse. Der Anteile mit denen der Entladungsstrom gegen Masse und gegen das Drain geführt werden, können daher ebenfalls zur Einstellung eines gewünschten Schaltverhaltens genutzt werden.
Der FET 1 ist hier als N-Kanal-Enhancement FET dargestellt. Das hier gezeigte Konzept zur Entladung eines Gates ist jedoch für jede Art von Feldeffekttransistor geeignet.
Ebenso sind für die hier die DMOS Transistoren 20, 22 andere Arten und Ausbildungen von bekannten Transistoren denkbar.

Claims

Schaltungsanordnung mit einem FET (Feldeffekttransistor), wobei der FET einen Drain, Gate und Source aufweist, und mit Mitteln mit denen das Gate aufgeladen und entladen wird, und weiteren Schnellentladungsmitteln, mit denen das Gate entladen wird, wobei die Schnellentladungsmittel – von der Drain-Spannung des FET (1) angesteuert werden und – das Gate des FET (1) mit einem Potential verbinden, wobei zwischen dem Gate des FET (1) und dem Potential ein erster Schalter (11, 20) und ein zweiter Schalter (10, 21, 23) angeordnet ist, wobei der zweite Schalter (10, 21, 23) von der Drain-Spannung des FET (1) angesteuert wird, dadurch gekennzeichnet, dass zwischen dem zweiten Schalter und dem Drain des FET (1) ein Hochspannungs-FET angeordnet ist, dessen Gate von einer konstanten Spannungsquelle angesteuert wird.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Potential zur Entladung des Gates des FET (1) die Drain-Spannung verwendet wird.
Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Schalter als Diode ausgebildet ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Potential zur Entladung des Gates ein festes Bezugspotential, insbesondere das Massepotential verwendet wird.
Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der zweite Schalter als Transistor, dessen Basis von der Drain-Spannung angesteuert wird, ausgebildet ist.