DE102005013687B3

DE102005013687B3 - ESD-Schutzschaltung für niedrige Spannungen

Info

Publication number: DE102005013687B3
Application number: DE102005013687A
Authority: DE
Inventors: Manfred Klaussner; Peter Dipl.Ing. Grombach
Original assignee: Atmel Germany GmbH
Current assignee: Microchip Technology Munich GmbH
Priority date: 2005-03-18
Filing date: 2005-03-18
Publication date: 2005-12-01
Anticipated expiration: 2025-03-19
Also published as: JP2006261679A; US8233252B2; EP1703559A1; EP1703559B1; US20060209479A1

Abstract

Die Erfindung betrifft eine ESD-Schutzschaltung (38) mit einem ersten Feldeffekttransistor (42), der einen ersten Drainanschluss (14), einen ersten Sourceanschluss (16) und einen ersten Steueranschluss (18) aufweist, und mit einem Eingangsnetzwerk (40), das bei einer zwischen dem ersten Drainanschluss (14) und dem ersten Sourceanschluss (16) liegenden ersten Spannung (U1), die einen Schwellenwert durchläuft, eine zweite Spannung (U2) ändert, die sich zwischen dem ersten Steueranschluss (18) und dem ersten Sourceanschluss (16) einstellt. Diese ESD-Schutzschaltung zeichnet sich dadurch aus, dass das Eingangsnetzwerk (40) einen zu dem ersten Feldeffekttransistor (42) komplementären zweiten Feldeffekttransistor (44) mit einem zweiten Drainanschluss (46), einem zweiten Sourceanschluss (48) und einem zweiten Steueranschluss (50) aufweist, wobei der erste Drainanschluss (14) mit dem zweiten Sourceanschluss (48) und über einen ersten Widerstand (52) mit dem zweiten Steueranschluss (50) verbunden ist und der zweite Drainanschluss (46) mit dem ersten Steueranschluss (18) und über einen zweiten Widerstand (54) mit dem ersten Sourceanschluss (16) verbunden ist.

Description

Die Erfindung betrifft eine ESD-Schutzschaltung mit einem ersten Feldeffekttransistor, der einen ersten Drainanschluss, einen ersten Sourceanschluss und einen ersten Steueranschluss (Gate) aufweist, und mit einem Eingangsnetzwerk, das bei einer zwischen dem ersten Drainanschluss und dem ersten Sourceanschluss liegenden ersten Spannung, die einen Schwellenwert durchläuft, eine zweite Spannung ändert, die sich zwischen dem ersten Steueranschluss und dem ersten Sourceanschluss einstellt.
Eine solche ESD-Schutzschaltung für niedrige Spannungen ist per se bekannt. Bei der Handhabung und dem Einsatz Integrierter Schaltkreise (IC) ist es erforderlich, die darin enthaltenen Bauelemente und Baugruppen vor der Einwirkung von Überspannungen zu schützen. Als Überspannungen sind dabei elektrische Signale zu verstehen, wie sie beispielsweise bei einer Entladung statischer Aufladung, sei es von Menschen oder Maschinenteilen über einen IC bzw. eines IC über Menschen oder Maschinenteile, auftreten. Solche Entladungsvorgänge werden auch als electrostatic discharge (ESD) bezeichnet. Wirken solche Entladungsvorgänge auf einen Integrierten Schaltkreis ein, können irreversible Veränderungen an dessen Bauelementen oder Baugruppen erfolgen, z.B. durch Durchbrennen von Dünnschichten (thin film burn-out), Filamentierung (filamentation) und Kurzschließen von Schichtübergängen (junction spiking), Ladungsträgerinjektion in Oxidschichten oder Zerreißen von Oxidschichten (charge injection bzw. oxide rupture), was unter Umständen zu einer Zerstörung des gesamten IC führt. Unter niedrigen Spannungen werden in diesem Zusammenhang Betriebsspannungen für ICs in einer Größenordnung kleiner als 10 Volt verstanden.

Ferner ist aus der US 2003/0 214 769 A1 eine Schutzschaltung gegen Überspannung bekannt, bei der ein Eingangsnetzwerk die Versorgungsspannung eines integrierten Schaltkreises über einen Schalter, der angesteuert wird, abschaltet.

Bei der per se bekannten ESD-Schutzschaltung besteht das Eingangsnetzwerk aus zwei Zenerdioden und einem Ohm'schen Widerstand. Die zwei Zenerdioden liegen in Reihe miteinander und als Reihenschaltung parallel zur ersten Spannung, also parallel zum Kanal des ersten Feldeffekttransistors. Der Widerstand liegt zwischen einer Verbindung des ersten Steueranschlusses mit einem Mittelabgriff der Reihenschaltung und dem ersten Sourceanschluss.

Zur Ableitung eines vorgegebenen ESD-Stroms, beziehungsweise einer vorgegebenen Leistung in Form eines Produktes aus ESD-Strom und ESD-Spannung, muss der erste Feldeffekttransistor eine vergleichsweise große Kanalfläche besitzen. Bei dem allgemeinen Trend zur Erhöhung der Packungsdichte Integrierter Schaltungen ist ein großer Flächenbedarf der ESD-Schutzschaltung grundsätzlich störend.

Vor diesem Hintergrund besteht die Aufgabe der Erfindung in der Angabe einer ESD-Schutzschaltung, die zur Ableitung der im vorstehenden Absatz genannten ESD-Größen Strom und/oder Leistung weniger Fläche benötigt als die per se bekannte ESD-Schutzschaltung.

Diese Aufgabe wird bei einer ESD-Schutzschaltung der eingangs genannten Art dadurch gelöst, dass das Eingangsnetzwerk einen zu dem ersten Feldeffekttransistor komplementären zweiten Feldeffekttransistor mit einem zweiten Drainanschluss, einem zweiten Sourceanschluss und einem zweiten Steueranschluss aufweist, wobei der erste Drainanschluss mit dem zweiten Sourceanschluss und über einen ersten Widerstand mit dem zweiten Steueranschluss verbunden ist, und der zweite Drainanschluss mit dem ersten Steueranschluss und über einen zweiten Widerstand mit dem ersten Sourceanschluss verbunden ist.

Durch diese Merkmale kann die Potentialdifferenz zwischen dem ersten Steueranschluss und dem ersten Sourceanschluss bei einem ESD-Ereignis nahezu den Wert der Spannung am ersten Drainanschluss annehmen. Als Folge wird die sich dabei einstellende zweite Spannung (Gate-Sourcespannung) zwischen dem ersten Steueranschluss und dem ersten Sourceanschluss maximal, so dass der erste Feldeffekttransistor voll ausgesteuert wird.

Bei der per se bekannten ESD-Schutzschaltung unterscheidet sich das Potential, das sich bei einem ESD-Ereignis am ersten Steueranschluss einstellt, dagegen immer um den Wert der Durchbruchspannung einer der Zenerdioden von dem Potential am ersten Drainanschluss, was die sich dabei einstellende Gate-Source-Spannung beschränkt und damit zu einem vergleichsweise großen, auf die Kanalfläche normierten Innenwiderstand des ersten Feldeffekttransistors führt. Um dies zu kompensieren, muss das Produkt aus Kanalweite und Kanallänge des ersten Feldeffekttransistors größer sein als bei der Erfindung. Umgekehrt bedeutet dies, dass die erfindungsgemäße ESD-Schutzschaltung zur Ableitung einer vorgegebenen ESD-Leistung weniger Kanalfläche benötigt.

Im Rahmen einer Ausgestaltung der Erfindung ist bevorzugt, dass der zweite Feldeffekttransistor eine kleinere Kanalfläche besitzt als der erste Feldeffekttransistor, um den Flächenbedarf der ESD-Schutzschaltung klein zu halten.

Bevorzugt ist auch, dass der zweite Steueranschluss über eine Zenerdiode mit dem ersten Sourceanschluss verbunden ist.

Diese Zenerdiode stellt gewissermaßen den Schwellenwert bereit, bei dem die ESD-Schutzschaltung zwischen einem aktiven und einem inaktiven Zustand umschaltet. Damit wird die Grundanforderung an die ESD-Schutzschaltung, nämlich bei regulären Betriebsspannungen keine Störung der zu schützenden Schaltung darzustellen und nur bei Überspannungen Ströme aufzunehmen, erfüllt.

Ferner ist bevorzugt, dass der zweite Feldeffekttransistor und die Zenerdiode so aneinander angepasst sind, dass die Gate-Source-Kapazität des zweiten Feldeffekttransistors der Sperrschichtkapazität der Zenerdiode entspricht.

Durch diese Merkmale wird das Zeitverhalten der ESD-Schutzschaltung optimiert, weil die bei einem ESD-Ereignis zur Umladung der Gate-Kapazität benötigte Ladung praktisch verzögerungslos von der Sperrschichtkapazität der Zenerdiode bereitgestellt wird. Als erwünschte Folge geht die ESD-Schutzschaltung bei einem ESD-Ereignis schnell in einen niederohmigen Zustand über.

Bevorzugt ist auch, dass zwischen der Zenerdiode und dem ersten Sourceanschluss ein dritter Widerstand angeordnet ist.

Die über diesen dritten Widerstand bei durchbrechender Zenerdiode abfallende Spannung reduziert die Spannung zwischen einem Gateoxid des Steueranschlusses und einem Drainanschluss des zweiten Feldeffekttransistors und verringert damit die Gefahr einer Beschädigung dieses Gateoxides bei einem ESD-Ereignis.

Der erste Feldeffekttransistor kann entweder ein N-Kanal-Enhancement Feldeffekttransistor oder ein P-Kanal-Enhancement Feldeffekttransistor sein.

Weitere Vorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.

Zeichnungen

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen, jeweils in schematischer Form:
1 die per se bekannte ESD-Schutzschaltung zusammen mit einer zu schützenden Schaltung;
2 einen zeitlichen Verlauf der Spannung zwischen Steueranschluss und Sourceanschluss des ersten Feldeffekttransistors der Schaltung nach 1 bei einem rampenförmigen Anstieg der Spannung an dessen Drainanschluss;
3 eine Ausgestaltung einer erfindungsgemäßen ESD-Schutzschaltung mit einem N-Kanal-Feldeffekttransistor als erstem Feldeffekttransistor;
4 einen zeitlichen Verlauf der Spannung zwischen Steueranschluss und Sourceanschluss des ersten Feldeffekttransistors der Schaltung nach 3 bei einem rampenförmigen Anstieg der Spannung an dessen Drainanschluss; und
5 eine Ausgestaltung einer erfindungsgemäßen ESD-Schutzschaltung mit einem P-Kanal-Feldeffekttransistor als erstem Feldeffekttransistor.
Im Einzelnen zeigt die 1 eine ESD-Schutzschaltung 10 mit einem ersten Feldeffekttransistor 12, der einen ersten Drainanschluss 14, einen ersten Sourceanschluss 16 und einen ersten Steueranschluss (Gate) 18 aufweist. Drainanschlüsse (Sourceanschlüsse) des ersten Feldeffekttransistors sind in den Figuren zusätzlich mit D(S) bezeichnet. Über dem ersten Feldeffekttransistor 12 liegt eine Spannung U1 an. Wenn die Spannung U1 bei einem ESD-Ereignis einen Schwellenwert durchläuft, ändert ein Eingangsnetzwerk 20 eine zweite Spannung U2, die sich zwischen dem ersten Steueranschluss 18 und dem ersten Sourceanschluss 16 einstellt.
Wie bereits eingangs erwähnt, besteht das Eingangsnetzwerk 20 bei der per se bekannten ESD-Schutzschaltung aus einer Reihenschaltung aus zwei Zenerdioden 22, 24 und einem Ohm'schen Widerstand 26, der an einen Mittelabgriff 28 der Reihenschaltung angeschlossen ist. Die Reihenschaltung liegt antiparallel zur ersten Spannung U1 und damit parallel zum Kanal des ersten Feldeffekttransistors 12 und der Widerstand 26 ist zusätzlich an den ersten Steueranschluss 18 und den ersten Sourceanschluss 16 angeschlossen.
Sofern die erste Spannung U1 kleiner als eine Durchbruchspannung UC der Zenerdiode 22 ist, fließt über den Widerstand 26 kein Strom, so dass sich am ersten Steueranschluss 18 das Potential des ersten Sourceanschlusses 16 einstellt. Der hier als N-Kanal-Feldeffekttransistor realisierte erste Feldeffekttransistor 12 sperrt in diesem regulären Fall, in dem eine zu schützende Schaltung 30, die zwischen Ausgängen 32, 34 der ESD-Schutzschaltung 10 liegt, mit der Spannung U1 betrieben wird.
Steigt die Spannung U1 dagegen durch eine positive Entladung am Eingang 36 der ESD-Schutzschaltung 10 über die Durchbruchspannung UC der Zenerdiode 22 an, bricht die obere Zenerdiode 22 durch, so dass sich an dem ersten Steueranschluss 18 ein Potential U1 – UC einstellt. Der erste Feldeffekttransistor 12 wird dann in einen leitfähigen Zustand gesteuert und leitet den positiven Entladestrom an der zu schützenden Schaltung 30 vorbei zu einem Bezugspotential ab. Die Leitfähigkeit des ersten Feldeffekttransistors 12 steigt dabei mit steigender Potentialdifferenz zwischen dem ersten Steueranschluss 18 und dem ersten Sourceanschluss 16. Diese Potentialdifferenz ist aber auf den genannten Wert U1 – UC beschränkt, so dass der erste Feldeffekttransistor 12 nie maximal, d.h. nie mit dem vollen Wert der Drain-Source-Spannung U1, ausgesteuert wird.
Dies wird durch die 2 verdeutlicht, die einen rampenförmigen Anstieg der Spannung U1 über der Zeit t und einen sich als Folge einstellenden Verlauf der Spannung U2 zeigt. Dabei ist für das Potential am ersten Sourceanschluss 16 der Wert Null angenommen worden. Dieser Wert greift zwischen t0 und t1 auf den ersten Steueranschluss 18 durch, so dass U2 in diesem Zeitraum gleich Null ist. Zum Zeitpunkt t1 durchläuft U1 den Wert UC, der die Durchbruchspannung der Zenerdiode 22 markiert. Für Zeiten t > t1 ergibt sich dann die Spannung U2 zu U1 – UC, so dass U2 nie den Wert der Drainspannung U1 erreicht.
3 zeigt eine Ausgestaltung einer erfindungsgemäßen ESD-Schutzschaltung 38, die sich zunächst durch ein geändertes Eingangsnetzwerk 40 von der bekannten ESD-Schutzschaltung 10 unterscheidet. Ein erster Feldeffekttransistor 42 ist in der 3 als N-Kanal-Feldeffekttransistor realisiert und mit einem eigenen Bezugszeichen bezeichnet, da er sich bei gleicher ESD-Leistung durch eine kleinere Kanalfläche von dem ersten Feldeffekttransistor 12 der Fig. unterscheidet. Ansonsten bezeichnen gleiche Bezugszeichen wie in der 1 zumindest funktionsmäßig gleiche Elemente. Das Eingangsnetzwerk 40 weist einen zu dem ersten Feldeffekttransistor 42 komplementären zweiten Feldeffekttransistor 44, also einen P-Kanal-Feldeffekttransistor auf, der einen zweiten Drainanschluss 46, einen zweiten Sourceanschluss 48 und einen zweiten Steueranschluss 50 besitzt. Der erste Drainanschluss 14 ist mit dem zweiten Sourceanschluss 48 und über einen ersten Widerstand 52 mit dem zweiten Steueranschluss 50 verbunden. Der zweite Drainanschluss 46 ist mit dem ersten Steueranschluss 18 und über einen zweiten Widerstand 54 mit dem ersten Sourceanschluss 16 verbunden.
Durch diese Änderungen ergibt sich eine Funktion, wie sie im Folgenden unter Bezug auf die 4 erläutert wird, die das Verhalten der Spannung U2 bei einem rampenförmigen Anstieg der Drainspannung U1 für den Gegenstand der 3 zeigt. Solange U1 kleiner als die Durchbruchspannung der Zenerdiode 24 ist, fließt (ggf. bis auf einen vemachlässigbaren Sperrstrom) kein Strom über den Widerstand 52, so dass sich am zweiten Steueranschluss 50 das Potential U1 einstellt. Zwischen zweitem Sourceanschluss 48 und zweitem Steueranschluss 50 existiert daher höchstens ein vernachlässigbarer Potentialunterschied, so dass der zweite Feldeffekttransistor 44 sperrt. Dann fließt auch kein Strom über den zweiten Widerstand 54 und am ersten Steueranschluss 18 des ersten Feldeffekttransistors 42 stellt sich das Potential des Sourceanschlusses 16 ein, das auch hier, zum Zweck der Veranschaulichung, den Wert Null besitzen soll, ohne die Erfindung dadurch auf bestimmte Spannungswerte zu beschränken. Zwischen erstem Sourceanschluss 16 und erstem Steueranschluss 18 ergibt sich dann ebenfalls keine Potentialdifferenz, so dass auch der erste Feldeffekttransistor 42 sperrt.
Erst wenn zum Zeitpunkt t1, zu dem U1 die Durchbruchspannung UC der Zenerdiode 24 erreicht, ein Durchbruch stattfindet, greift die um den Wert der Durchbruchspannung verminderte Spannung U1, also die Spannung U1 – UC, auf den Steueranschluss 50 durch, so dass der zweite Feldeffekttransistor 44, der vom P-Kanal-Typ ist, als Folge der damit entstehenden Potentialdifferenz zwischen zweitem Sourceanschluss 48 und zweitem Steueranschluss 50 in einen niederohmigen Zustand geschaltet wird. Als Folge greift die Spannung U1 nahezu unvermindert auf den ersten Steueranschluss 18 durch, so dass die Spannung U2 nahezu auf den Wert von U1 anwächst. Mit anderen Worten: Der erste Feldeffekttransistor 42 wird im Gegensatz zum ersten Feldeffekttransistor 12 voll ausgesteuert und kann daher einen entsprechend größeren ESD-Strom ableiten. Dadurch, dass die als Folge der stärkeren Aussteuerung erhöhte Stromleitfähigkeit bereits beim Schaltungsentwurf berücksichtigt wird, kann der erste Feldeffekttransistor 42 einen gleichen ESD-Strom wie der erste Feldeffekttransistor 12 mit einer verringerten Kanalfläche ableiten.
Gleiches gilt für die alternative Ausgestaltung einer ESD-Schutzschaltung 55 nach der 5, die mit einem P-Kanal-Feldeffekttransistor als erstem Feldeffekttransistor 56 zur Ableitung eines ESD-Stroms und einem N-Kanal-Feldeffekttransistor als zweitem Feldeffekttransistor 58 in der Eingangsschaltung 60 arbeitet. Die Anordnung des ersten Drainanschlusses 14 und des ersten Sourceanschlusses 16 ist bei dem Wechsel von N-Kanal zu P-Kanal angepasst worden. Gleiches gilt für den Abgriff der Spannung U2. Der zweite N-Kanal-Feldeffekttransistor 58 weist einen zweiten Drainanschluss 62, einen zweiten Sourceanschluss 64 und einen zweiten Steueranschluss 66 auf, wobei der erste Drainanschluss 14 mit dem zweiten Sourceanschluss 64 und über einen ersten Widerstand 52 mit dem zweiten Steueranschluss 66 verbunden ist. Der zweite Drainanschluss 62 ist mit dem ersten Steueranschluss 18 und über einen zweiten Widerstand 54 mit dem ersten Sourceanschluss 16 verbunden.
Die ESD-Schutzschaltung 55 der 5 zeigt ebenfalls das in der 4 dargestellte Verhalten: Solange U1 kleiner als die Durchbruchspannung der Zenerdiode 24 ist, fließt (ggf.
bis auf einen vernachlässigbaren Sperrstrom) kein Strom über den Widerstand 52, so dass sich am zweiten Steueranschluss 66 das wieder zu Null angenommene Potential des ersten Sourceanschlusses 64 einstellt. Zwischen zweitem Sourceanschluss 64 und zweitem Steueranschluss 66 existiert daher höchstens ein vernachlässigbarer Potentialunterschied, so dass der zweite Feldeffekttransistor 58 sperrt. Dann fließt auch kein Strom über den zweiten Widerstand 54 und am ersten Steueranschluss 18 des ersten Feldeffekttransistors 56 stellt sich das Potential U1 ein. Zwischen erstem Sourceanschluss 16 und erstem Steueranschluss 18 ergibt sich dann ebenfalls keine Potentialdifferenz, so dass auch der erste Feldeffekttransistor 56 sperrt.
Erst wenn zum Zeitpunkt t1, zu dem U1 die Durchbruchspannung UC der Zenerdiode 24 erreicht, ein Durchbruch stattfindet, greift die um den Wert der Durchbruchspannung verminderte Spannung U1, also die Spannung U1 – UC, auf den zweiten Steueranschluss 66 durch, so dass der zweite Feldeffekttransistor 58, der vom N-Kanal-Typ ist, als Folge der damit entstehenden Potentialdifferenz zwischen zweitem Sourceanschluss 64 und zweitem Steueranschluss 66 in einen niederohmigen Zustand geschaltet wird. Als Folge stellt sich am ersten Steueranschluss 18 nahezu der Wert Null als Potential ein, so dass die Spannung U2 nahezu auf den Wert von U1 anwächst. Mit anderen Worten: Auch hier wird der erste Feldeffekttransistor 56 im Gegensatz zum ersten Feldeffekttransistor 12 voll ausgesteuert und kann daher einen entsprechend größeren ESD-Strom ableiten.
Bei den Ausgestaltungen der 3 und 5 kann optional zwischen der Zenerdiode 24 und dem ersten Sourceanschluss 16 ein dritter Widerstand 68 angeordnet sein, wie er in der 3 gestrichelt dargestellt ist.

Claims

ESD-Schutzschaltung (38) mit einem ersten Feldeffekttransistor (42), der einen ersten Drainanschluss (14), einen ersten Sourceanschluss (16) und einen ersten Steueranschluss (18) aufweist, und mit einem Eingangsnetzwerk (40), das bei einer zwischen dem ersten Drainanschluss (14) und dem ersten Sourceanschluss (16) liegenden ersten Spannung (U1), die einen Schwellenwert durchläuft, eine zweite Spannung (U2) ändert, die sich zwischen dem ersten Steueranschluss (18) und dem ersten Sourceanschluss (16) einstellt, dadurch gekennzeichnet, dass das Eingangsnetzwerk (40) einen zu dem ersten Feldeffekttransistor (42) komplementären zweiten Feldeffekttransistor (44) mit einem zweiten Drainanschluss (46), einem zweiten Sourceanschluss (48) und einem zweiten Steueranschluss (50) aufweist, wobei der erste Drainanschluss (14) mit dem zweiten Sourceanschluss (48) und über einen ersten Widerstand (52) mit dem zweiten Steueranschluss (50) verbunden ist, und der zweite Drainanschluss (46) mit dem ersten Steueranschluss (18) und über einen zweiten Widerstand (54) mit dem ersten Sourceanschluss (16) verbunden ist.
ESD-Schutzschaltung (38) nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Feldeffekttransistor (44) eine kleinere Kanalfläche besitzt als der erste Feldeffekttransistor (42).
ESD-Schutzschaltung (38) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der zweite Steueranschluss (50) über eine Zenerdiode (24) mit dem ersten Sourceanschluss (16) verbunden ist.
ESD-Schutzschaltung (38) nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Feldeffekttransistor (44) und die Zenerdiode (24) so aneinander angepasst sind, dass die Gate-Source-Kapazität des zweiten Feldeffekttransistors 44 der Sperrschichtkapazität der Zenerdiode (24) entspricht.
ESD-Schutzschaltung (38) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen der Zenerdiode (24) und dem ersten Sourceanschluss (16) ein dritter Widerstand (68) angeordnet ist.
ESD-Schutzschaltung (38) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Feldeffekttransistor ein N-Kanal-Enhancement Feldeffekttransistor (42) ist.
ESD-Schutzschaltung (55) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der erste Feldeffekttransistor ein P-Kanal-Enhancement Feldeffekttransistor ist (56).