KR100547050B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

경사 이온 주입법에 의해 SRAM을 구성하는 p 채널형 MISFET 형성 영역(n형 웰)에 포켓 이온 영역을 형성할 때, n 채널형 MISFET 형성 영역(p형 웰) 상에 형성되는 레지스트막의 단부로부터 상기 레지스트막의 막 두께 H 및 이온 주입 각도 θ와의 tan 곱인 거리 이내에 p 채널형 MISFET 형성 영역을 배치하고, 경사 이온 주입을 행한다. 그 결과, 4 방향으로부터 주입되는 불순물 중 한 방향으로부터의 불순물이 주입되지 않기 때문에 포켓 이온 영역의 불순물 농도의 변동을 억제할 수 있다.
집적 회로, 인버터, 감지 증폭기, 이온 주입

Description

반도체 집적 회로 장치의 제조 방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예인 SRAM의 메모리 셀을 나타내는 등가 회로도.
도 2는 본 발명의 제1 실시예인 SRAM 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도.
도 3은 본 발명의 제1 실시예인 SRAM 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 단면도.
도 4는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역을 나타내는 반도체 기판의 주요부 평면도.
도 5는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역 및 주변 회로 형성 영역을 나타내는 반도체 기판의 주요부 평면도.
도 6은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역을 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역 및 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 15는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 효과를 나타내기 위한 도면.
도 17은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 18은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 21은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 27은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 제1 실시예인 SRAM 주변 회로 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 29는 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 30은 본 발명의 제2 실시예인 SRAM의 메모리 셀을 나타내는 등가 회로도.
도 31은 본 발명의 제2 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 32는 본 발명의 제2 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 33은 본 발명의 제1 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 34는 본 발명의 제2 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 35는 본 발명의 제2 실시예인 SRAM 메모리 셀 형성 영역의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 36은 본 발명의 다른 실시예인 DRAM 메모리 셀 내의 감지 증폭기부를 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리
3 : p형 웰
4 : n형 웰
5 : 산화 실리콘막
8 : 게이트 절연막
9a : 다결정 실리콘막
9b : 텅스텐 W막
10 : 질화 실리콘막
13 : n-형 반도체 영역
14 : p-형 반도체 영역
16 : 측벽막
17 : n+형 반도체 영역
18 : p+형 반도체 영역
22, 23 : 산화 실리콘막
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 6개의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 이용하여 메모리 셀을 구성한 SRAM(Static Random Access Memory)을 갖는 반도체 집적 회로 장치에 적용함에 있어서 유효한 기술에 관한 것이다.
퍼스널 컴퓨터나 워크 스테이션용 캐시 메모리에는 6개의 MISFET를 이용하여 메모리 셀을 구성한 SRAM이 사용되어 왔다. 이러한 종류의 SRAM에 대해서는 예를 들면, 특개평9-129753호 공보, USP 5,880,020의 대응 일본 출원인 특개평9-55440호 공보, USP 5,780,910의 대응 일본 출원인 특개평9-36252호 공보 등에 기재되어 있다.
한편, MISFET의 미세화에 따라, 단채널 효과에 의한 소스, 드레인 사이의 내압 저하가 문제가 되고 있다. 즉, MISFET의 미세화에 따라, 채널 길이(게이트 전극의 폭)가 짧아지면, 소스 및 드레인으로부터 연장되는 공핍층이 연결된다. 이러한 상태에서는 드레인 전계가 소스에까지 영향을 주고, 소스 근방의 확산 전위를 낮추기 때문에 채널이 형성되지 않아도 소스, 드레인 사이에 전류가 흐르게 된다(펀치 스루 현상). 이 펀치 스루 현상이 발생하기 시작하면, 드레인 전류는 드레인 전압의 증가와 함께 급증하여, 포화 전류가 흐르지 않게 된다.
그래서, 저농도 반도체 영역과 고농도 반도체 영역으로 구성되는 LDD (Lightly Doped Drain) 구조의 소스, 드레인 구조가 채택되고, 또한 소스, 드레인의 아래쪽으로 소스, 드레인을 구성하는 불순물과는 반대의 도전형 불순물로 이루어지는 영역을 형성함으로써, 소스 및 드레인으로부터 연장되는 공핍층의 확대를 억제하여 펀치 스루 현상의 발생을 억제하고 있다.
이 포켓 이온 영역은 소스, 드레인 아래뿐만 아니라, 소스, 드레인 아래부터 채널 영역에 걸쳐 형성하는 것이 효과적이다. 이 때, 채널 영역 상에는 게이트 전극이 존재하기 때문에 경사 이온 주입법을 이용하여 포켓 이온 영역을 형성할 필요가 있다.
한편, 전술과 같이 SRAM 셀은 2개의 구동용 n 채널형 MISFET, 2개의 전송용 n 채널형 MISFET 및 2개의 부하용 p 채널형 MISFET의 합계, 6개의 MISFET를 구비하고, 2개의 구동용 n 채널형 MISFET 및 2개의 부하용 p 채널형 MISFET는 한 쌍의 CMOS 인버터를 구성하고 있다.
따라서, 전술의 포켓 이온 영역을 형성하기 위한 이온 주입(이하, 포켓 이온 주입이라 함)을 행하기 위해서는, 우선 구동용 n 채널형 MISFET 및 전송용 n 채널형 MISFET 상부를 레지스트막으로 덮고, 부하용 p 채널형 MISFET에 대하여 포켓 이온 주입을 행하고, n 채널형 MISFET에 p 채널형 MISFET용 포켓 이온(n형)이 주입되지 않도록 할 필요가 있다. 반대로, 구동용 n 채널형 MISFET 및 전송용 n 채널형 MISFET의 포켓 이온 주입 시에는 부하용 p 채널형 MISFET 상부를 레지스트막으로 덮고, p 채널형 MISFET에 n 채널형 MISFET용 포켓 이온(p형)이 주입되지 않도록 한다.
또한, 전술한 p 채널형 MISFET과 n 채널형 MISFET가 근접하고 있는 영역에서는 레지스트막으로 차폐되는 영역에는 포켓 이온을 주입할 수 없다. 따라서, 후술과 같이 n 채널형 MISFET 상의 레지스트막 단부와 p 채널형 MISFET가 형성되는 액티브 영역과의 거리 S가, 레지스트 막 두께 H와 이온 주입 각도 θ의 tan 곱보다 커지도록(S>Htan θ), p 채널형 MISFET가 형성되는 액티브 영역이 배치된다. 또한, n 채널형 MISFET가 형성되는 액티브 영역의 경우도 마찬가지로, p 채널형 MISFET 상의 레지스트막 단부와 n 채널형 MISFET가 형성되는 액티브 영역과의 거리 S가 레지스트 막 두께 H와 이온 주입 각도 θ의 tan 곱보다 커지도록(S>Htanθ) 배치된다.
그러나, 레지스트 막 두께 H나 이온 주입 각도 θ는 레지스트 재료나 그 노광 정밀도 및 MISFET 특성의 확보로부터 거의 규정치가 되기 때문에, 레지스트막 단부와 액티브 영역의 거리 S는 필연적으로 정해지고, 셀 면적의 축소화가 곤란하였다.
또한, 레지스트막 단부로부터 상기 거리 S가 떨어진 위치에 액티브 영역을 형성하여 후술과 같이 마스크 편차에 의해 레지스트막이 원하는 위치로부터 어긋나게 형성된 경우에는 포켓 이온을 주입할 수 없는 영역이 생기고, 포켓 이온 농도의 변동에 의해 SRAM 셀을 구성하는 MISFET의 임계치 전압 Vth의 변동이 생긴다.
본 발명의 목적은 반도체 집적 회로 장치, 예를 들면, SRAM의 면적의 축소화를 도모하는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 반도체 집적 회로 장치, 예를 들면, SRAM을 구성하는 MISFET의 임계치 전압 Vth의 변동을 억제하여, 그 특성을 향상시키는 기술을 제공하는 데 있다.
본 발명의 상기 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 개요를 간단히 설명하면 다음과 같다.
(1) 본 발명은 메모리 셀용 n 채널형 MISFET 및 p 채널형 MISFET의 제2 포켓 이온 영역의 불순물 농도를 주변 회로용 n 채널형 MISFET 및 p 채널형 MISFET의 제2 포켓 이온 영역의 불순물 농도보다 낮게 하였다.
(2) 또한, 제1 영역과, 상기 제1 영역으로부터 제1 거리 D1 떨어진 위치에 있는 제2 영역에 형성된 n 채널형 MISFET 및 p 채널형 MISFET의 제2 포켓 이온 영역의 불순물 농도를 제3 영역과, 상기 제3 영역으로부터 제2 거리 D2 떨어진 제4 영역에 형성된 n 채널형 MISFET 및 p 채널형 MISFET의 제2 포켓 이온 영역의 불순물 농도보다 낮게 하였다. 이와 같이, 예를 들면, 4 방향으로부터 주입되는 불순물 중 한 방향으로부터의 불순물을 주입되지 않도록 함으로써, 메모리 셀용 MISFET 또는 근접한 영역에 형성되는 n 채널형 MISFET 및 p 채널형 MISFET의 제2 포켓 이온 영역의 불순물 농도를 낮고 균일하게 할 수 있으며 임계치 전압 Vth의 변동을 방지할 수 있다. 또한, 면적의 축소화를 도모할 수 있다.
(3) 또한, 경사 이온 주입법에 의해 제1 영역에 포켓 이온 영역을 형성할 때 제2 영역 상에 형성되는 레지스트막의 단부로부터 상기 레지스트막의 막 두께 H 및 이온 주입 각도 θ와의 tan 곱인 거리 S1 이내에 제1 영역을 배치하고, 경사 이온 주입을 행했기 때문에, 4 방향으로부터 주입되는 불순물 중 한 방향으로부터의 불순물이 주입되지 않기 때문에, 포켓 이온 영역의 불순물 농도의 변동을 억제하여, 임계치 전압 Vth의 변동을 방지할 수 있다. 또한, 면적의 축소화를 도모할 수 있다.
〈제1 실시예〉
도 1은 제1 실시예인 SRAM의 메모리 셀을 나타내는 등가 회로도이다. 도시한 바와 같이 이 메모리 셀 MC는 한 쌍의 상보성 데이터선(데이터선 DL, 데이터선 /(바)DL)과 워드선 WL의 교차부에 배치되고, 한 쌍의 구동용 MISFET Qd1, Qd2, 한 쌍의 부하용 MISFET Qp1, Qp2 및 한 쌍의 전송용 MISFET Qt1, Qt2로 구성되어 있다. 구동용 MISFET Qd1, Qd2 및 전송용 MISFET Qt1, Qt2는 n 채널형 MISFET으로 구성되고, 부하용 MISFET Qp1, Qp2는 p 채널형 MISFET으로 구성되어 있다.
메모리 셀 MC를 구성하는 상기 6개의 MISFET 중, 구동용 MISFET Qd1 및 부하용 MISFET Qp1은 CMOS 인버터 INV1을 구성하고, 구동용 MISFET Qd2 및 부하용 MISFET Qp2는 CMOS 인버터 INV2를 구성하고 있다. 이들 한 쌍의 CMOS 인버터 INV1, INV2의 상호 입출력 단자(축적 노드 A, B)는 교차 결합되고, 1 비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다. 또, 이 플립플롭 회로의 한쪽 입출력 단자(축적 노드 A)는 전송용 MISFET Qt1의 소스, 드레인 영역의 한쪽에 접속되고, 다른 쪽 입출력 단자(축적 노드 B)는 전송용 MISFET Qt2의 소스, 드레인 영역의 한쪽에 접속되어 있다.
또한, 전송용 MISFET Qt1의 소스, 드레인 영역의 다른 쪽은 데이터선 DL에 접속되고, 전송용 MISFET Qt2의 소스, 드레인 영역의 다른 쪽은 데이터선 /DL에 접속되어 있다. 또한, 플립플롭 회로의 한단(부하용 MISFET Qp1, Qp2의 각 소스 영역)은 전원 전압(Vcc)에 접속되고, 다른단(구동용 MISFET Qd1, Qd2의 각 소스 영역)은 기준 전압(Vss)에 접속되어 있다.
상기 회로의 동작을 설명하면, 한쪽 CMOS 인버터 INV1의 축적 노드 A가 고전 위("H")일 때에는 구동용 MISFET Qd2가 ON이 되기 때문에, 다른 쪽 CMOS 인버터 INV2의 축적 노드 B가 저전위("L")가 된다. 따라서, 구동용 MISFET Qd1이 OFF가 되어 축적 노드 A의 고전위("H")가 유지된다. 즉, 한 쌍의 CMOS 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 상호 축적 노드 A, B의 상태가 유지되고, 전원 전압이 인가되어 있는 동안 정보가 보존된다.
전송용 MISFET Qt1, Qt2의 각각의 게이트 전극에는 워드선 WL이 접속되고, 이 워드선 WL에 의해 전송용 MISFET Qt1, Qt2의 도통, 비도통이 제어된다. 즉, 워드선 WL이 고전위("H")일 때에는 전송용 MISFET Qt1, Qt2가 ON이 되어 래치 회로와 상보성 데이터선(데이터선 DL, /DL)이 전기적으로 접속되기 때문에, 축적 노드 A, B의 전위 상태("H" 또는 "L")가 데이터선 DL, /DL에 나타나고 메모리 셀 MC의 정보로서 판독된다.
메모리 셀 MC에 정보를 기입하기 위해서는 워드선 WL을 "H" 전위 레벨, 전송용 MISFET Qt1, Qt2를 ON 상태로 하여 데이터선 DL, /DL의 정보를 축적 노드 A, B에 전달한다.
다음으로, 본 실시예의 메모리 셀의 구성을 도 2 및 도 3을 이용하여 설명한다. 도 2는 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 3은 도 2의 단면도로서, 좌측은 도 2의 A-A 단면도, 우측은 도 2의 B-B 단면도를 나타낸다. 또, 도 2에는 메모리 셀을 구성하는 각 도전층과 이들 도전층을 접속하는 접속 구멍만을 나타내며, 각 도전층 사이에 형성된 절연막은 도시하지 않는다.
도 2 및 도 3에 도시한 바와 같이, 메모리 셀 MC를 구성하는 6개의 MISFET (Qt1, Qt2, Qd1, Qd2, Qp1, Qp2) 중 n 채널형 MISFET(Qt1, Qt2, Qd1, Qd2)은 활성 영역 Ap[p형 웰(3)] 상에 형성되어 있다. 또한, p 채널형 MISFET(Qp1, Qp2)은 활성 영역 An[n형 웰(4)] 상에 형성되어 있다. 이들 활성 영역 An, Ap는 산화 실리콘막(5)이 매립된 소자 분리(2)로 둘러싸이고, 활성 영역 An, Ap 상에는 게이트 전극 G가 평행하게 형성되어 있다. 부하용 MISFET Qp1의 게이트 전극 및 구동용 MISFET Qd1의 게이트 전극과는 공통이고, 또한 부하용 MISFET Qp2의 게이트 전극 및 구동용 MISFET Qd2의 게이트 전극과는 공통이다.
이 게이트 전극 G는 다결정 실리콘막(9a), 질화 텅스텐 WN막(도시하지 않음) 및 텅스텐 W막(9b)으로 이루어지고, 질화 실리콘막(10) 및 측벽막(16)으로 그 상부 및 측부가 덮이고, 그 하부에는 게이트 절연막(8)이 형성되어 있다.
또한, 이 게이트 전극 G의 양측의 반도체 기판(1) 중에는 MISFET(Qt1, Qt2, Qd1, Qd2, Qp1, Qp2)의 LDD형 소스, 드레인을 구성하는 반도체 영역(13, 14, 17, 18: 도 2에서는 도시하지 않음)이 형성되어 있다. 또한, 이 반도체 영역(13, 14)의 하부에는 포켓 이온 영역 PKp1, PKp2, PKn1, PKn2가 형성되어 있다. 또, 이 포켓 이온 영역 PKp1, PKp2, PKn1, PKn2의 구성에 대해서는 상세하게 후술한다.
또한, LDD형 소스, 드레인을 구성하는 반도체 영역(13, 14, 17, 18) 상에는 소스, 드레인과 제1층 배선(도시하지 않음)과의 접속을 위한 플러그 P1이나, 소스, 드레인과 게이트 전극 G를 접속하는 상감 배선 MD1, MD2가 형성되어 있다. 즉, 구동용 MISFET Qd1의 드레인은 상감 배선 MD1에 의해 구동용 MISFET Qd2의 게이트 전극(부하용 MISFET Qp2의 게이트 전극)에 접속되고, 구동용 MISFET Qd2의 드레인은 상감 배선 MD2에 의해 구동용 MISFET Qd1의 게이트 전극(부하용 MISFET Qp1의 게이트 전극)에 접속되어 있다. 또, 구동용 MISFET Qd1의 드레인은 후술하는 제1층 배선에 의해 부하용 MISFET Qp1의 드레인에 접속되고, 구동용 MISFET Qd2의 드레인은 후술하는 제1층 배선에 의해 부하용 MISFET Qp2의 드레인에 접속되어 있다. 또한, 부하용 MISFET Qp1의 소스(부하용 MISFET Qp2의 소스)는 전원 전압 Vcc가 공급되는 제1층 배선에 접속되고, 구동용 MISFET Qd1의 소스(구동용 MISFET Qd2의 소스)는 기준 전위 Vss가 공급되는 제1층 배선에 접속되어 있다.
도 4는 상기한 메모리 셀 MC를 복수 배치하는 경우의 레이아웃을 나타내는 반도체 기판(1)의 평면도이다. 도면 중의 파선으로 둘러싸인 구형의 영역은 메모리 셀 MC 1 개분의 점유 영역을 나타내고 있다. 이와 같이 메모리 셀 MC를 반복 패턴으로 복수 배치함으로써, 메모리 셀 어레이가 구성된다. 이 경우, 메모리 셀 MC1, MC2와 선대칭으로 메모리 셀 MC3, MC4가 레이아웃되고, 메모리 셀 MC3, MC4와 선대칭으로 메모리 셀 MC5, MC6이 레이아웃되어 있다. 또, 도 4에는 게이트 전극 G와 활성 영역 An, Ap만을 명시하고, 상감 배선 MD1, MD2 및 플러그 P1을 생략하고 있다.
또한, 도 5에 도시한 바와 같이 메모리 셀 어레이 MC1∼MC4의 주변에는 논리 회로 등이 형성되는 주변 회로 영역(도 5의 우측)이 존재하고, 상보형 (Complementary) MISFET 등이 형성되어 있다. 도 6에 도 5의 C-C 단면도를 나타낸다. 도 5 및 도 6에 도시한 바와 같이 주변 회로 영역의 n 채널형 MISFET 및 p 채널형 MISFET는 각각 활성 영역 Ap[p형 웰(3)] 및 활성 영역 An[n형 웰(4)] 상에 형 성되어 있다. 이들 활성 영역 An, Ap는 산화 실리콘막(5)이 매립된 소자 분리(2)로 둘러싸이고, 활성 영역 An, Ap 상에는 게이트 전극 G가 평행하게 형성되어 있다. n 채널형 MISFET의 게이트 전극 및 p 채널형 MISFET의 게이트 전극과는 공통이다.
이 게이트 전극 G는 다결정 실리콘막(9a), WN막(도시하지 않음) 및 W막(9b)으로 이루어지고, 질화 실리콘막(10) 및 측벽막(16)으로 그 상부 및 측부가 덮이고, 그 하부에는 게이트 절연막(8)이 형성되어 있다.
또한, 이 게이트 전극 G의 양측의 반도체 기판(1) 중에는 MISFET의 LDD형 소스, 드레인을 구성하는 반도체 영역(13, 14, 17, 18: 도 2에 있어서는 도시하지 않음)이 형성되어 있다. 또한, 이 반도체 영역(13, 14)의 하부에는 포켓 이온 영역 PKp1, PKp2, PKn1, PKn2가 형성되어 있다. 또, 이 포켓 이온 영역 PKp1, PKp2, PKn1, PKn2에 대해서는 상세하게 후술한다.
또한, LDD형 소스, 드레인을 구성하는 반도체 영역(13, 14, 17, 18) 상에는 소스, 드레인과 제1층 배선(도시하지 않음)과의 접속을 위한 플러그 P1이 형성되어 있다. 또한, 게이트 전극 G의 단부에는 게이트 전극 G와 제1층 배선 등을 접속하기 위한 컨택트부 CT가 형성되어 있다.
다음으로, 상기한 바와 같이 구성된 본 실시예의 SRAM의 제조 방법을 도 7∼도 29를 이용하여 설명한다.
우선, 도 7 및 도 8에 도시한 바와 같이 반도체 기판(1) 중에 소자 분리(2)를 형성한다. 이 소자 분리(2)는 다음과 같이 형성한다. 예를 들면 1∼10Ω㎝ 정 도의 비 저항을 갖는 p형 단결정 실리콘으로 이루어진 반도체 기판(1)을 에칭함으로써, 깊이 250㎚ 정도의 소자 분리홈을 형성한다. 또, 도 7은 메모리 셀 형성 영역을 나타내고, 도 8은 주변 회로 형성 영역을 나타낸다.
그 후, 반도체 기판(1)을 약 1000℃에서 열 산화함으로써, 홈의 내벽에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(도시하지 않음)을 형성한다. 이 산화 실리콘막은 홈의 내벽에 생긴 드라이 에칭의 손상을 회복함과 함께, 다음 공정에서 홈의 내부에 매립되는 산화 실리콘막(5)과 반도체 기판(1)과의 계면에 생기는 스트레스를 완화하기 위해서 형성한다.
다음으로, 홈의 내부를 포함하는 반도체 기판(1) 상에 CVD(Chemical Vapor deposition)법으로 막 두께 450∼500㎚ 정도의 산화 실리콘막(5)을 피착하고, 화학적 기계 연마(CMP: Chemical Mechanical Polishing)법으로 홈 상부의 산화 실리콘막(5)을 연마하여 그 표면을 평탄화한다.
다음으로, 반도체 기판(1)에 p형 불순물[붕소(B)] 및 n형 불순물[예를 들면 인(P)]을 이온 주입한 후, 약 1000℃의 열 처리로 상기 불순물을 확산시킴으로써, 메모리 셀 형성 영역 및 주변 회로 형성 영역의 반도체 기판(1)에 p형 웰(3) 및 n형 웰(4)을 형성한다.
다음으로, 도 9, 도 10에 도시한 바와 같이 불산계 세정액을 이용하여 반도체 기판[1: p형 웰(3) 및 n형 웰(4)]의 표면을 습식 세정한 후, 약 800℃의 열 산화로 p형 웰(3) 및 n형 웰(4)의 각각의 표면에 막 두께 6㎚ 정도의 청정한 게이트 산화막(8)을 형성한다. 또, 도 9는 메모리 셀 형성 영역을 나타내고, 도 10은 주 변 회로 형성 영역을 나타낸다.
다음으로, 게이트 산화막(8)의 상부에 막 두께 100㎚ 정도의 저저항 다결정 실리콘막(9a)을 CVD법으로 피착한다. 계속해서, 그 상부에 스퍼터링법으로 막 두께 10㎚ 정도의 WN막(도시하지 않음)과 막 두께 50㎚ 정도의 텅스텐 등의 고융점 금속으로 이루어지는 W막(9b)을 피착하고, 또한 그 상부에 CVD법으로 막 두께 200㎚ 정도의 질화 실리콘막(10)을 피착한다. 다음으로, 상기 W막(9b)의 응력 완화와 WN막의 치밀화를 목적으로 하여, 질소 등의 불활성 가스 분위기 속에서 약 800℃의 열 처리를 행한다.
다음으로, 포토레지스트막(도시하지 않음)을 마스크로 하여 질화 실리콘막 (10)을 드라이 에칭함으로써, 게이트 전극을 형성하는 영역에 질화 실리콘막(10)을 남긴다.
다음으로, 질화 실리콘막(10)을 마스크로 하여 W막(9b), WN막(도시하지 않음) 및 다결정 실리콘막(9a)을 드라이 에칭함으로써, 메모리 셀 형성 영역 및 주변 회로 형성 영역에 다결정 실리콘막(9a), WN막 및 W막(9b)으로 이루어진 게이트 전극 G를 형성한다.
다음으로, 메모리 셀 형성 영역 및 주변 회로 형성 영역의 p형 웰(3) 상의 게이트 전극 G의 양측에 n형 불순물(인)을 주입함으로써 n-형 반도체 영역(13)을 형성하고, 또한 메모리 셀 형성 영역 및 주변 회로 형성 영역의 n형 웰(4) 상에 p형 불순물(비소)을 주입함으로써 p-형 반도체 영역(14)을 형성한다.
계속해서, 단채널 효과를 억제하기 위해서, 메모리 셀 형성 영역 및 주변 회로 형성 영역의 n-형 반도체 영역(13)의 하부에 p형 불순물을 주입함으로써 p형 포켓 이온 영역 PKp1, PKp2를 형성하고, 또한 p-형 반도체 영역(14)의 하부에 n형 불순물을 주입함으로써 n형 포켓 이온 영역 PKn1, PKn2를 형성한다.
이 p형 및 n형 포켓 이온 영역 PKp1, PKp2, PKn1, PKn2의 형성 공정을 도 11∼도 21을 참조하여 상세히 설명한다.
우선, n 채널형 MISFET 상부를 레지스트막으로 덮고, p 채널형 MISFET 형성 영역에 n형 포켓 이온 PKn1, PKn2 영역을 형성한다.
도 11은 메모리 셀 형성 영역의 p 채널형 MISFET, 예를 들면 Qd1의 게이트 전극 G 및 소스, 드레인 영역의 확대도이다. 도 12는 주변 회로 형성 영역의 p 채널형 MISFET의 게이트 전극 G 및 소스, 드레인 영역의 확대도이다.
도 11 및 도 12에 도시한 바와 같이 메모리 셀 형성 영역 및 주변 회로 형성 영역의 n형 웰(4) 상의 게이트 전극 G의 양측에 n형 불순물(인)을 주입한다. 이 불순물의 주입에 있어서는 p-형 반도체 영역(14)의 하부 뿐만 아니라, p-형 반도체 영역(14)의 하부로부터 게이트 전극 G의 하부(채널 영역)까지 불순물을 주입하기 위해서, 소위 경사 이온 주입법을 이용하여 불순물 주입을 행한다. 이 때, 주변 회로 영역에서는 게이트 전극이 지면 세로 방향(도 5 참조)뿐만 아니라 가로 방향으로도 연장할 수 있기 때문에, 게이트 전극에 대하여 4 방향으로부터 불순물 주입을 행한다.
여기서, 4 방향은 도 13의 (a) 및 (b)에 도시한 바와 같이 게이트 전극의 길이 방향의 측면 L1에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제1 방향(1); 게이트 전극의 길이 방향의 측면 L2에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대해서 θ의 각도인 제2 방향(2); 게이트 전극의 폭 방향의 측면 H1에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대해서 θ의 각도인 제3 방향(3); 및 게이트 전극의 폭 방향의 측면 H2에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제4 방향(4)을 말한다. 도 13의 (a)는 게이트 전극에 대한 불순물 주입 방향을 상면에서 본 도면이고, 도 13의 (b)는 게이트 전극의 단면도에 대한 불순물 주입 방향을 나타낸 도면이다.
또한, 도 13의 (b)에 도시한 바와 같이 제1 방향(1) 및 제2 방향(2)으로부터의 불순물의 주입에 의해 얕게, 또한 게이트 전극 G의 하부(채널 영역)까지 연장하는 제1 포켓 이온 영역 PKn1이 형성되고, 제3 방향(3) 및 제4 방향(4)으로부터의 불순물 주입에 의해 제1 포켓 이온 영역보다 깊은 제2 포켓 이온 영역 PKn2가 형성된다.
그러나, 도 14에 도시한 바와 같이 메모리 셀 형성 영역에서는 p 채널형 MISFET Qp1, Qp2의 포켓 이온 주입 시에는 n 채널형 MISFET Qt1, Qt2, Qd1, Qd2 형성 영역 상부가 레지스트막 Rn1, Rn2로 덮여 있으며, 메모리 셀 MC1, MC2의 p 채널형 MISFET Qp1, Qp2 형성 영역은 레지스트막 Rn1에 의한 차폐 영역 S1 내에 존재하기 때문에, 상기 제3 방향(3)으로부터 주입되는 불순물은 주입되지 않는다[도 15의 (a) 참조]. 한편, 메모리 셀 MC3, MC4의 p 채널형 MISFET Qp1, Qp2 형성 영역은 레지스트막 Rn2에 의한 차폐 영역 S2 내에 존재하기 때문에, 상기 제4 방향(4)으로부터 주입되는 불순물은 주입되지 않는다[도 15의 (b) 참조]. 또, 도 15의 (a)는 도 14의 D-D 단면도, 도 15의 (b)는 도 14의 E-E 단면도이다.
따라서, 도 11 및 도 15에 도시한 제1 포켓 이온 영역 PKn1은 제1 방향(1) 및 제2 방향(2)의 2 방향으로부터 불순물이 주입되는 데 반해, 제2 포켓 이온 영역 PKn2는 제3 방향(3) 또는 제4 방향(4)중 한 방향으로만 불순물이 주입되므로, 제2 포켓 이온 영역 PKn2는 제1 포켓 이온 영역 PKn1보다 불순물 농도가 낮게 된다.
또한, 상기 차폐 영역 S1, S2는 레지스트막 Rn1 및 Rn2의 p 채널형 MISFET의 측의 단부 PRn1, PRn2로부터 레지스트막의 막 두께 H와 불순물 주입 각도 θ의 tan 곱으로부터 얻어지는 거리 S(S=Htanθ)만큼 떨어진 영역을 말한다. 또, 레지스트막 Rn1, Rn2는 적어도 본래 레지스트로 덮어야 할 영역(이 경우, 활성 영역 Ap) 및 그 단부로부터 마스크 정합 시의 편차량을 고려한 정합 여유분만큼 떨어진 영역을 덮을 필요가 있다. 또, 본 실시예의 경우, 레지스트막의 막 두께 H는 1.0㎛, 불순물 주입 각도 θ는 20°이고, 거리 S는 0.36㎛가 된다.
이와 같이 p 채널형 MISFET Qp1, Qp2를 차폐 영역 S1, S2 내에 형성하였기 때문에 p 채널형 MISFET Qp1, Qp2의 포켓 이온 주입 시에는 제3 방향(3) 또는 제4 방향(4)중 한 방향으로만 불순물이 주입되므로, 레지스트막의 마스크 편차에 의해 제2 포켓 이온 영역 PKn2의 불순물 농도의 변동에 의한 임계치 전압 Vth의 변동을 방지할 수 있다.
또한, p 채널형 MISFET Qp1, Qp2를 차폐 영역 S1, S2 내에 형성하였기 때문에 셀 면적의 축소화를 도모할 수 있다.
즉, 도 16의 (a)에 도시한 바와 같이 상기 제1∼제4 방향 전부로부터 불순물을 주입할 경우, 상기 차폐 영역 S1, S2를 피하여 p 채널형 MISFET Qp1, Qp2를 형성할 필요가 있으며, 즉 p 채널형 MISFET Qp1, Qp2 형성 영역을 적어도 레지스트막의 단부 PRn1, PRn2로부터 레지스트막의 막 두께 H와 불순물 주입 각도 θ의 tan 곱으로 얻어지는 거리 S1, S2가 떨어져 있어야 하고, 셀 면적의 축소화가 곤란하였다.
또한, p 채널형 MISFET Qp1, Qp2 형성 영역을 적어도 레지스트막의 단부 PRn1, PRn2로부터 레지스트막의 막 두께 H와 불순물 주입 각도 θ의 tan 곱으로 얻어지는 거리 S1, S2만큼 분리한 레이아웃으로 하여도, 레지스트막 형성 시에 마스크 편차가 생긴 경우[도 16의 (b)]에는 p 채널형 MISFET Qp1, Qp2 형성 영역 중에 상기 제1∼제4 방향 전부로부터 불순물을 주입하는 영역 α와 레지스트막에 의해 차폐되어 불순물을 주입할 수 없는 영역 β가 생기고, 제2 포켓 이온 영역 PKn2의 불순물 농도에 변동이 생긴다. 이 불순물 농도의 변동에 의해 MISFET의 임계치 전압 Vth가 변동된다.
그러나, 상술한 바와 같이 본 실시예에 있어서는 임계치 전압 Vth의 변동을 방지할 수 있고, 또한 셀 면적의 축소화를 도모할 수 있다.
한편, 도 17에 도시한 바와 같이 주변 회로 형성 영역에서는 n 채널형 MISFET 형성 영역 상부가 레지스트막 Rn3으로 덮여 있지만, p 채널형 MISFET 형성 영역은 레지스트막 Rn3에 의한 차폐 영역 S3을 피하여 설치되어 있다. 즉, 본 실시예의 경우, 레지스트막의 막 두께 H는 1.0㎛, 불순물 주입 각도 θ는 20°이기 때문에, S3은 0.36㎛가 되지만, 본 실시예의 경우, 주변 회로 형성 영역에서는 p 채널형 MISFET 형성 영역 An과 n 채널형 MISFET 형성 영역 Ap와의 거리는 0.8㎛이기 때문에, 상기 제1∼제4 방향 전부로부터 불순물이 주입된다.
따라서, 도 12에 도시한 주변 회로 형성 영역의 제2 포켓 이온 영역 PKn2는 제3 방향(3) 또는 제4 방향(4)중 한 방향으로부터만 불순물이 주입되는 메모리 셀 형성 영역의 제2 포켓 이온 영역 PKn2(도 11)보다 불순물 농도가 높게 된다.
계속해서, 레지스트막 Rn1, Rn2 및 Rn3을 제거하고, p 채널형 MISFET 형성 영역 상부를 레지스트막 Rp1, Rp2 등으로 덮고, n 채널형 MISFET 형성 영역에 p형 포켓 이온 영역 PKp1, PKp2를 형성한다. 또, p형 포켓 이온 영역 PKp1, PKp2를 형성한 후, n형 포켓 이온 영역 PKn1, PKn2를 형성해도 좋다.
도 18은 메모리 셀 형성 영역의 n 채널형 MISFET, 예를 들면 Qd1의 게이트 전극 G 및 소스, 드레인 영역의 확대도이다. 도 19는 주변 회로 형성 영역의 n 채널형 MISFET의 게이트 전극 G 및 소스, 드레인 영역의 확대도이다.
도 18 및 도 19에 도시한 바와 같이 메모리 셀 형성 영역 및 주변 회로 형성 영역 p형 웰(3) 상의 게이트 전극 G의 양측에 p형 불순물[비소(As)]을 주입한다. 이 불순물의 주입 시에도, n형 포켓 이온 영역 PKn1, PKn2 형성 시간과 마찬가지로, 경사 이온 주입법을 이용하여 게이트 전극 G에 대하여 4 방향으로부터 불순물 주입을 행한다.
또한, 도 20에 도시한 바와 같이 메모리 셀 형성 영역에서는 n 채널형 MISFET Qt1, Qt2, Qd1, Qd2의 포켓 이온 주입 시에는 p 채널형 MISFET2 Qp1, Qp2 형성 영역 상부가 레지스트막 Rp1, Rp2로 덮여 있으며, 메모리 셀 MC3, MC4의 n 채널형 MISFET Qt1, Qt2, Qd1, Qd2 형성 영역은 레지스트막 Rp1에 의한 차폐 영역 S4 내에 존재하기 때문에, 상기 제3 방향으로부터 주입되는 불순물은 주입되지 않는다. 한편, 메모리 셀 MC5, MC6의 n 채널형 MISFET Qt1, Qt2, Qd1, Qd2 형성 영역은 레지스트막 Rp2에 의한 차폐 영역 S5 내에 존재하기 때문에, 상기 제4 방향으로부터 주입되는 불순물은 주입되지 않는다.
따라서, 도 18에 도시한 제1 포켓 이온 영역 PKp1은 제1 방향(1) 및 제2 방향(2)의 2 방향으로부터 불순물이 주입되는 데 반해, 제2 포켓 이온 영역 PKp2는 제3 방향(3) 또는 제4 방향(4)중 한 방향으로부터만 불순물이 주입되기 때문에, 제2 포켓 이온 영역 PKp2는 제1 포켓 이온 영역 PKp1보다 불순물 농도가 낮게 된다.
한편, 도 21에 도시한 바와 같이 주변 회로 영역에서는 p 채널형 MISFET 형성 영역 상부가 레지스트막 Rp3으로 덮여 있지만, n 채널형 MISFET 형성 영역은 레지스트막 Rp3에 의한 차폐 영역 S6을 피하여 설치되어 있기 때문에, p 채널형 MISFET의 게이트 전극 G에서는 상기 제1∼제4 방향 전부로부터 불순물이 주입된다.
따라서, 도 19에 도시한 주변 회로 형성 영역의 제2 포켓 이온 영역 PKp2는 제3 방향(3) 또는 제4 방향(4)중 1 방향으로부터만 불순물이 주입되는 메모리 셀 형성 영역의 제2 포켓 이온 영역 PKp2(도 18)보다 불순물 농도가 높게 된다.
이와 같이 n 채널형 MISFET Qt1, Qt2, Qd1, Qd2 형성 영역을 차폐 영역 S4, S5 내에 형성하였기 때문에 n 채널형 MISFET Qt1, Qt2, Qd1, Qd2의 포켓 이온 주입 시에는 제3 방향(3) 또는 제4 방향(4)중 한 방향으로부터만 불순물이 주입되기 때문에, p형 포켓 이온 영역 형성 시간과 마찬가지로, 레지스트막 Rp1, Rp2의 마스크 편차에 의해 제2 포켓 이온 영역 PKp2의 불순물 농도의 변동에 의한 임계치 전압 Vth의 변동을 방지할 수 있다.
또한, n 채널형 MISFET Qt1, Qt2, Qd1, Qd2 형성 영역을 차폐 영역 S4, S5 내에 형성하였기 때문에 셀 면적의 축소화를 도모할 수 있다.
계속해서, 도 22 및 도 23에 도시한 바와 같이 반도체 기판(1) 상에 CVD법으로 막 두께 40㎚ 정도의 질화 실리콘막을 피착한 후, 이방적으로 에칭함으로써, 게이트 전극 G의 측벽에 측벽 스페이서(16)를 형성한다. 또, 도 22는 메모리 셀 형성 영역을 나타내고, 도 23은 주변 회로 형성 영역을 나타낸다.
다음으로, p형 웰(3)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(17: 소스, 드레인)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온 주입함으로써 p+형 반도체 영역(18: 소스, 드레인)을 형성한다.
여기까지의 공정에서, 메모리 셀 MC를 구성하는 6개의 MISFET(구동용 MISFET Qd1, Qd2, 전송용 MISFET Qt1, Qt2 및 부하용 MISFET Qp1, Qp2) 및 주변 회로를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET가 완성한다.
계속해서, 도 24, 25에 도시한 바와 같이 반도체 기판(1)의 표면을 세정한 후, 반도체 기판(1)의 노출부[n+형 반도체 영역(17), p+형 반도체 영역(18)] 상에 실리콘막을 선택 성장시킨다. 계속해서, 스퍼터법에 의해 Co막 및 Ti막을 순차 피착한다. 계속해서, 600℃에서 1분간의 열 처리를 실시하여, 상기 실리콘막과 Co막과의 접촉부에 CoSi2층(19)을 형성한다. 또, 도 24는 메모리 셀 형성 영역을 나타내고, 도 25는 주변 회로 형성 영역을 나타낸다.
계속해서, 미반응의 Co막 및 Ti막을 에칭에 의해 제거한 후, 700 내지 800℃에서, 1분간 정도의 열 처리를 실시하여, CoSi2층(19)을 저저항화한다.
계속해서, 반도체 기판(1) 상에 CVD법으로 막 두께 50㎚ 정도의 질화 실리콘막(20)을 피착하고, 계속해서 질화 실리콘막(17)의 상부에 CVD법으로 막 두께 700㎚∼800㎚ 정도의 산화 실리콘막(21)을 피착한 후, 산화 실리콘막(21)을 CMP법으로 연마하여 그 표면을 평탄화한다. 또, 질화 실리콘막(17)은 후술하는 컨택트홀 C1 등의 형성 시의 에칭 스토퍼로서의 역할을 한다.
다음으로, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 산화 실리콘막(21)을 드라이 에칭하고, 계속해서 질화 실리콘막(20)을 드라이 에칭함으로써, n+형 반도체 영역(17: 소스, 드레인) 및 p+형 반도체 영역(18: 소스, 드레인) 상에 컨택트홀 C1 및 배선홈 HMD를 형성한다. 또, 이 배선홈 HMD는 MISFET Qd1, Qd2의 게이트 전극 G 상까지 연장하고 있다(도 2).
계속해서, 컨택트홀 C1 및 배선홈 HMD 내에 도전성막을 매립함으로써 플러그 P1 및 배선 MD1, MD2를 형성한다. 우선, 컨택트홀 C1 및 배선홈 HMD의 내부를 포함하는 산화 실리콘막(21)의 상부에 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시하지 않음) 및 막 두께 50㎚ 정도의 TiN막을 순차 피착하고, 500∼700℃에서 1분간 열 처리를 실시한다. 계속해서 CVD법에 의해 W막을 피착하고, 에치백 또는 CMP를 실시하여 컨택트홀 외부의 Ti막, TiN막 및 W막을 제거함으로써 플러그 P1 및 배선 MD1, MD2를 형성한다.
이상의 공정에 의해, 도 2 및 도 3을 이용하여 설명한 SRAM 메모리 셀 및 그 주변 회로가 형성된다.
이 후, 플러그 P1 및 배선 MD 상에 제1층 배선 M1 및 제2층 배선 M2가 형성된다. 계속해서, 이들 배선의 형성 공정에 대하여 설명한다.
계속해서, 도 24, 25에 도시한 바와 같이 산화 실리콘막(21), 플러그 P1 및 배선 MD 상에 산화 실리콘막(22, 23)을 순차 CVD법에 의해 피착한다. 다음으로, 플러그 P1 및 배선 MD1, MD2와 제1층 배선과의 컨택트 영역 상의 산화 실리콘막 (23, 22)을 에칭에 의해 제거함으로써 컨택트홀 C2를 형성한다.
계속해서, 컨택트홀 C2내를 포함하는 산화 실리콘막(23) 상에 반사 방지막(도시하지 않음)을 형성하고, 컨택트홀 C2내를 반사 방지막으로 매립한다. 또한, 제1층 배선 형성 예정 영역 상의 반사 방지막 및 산화 실리콘막(23)을 에칭함으로써 배선홈 HM1을 형성한다. 다음으로, 컨택트홀 C2내에 잔존하는 반사 방지막을 제거한다. 이상의 공정에 의해 제1층 배선용 배선홈 HM1과, 제2층 배선과 플러그 P1 및 배선 MD를 접속하기 위한 컨택트홀 C2가 형성된다.
또, 제1층 배선 형성 예정 영역 상의 산화 실리콘막(23)을 에칭함으로써, 배선홈 HM1을 형성한 후, 배선홈 HM1내를 반사 방지막 등으로 매립한 후, 컨택트홀 C2를 형성해도 좋다. 또한, 산화 실리콘막(22, 23)의 막 종류를 변경하면, 에칭 레이트가 다르고, 컨택트홀 C2 및 배선홈 HM1을 용이하게 형성할 수 있다. 또한, 산화 실리콘막(22)과 산화 실리콘막(23) 사이에 에칭 스토퍼로서 질화 실리콘막을 형성해도 좋다.
다음으로, 배선홈 HM1 및 컨택트홀 C2내를 포함하는 산화 실리콘막(23) 상에 질화 티탄으로 이루어진 배리어층을 CVD법에 의해 피착하고, 계속해서 전해 도금법에 의해 배리어층 상에 구리막을 형성한다. 다음으로, 배선홈 HM1 및 컨택트홀 C2 외부의 구리막 및 배리어층을 CMP에 의해 제거하여 제1층 배선 M1 및 제1층 배선 M1과 배선 MD1, MD2 및 플러그 P1과의 접속부를 형성한다.
도 26에 제1층 배선 M1 형성 후의 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도를 나타낸다.
다음으로, 도 27 및 도 28에 도시한 바와 같이 산화 실리콘막(23) 및 제1층 배선 M1에 제1층 배선 M1을 구성하는 구리막의 확산을 방지하기 위해서, 질화 실리콘막(24)을 CVD법에 의해 피착한 후, 제1층 배선과 마찬가지로 제2층 배선을 형성한다. 우선, 산화 실리콘막(25, 26)을 순차 피착하고, 제1층 배선 M1과 제2층 배선과의 컨택트 영역 상의 산화 실리콘막(25, 26) 및 질화 실리콘막(24)을 에칭에 의해 제거함으로써 컨택트홀 C3을 형성한다. 또, 도 27은 메모리 셀 형성 영역을 나타내고, 도 28은 주변 회로 형성 영역을 나타낸다.
계속해서, 컨택트홀 C3내를 포함하는 산화 실리콘막(26) 상에 반사 방지막(도시하지 않음)을 형성하고, 컨택트홀 C3내를 반사 방지막으로 매립한다. 또한, 제2층 배선 형성 예정 영역 상의 반사 방지막 및 산화 실리콘막(26)을 에칭함으로써 배선홈 HM2를 형성한다. 다음으로, 컨택트홀 C3내에 잔존하는 반사 방지막을 제거한다.
다음으로, 배선홈 HM2 및 컨택트홀 C3내를 포함하는 산화 실리콘막(26) 상에 질화 티탄으로 이루어진 배리어층을 CVD법에 의해 피착하고, 계속해서 배리어층 상에 구리막을 전해 도금법에 의해 형성한다. 다음으로, 배선홈 HM2 및 컨택트홀 C3 외부의 구리막 및 배리어층을 CMP에 의해 제거하여 제2층 배선 M2 및 제1층 배선 M1과 제2층 배선 M2와의 접속부를 형성한다.
도 29에 제2층 배선 M2 형성 후의 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도를 나타낸다.
또, 본 실시예에 있어서는 제1층 배선 M1 및 제2층 배선 M2의 형성 시, 이들 배선과 하층 배선과의 접속부를 동시에 형성하는, 소위 이중 상감법을 이용하였지만, 접속부를 형성한 후, 배선을 형성하는 단일 상감법을 이용할 수도 있다.
〈제2 실시예〉
도 30은 제2 실시예인 SRAM의 메모리 셀을 나타내는 등가 회로도이다. 도 30에 도시한 바와 같이, 구동용 MISFET Qd1 및 부하용 MISFET Qp1의 게이트 전극부와, 구동용 MISFET Qd2 및 부하용 MISFET Qp2의 게이트 전극부에 용량 소자 C가 접속되어 있다. 그 밖의 구성은 제1 실시예의 경우와 동일하므로 그 설명을 생략한 다.
다음으로, 제2 실시예인 SRAM의 제조 방법을 도 31∼도 35를 이용하여 설명한다. 또, 주변 회로 형성 영역에 대해서는 제1 실시예의 경우와 동일하므로, 메모리 셀 형성 영역에 대해서만 설명한다. 또한, 메모리 셀 형성 영역에 있어서, 도 22를 이용하여 설명한 측벽(16) 형성 공정까지는 제1 실시예의 경우와 동일하므로 그 설명을 생략한다.
우선, 제1 실시예에서 설명한 도 22에 도시한 반도체 기판(1)을 준비하여, 도 31에 도시한 바와 같이 반도체 기판(1) 상에 CVD법으로 막 두께 50㎚ 정도의 질화 실리콘막(20)을 피착하고, 계속해서 질화 실리콘막(20)의 상부에 CVD법으로 막 두께 700㎚∼800㎚ 정도의 산화 실리콘막(21)을 피착한 후, 산화 실리콘막(21)을 CMP법으로 연마하여 그 표면을 평탄화한다. 또, 질화 실리콘막(20)은 후술하는 컨택트홀 C1 등의 형성 시의 에칭 스토퍼로서의 역할을 한다.
다음으로, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 산화 실리콘막(21)을 드라이 에칭하고, 계속해서 질화 실리콘막(20)을 드라이 에칭함으로써, n+형 반도체 영역(17: 소스, 드레인) 및 p+형 반도체 영역(18: 소스, 드레인) 상에 컨택트홀 C1 및 배선홈 HMD1, HMD22를 형성한다. 여기서, 도 32에 도시한 바와 같이 배선홈 HMD1은 MISFET Qd2의 게이트 전극 상까지 연장하고, 배선홈 HMD22는 MISFET Qd1의 게이트 전극 상 및 MISFET Qp2의 드레인 영역까지 연장하고 있다.
계속해서, 컨택트홀 C1 및 배선홈 HMD1, HMD22내에 도전성막을 매립함으로써 플러그 P1 및 배선 MD1, MD22를 형성한다. 우선, 컨택트홀 C1 및 배선홈 HMD1, HMD22의 내부를 포함하는 산화 실리콘막(21)의 상부에 스퍼터법에 의해 막 두께 10㎚ 정도의 Ti막(도시하지 않음) 및 막 두께 50㎚ 정도의 TiN막을 순차로, 500∼ 700℃에서 1분간 열 처리를 실시한다. 계속해서 CVD법에 의해 W막을 피착하고, 에치백 또는 CMP을 실시하여 컨택트홀 외부의 Ti막, TiN막 및 W막을 제거함으로써 플러그 P1 및 배선 MD1, MD22를 형성한다. 이 배선 MD22는 상술한 바와 같이 MISFET Qd1의 게이트 전극 상 및 MISFET Qp2의 드레인 영역까지 연장하고 있다(도 32).
계속해서, 산화 실리콘막(21) 상에 질화 실리콘막(201)을 형성한다. 이 질화 실리콘막(201)은 하부 전극이 되는 배선 MD22와 후술하는 상부 전극 UL 사이에 형성되어 용량 절연막이 된다.
다음으로, 질화 실리콘막(201) 상에 스퍼터법에 의해 TiN막을 피착하고, 패터닝함으로써, 배선 MD22 상 및 MISFET Qd1의 소스와 MISFET Qp1의 드레인 사이 상에 연장하는 상부 전극 UL을 형성한다(도 33).
이와 같이 본 실시예에 있어서는 제1 실시예와 마찬가지로 MISFET Qt1, Qt2, Qd1, Qd2, Qp1, Qp2를 차폐 영역 S1, S2 내에 형성하였기 때문에, 포켓 이온 주입 시에는 제3 방향(3) 또는 제4 방향(4)중 한 방향으로만 불순물이 주입되므로, 제2 포켓 이온 영역 PKn2, PKp2의 불순물 농도의 변동에 의한 임계치 전압 Vth의 변동을 방지할 수 있다. 또한, 셀 면적의 축소화를 도모할 수 있다.
또한, 크로스 커플 사이(도 31의 노드 AB 사이)에 배선 MD22, 질화 실리콘막 (201) 및 하부 전극 UL로 이루어진 용량 소자 C를 형성하였기 때문에, 정보를 보다 안정적으로 유지할 수 있다. 즉, 제2 포켓 이온 영역 PKn2, PKp2에 한 방향으로부터만 불순물이 주입되므로, 임계치 전위 Vt가 저하하여 서지 전압 등에 의해 MISFET Qp1 등이 동작할 우려가 있다. 그러나, 크로스 커플 사이(노드 AB 사이)에 용량 소자 C를 형성해 두면, 이 용량 소자 C에 서지 전압 등에 의한 전하가 축적된다. 따라서, MISFET의 정보를 보다 안정적으로 유지할 수 있다.
다음으로, 상부 전극 UL 상에 제1 실시예의 경우와 마찬가지로 제1층 배선 M1 및 제2층 배선 M2를 형성한다.
우선, 플러그 P1, 배선 MD1 및 상부 전극 UL 상에 산화 실리콘막(22, 23)을 순차 CVD법에 의해 피착한다. 계속해서, 플러그 P1 및 배선 MD1과 제1층 배선과의 컨택트 영역 상의 산화 실리콘막(23, 22)을 에칭에 의해 제거함으로써 컨택트홀 C2를 형성한다. 계속해서, 컨택트홀 C3내를 반사 방지막(도시하지 않음)으로 매립한다. 또한, 제1층 배선 형성 예정 영역 상의 반사 방지막 및 산화 실리콘막(26)을 에칭함으로써 배선홈 HM2를 형성한다. 또, 배선홈 HM1을 형성한 후, 컨택트홀 C2를 형성해도 좋다. 또한, 산화 실리콘막(22, 23)의 막 종류를 변경함으로써, 컨택트홀 C2 및 배선홈 HM1을 용이하게 형성할 수 있다. 또한, 산화 실리콘막(22)과 산화 실리콘막(23) 사이에 에칭 스토퍼로서 질화 실리콘막을 형성해도 좋다.
다음으로, 배선홈 HM1 및 컨택트홀 C2내를 포함하는 산화 실리콘막(23) 상에 질화 티탄으로 이루어진 배리어층을 CVD법에 의해 피착하고, 계속해서 배리어층 상에 구리막을 전해 도금법에 의해 형성한다. 다음으로, 배선홈 HM1 및 컨택트홀 C2 외부의 구리막 및 배리어층을 CMP에 의해 제거하여, 제1층 배선 M1 및 제1층 배선 M1과 배선 MD1, MD22 및 플러그 P1과의 접속부를 형성한다.
도 34에 제1층 배선 형성 후의 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도를 나타낸다.
다음으로, 산화 실리콘막(23) 및 제1 층 배선 M1에 제1층 배선을 구성하는 구리막의 확산을 방지하기 위해서, 질화 실리콘막(24)을 CVD법에 의해 피착한 후, 산화 실리콘막(25, 26)을 순차 피착한다. 다음으로, 제1층 배선 M1과 제2층 배선과의 컨택트 영역 상의 산화 실리콘막(25, 26) 및 질화 실리콘막(24)을 에칭에 의해 제거함으로써 컨택트홀 C3을 형성한다.
계속해서, 컨택트홀 C3내를 반사 방지막(도시하지 않음)으로 매립하고, 또한 제2층 배선 형성 예정 영역 상의 반사 방지막 및 산화 실리콘막(26)을 에칭함으로써 배선홈 HM2를 형성한다.
다음으로, 배선홈 HM2 및 컨택트홀 C3내를 포함하는 산화 실리콘막(26) 상에 질화 티탄으로 이루어진 배리어층을 CVD법에 의해 피착하고, 계속해서 배리어층 상에 구리막을 전해 도금법에 의해 형성한다. 다음으로, 배선홈 HM2 및 컨택트홀 C3 외부의 구리막 및 배리어층을 CMP에 의해 제거하여 제2층 배선 M2 및 제1층 배선 M1과 제2층 배선 M2와의 접속부를 형성한다.
도 35에 제2층 배선 M2 형성 후의 메모리 셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도를 나타낸다.
또, 본 실시예에 있어서는 제1층 배선 및 제2층 배선의 형성 시에, 이들 배 선과 하층 배선과의 접속부를 동시에 형성하는, 소위 이중 상감법을 이용하였지만, 접속부를 형성한 후, 배선을 형성하는 단일 상감법을 이용할 수도 있다.
〈제3 실시예〉
제1 실시예 및 제2 실시예에 있어서는 메모리 셀 형성 영역 및 주변 회로 형성 영역의 n 채널형 MISFET의 포켓 이온 영역 PKp1, PKp2를 동일 공정으로 형성하였지만, 다른 공정으로 형성할 수도 있다. 즉, 메모리 셀 형성 영역의 포켓 이온 주입 시에는 주변 회로 형성 영역을 레지스트막으로 덮고, 메모리 셀 형성 영역의 n 채널형 MISFET의 포켓 이온 영역 PKp1, PKp2를 형성한 후, 주변 회로 형성 영역의 포켓 이온 영역 PKp1, PKp2를 형성한다. p 채널형 MISFET의 포켓 이온 영역 PKn1, PKn2에 대해서도 동일하다.
또한, 이 때, 메모리 셀 형성 영역의 포켓 이온 주입 시에는 제1 실시예에서 설명한 제1 및 제2 방향으로부터만 불순물 주입을 행할 수도 있다. 이 경우, 메모리 셀 형성 영역의 제2 포켓 이온 영역 PKn2, PKp2는 형성되지 않는다. 따라서, 제2 포켓 이온 영역 PKn2, PKp2의 불순물 농도의 변동에 의한 임계치 전압 Vth의 변동을 방지할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
특히, 본 발명에 있어서는 미세화가 요구되는 SRAM의 메모리 셀 형성 영역에 본 발명을 적용하였지만, 도 36에 도시한 바와 같은 DRAM(Dynamic Random Access Memory) 내부에 형성되는 감지 증폭기부 SA 등, 미세한 영역에 n 채널형 MISFET 및 p 채널형 MISFET가 형성되는 반도체 집적 회로 장치에 넓게 적용할 수 있다. 또, 도 36 중, DMC는 DRAM 메모리 셀을 나타내고, 전송용 MISFET QS와 캐패시터 C로 이루어지고, 워드선 WL과 비트선 BL에 접속되어 있다. 또한, 감지 증폭기부 SA는 교차 결합된 한 쌍의 CMOS 인버터 INV1, INV2로 이루어지고, 비트선 BL 사이에 접속되어 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
본 발명에 따르면, 제1 영역(예를 들면, p 채널형 MISFET 형성 영역)을 포켓 이온 영역을 형성할 때에 제2 영역(예를 들면, n 채널형 MISFET 형성 영역) 상에 형성되는 레지스트막의 단부로부터, 상기 레지스트막의 막 두께 H 및 이온 주입 각도 θ와의 tan 곱인 거리 S1 이내에 배치하고, 경사 이온 주입을 행했기 때문에, 4 방향으로부터 주입되는 불순물 중 한 방향으로부터의 불순물이 주입되지 않기 때문에, 제1 영역 내의 MISFET의 포켓 이온 영역의 불순물 농도의 변동을 억제하여, 임계치 전압 Vth의 변동을 방지할 수 있다. 또한 면적의 축소화를 도모할 수 있다.

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  18. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) n 채널형 MISFET가 형성되는 제1 및 제3 영역과 p 채널형 MISFET가 형성되는 제2 및 제4 영역을 포함하고, 경사 이온 주입법에 의해 상기 n 채널형 MISFET의 포켓 이온 영역을 형성할 때에 상기 제2 영역 상에 형성되는 레지스트막의 단부로부터 상기 레지스트막의 막 두께 H 및 이온 주입 각도 θ와의 tan 곱인 거리 S1 이내에 형성된 제1 영역과, 상기 제4 영역 상에 형성되는 레지스트막의 단부로부터 상기 레지스트막의 막 두께 H 및 상기 각도 θ와의 tan 곱인 거리 S1에서 벗어난 위치에 형성된 제3 영역을 구비한 반도체 기판을 준비하는 공정과,
    (b) 상기 제1 내지 제4 영역 상에 게이트 절연막을 형성하는 공정과,
    (c) 상기 게이트 절연막 상에 고융점 금속막을 형성하고, 패터닝함으로써 게이트 전극을 형성하는 공정과,
    (d) 상기 제2 및 제4 영역 상에 막 두께 H의 레지스트막을 형성하는 공정과,
    (e) 상기 게이트 전극 길이 방향의 일 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제1 방향; 및 상기 게이트 전극의 길이 방향의 다른 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제2 방향으로부터 p형 불순물을 주입함으로써 제1 포켓 이온 영역을 형성하는 공정과,
    (f) 상기 게이트 전극의 폭 방향의 일 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제3 방향; 및 상기 게이트 전극의 폭 방향의 다른 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제4 방향으로부터 p형 불순물을 주입함으로써 제2 포켓 이온 영역을 형성하는 공정과,
    (g) 상기 게이트 전극의 양측에 n형 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제18항에 있어서,
    제1 영역에 형성된 n 채널형 MISFET 및 제2 영역에 형성된 p 채널형 MISFET는, 상기 두 개의 구동용 n 채널형 MISFET 및 두 개의 부하용 p 채널형 MISFET를 구비하고, 각각의 입출력부가 교차 접속된 상기 두 개의 구동용 n 채널형 MISFET 및 두 개의 부하용 p 채널형 MISFET를 포함한 두 개의 CMIS 인버터를 구비하는 메모리 셀을 구성하고 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 영역의 n 채널형 MISFET의 제2 포켓 이온 영역은 상기 제3 영역의 n 채널형 MISFET의 제2 포켓 이온 영역보다 불순물 농도가 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) n 채널형 MISFET가 형성되는 제1 및 제3 영역과 p 채널형 MISFET가 형성되는 제2 및 제4 영역을 포함하고, 경사 이온 주입법에 의해 상기 p 채널형 MISFET의 포켓 이온 영역을 형성할 때에 상기 제1 영역 상에 형성되는 레지스트막의 단부로부터 상기 레지스트막의 막 두께 H 및 이온 주입 각도 θ와의 tan 곱인 거리 S 이내에 형성된 제2 영역과, 상기 제3 영역 상에 형성되는 레지스트막의 단부로부터 상기 레지스트막의 막 두께 H 및 상기 각도 θ와의 tan 곱인 거리 S에서 벗어난 위치에 형성된 제4 영역을 구비한 반도체 기판을 준비하는 공정과,
    (b) 상기 제1 내지 제4 영역 상에 게이트 절연막을 형성하는 공정과,
    (c) 상기 게이트 절연막 상에 고융점 금속막을 형성하고, 패터닝함으로써 게이트 전극을 형성하는 공정과,
    (d) 상기 제1 및 제3 영역 상에 막 두께 H의 레지스트막을 형성하는 공정과,
    (e) 상기 게이트 전극 길이 방향의 일 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제1 방향; 및 상기 게이트 전극의 길이 방향의 다른 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제2 방향으로부터 n형 불순물을 주입함으로써 제1 포켓 이온 영역을 형성하는 공정과,
    (f) 상기 게이트 전극의 폭 방향의 일 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제3 방향; 및 상기 게이트 전극의 폭 방향의 다른 측면에 대하여 (90°-θ)의 각도이고, 반도체 기판 표면에 대하여 θ의 각도인 제4 방향으로부터 n형 불순물을 주입함으로써 제2 포켓 이온 영역을 형성하는 공정과,
    (g) 상기 게이트 전극의 양측에 p형 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제21항에 있어서,
    제1 영역에 형성된 n 채널형 MISFET 및 제2 영역에 형성된 p 채널형 MISFET는, 상기 두 개의 구동용 n 채널형 MISFET 및 두 개의 부하용 p 채널형 MISFET를 구비하고, 각각의 입출력부가 교차 접속된 상기 두 개의 구동용 n 채널형 MISFET 및 두 개의 부하용 p 채널형 MISFET를 포함한 두 개의 CMIS 인버터를 구비하는 메모리 셀을 구성하고 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 제2 영역의 p 채널형 MISFET의 제2 포켓 이온 영역은 상기 제4 영역의 p 채널형 MISFET의 제2 포켓 이온 영역보다 불순물 농도가 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제19항에 있어서,
    상기 교차 접속부 사이에 외부 용량을 형성하는 공정을 더 포함하며,
    상기 외부 용량을 형성하는 공정은
    상기 구동용 n 채널형 MISFET의 드레인 및 부하용 p 채널형 MISFET의 드레인 상에 배선을 형성하는 공정과,
    상기 배선 상에 용량 절연막을 형성하는 공정과,
    상기 용량 절연막 상에 상부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제22항에 있어서,
    상기 교차 접속부 사이에 외부 용량을 형성하는 공정을 더 포함하며,
    상기 외부 용량을 형성하는 공정은
    상기 구동용 n 채널형 MISFET의 소스 및 부하용 p 채널형 MISFET의 드레인 상에 배선을 형성하는 공정과,
    상기 배선 상에 용량 절연막을 형성하는 공정과,
    상기 용량 절연막 상에 상부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제18항에 있어서,
    상기 제2 포켓 이온 영역을 형성하는 공정은 상기 제1 영역을 레지스트막으로 덮고, 제1 영역에 형성되는 n 채널형 MISFET의 제2 포켓 이온 영역을 형성하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제2 포켓 이온 영역을 형성하는 공정은 상기 제2 영역을 레지스트막으로 덮고, 제2 영역에 형성되는 p 채널형 MISFET의 제2 포켓 이온 영역을 형성하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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