TWI433275B - 一種反向器結構及其製作方法 - Google Patents

Description

一種反向器結構及其製作方法

本發明是關於一種反向器，尤指一種設置於靜態隨機存取記憶體中的反向器結構。

在一嵌入式靜態隨機存取記憶體(embedded static random access memory;embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身係屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory;DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。

請參考第1圖，第1圖為一典型六電晶體靜態隨機存取記憶體(six-transistor SRAM;6T-SRAM)記憶單元之電路圖。此6T-SRAM記憶單元10係由上拉電晶體(Pull-Up transistor)12和14、下拉電晶體(Pull-Down transistor)16和18以及存取電晶體(Access transistor)20和22構成正反器(flip-flop)，其中上拉電晶體12和14及下拉電晶體16和18構成栓鎖電路(latch)，使資料可以栓鎖在儲存結點(Storage Node)24或26。另外，上拉電晶體12和14是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-transistor SRAM;4T-SRAM)。

一般而言，6T-SRAM記憶單元10的上拉電晶體12、14是由P型金氧半導體(P-type metal oxide semiconductor;PMOS)電晶體所組成，而下拉電晶體16、18和存取電晶體20、22則是由N型金氧半導體(N-type metal oxide semiconductor;NMOS)電晶體所組成。其中，上拉電晶體12和下拉電晶體16一同構成一反向器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源32與一接地線34；同樣地，上拉電晶體14與下拉電晶體18構成另一反向器，而這兩者所構成的串接電路30其兩端點亦分別耦接於電壓源32與接地線34。

此外，在儲存結點24處，係分別電連接有下拉電晶體18和上拉電晶體14之閘極(gate)、及下拉電晶體16、上拉電晶體12和存取電晶體20的汲極(Drain)；同樣地，在儲存結點26上，亦分別電連接有下拉電晶體16和上拉電晶體12之閘極、及下拉電晶體18、上拉電晶體14和存取電晶體22的汲極。至於存取電晶體20和22的閘極則耦接至字元線(Word Line)36，而存取電晶體20和22的源極(Source)則分別耦接至相對應之位元線(Data Line)38。

隨著製程線寬的縮減，如何增加電晶體的有效電容值一直是電晶體製程中極欲改善的問題。因為電晶體中的閘極在閘極介電層(gate dielectric layer)介面處於反轉態(inversion)的條件下，具有比金屬還少的電流載子密度。這將會造成較低的有效電容值，通常將此有效電容值轉換並以介電層反轉厚度(dielectric inversion thickness,Tox_INV)來表示。目前增加電體有效電容值的方法大致有兩種，其一是對電晶體中閘極介電層材質的改善，例如，高介電常數(high-K)材料的使用或是降低閘極介電層的厚度；另一為降低閘極的空乏區。其中，降低閘極空乏區普遍使用的方式是在複晶矽閘極摻雜原子(dopant atoms)或離子植入(implant)，以提高閘極在閘極介電層介面中的載子密度。

目前業界最常使用的離子植入方式為在閘極之閘極導電層(gate conductive layer)沉積之後，隨即對形成N型與P型金氧半導體電晶體的閘極導電層進行一N型及P型複晶矽佈植製程(polysilicon implant)，藉以有效達到降低介電層反轉厚度(Tox_INV)的功效。以上述的6T-SRAM為例，由於上拉電晶體和下拉電晶體一同構成的反向器各包含一組共用多晶矽閘極的PMOS電晶體與NMOS電晶體，在共用同一條多晶矽閘極的情況下常會因電晶體之間離子擴散(diffusion)而增加記憶體記憶陣列(memory array)中隨機單一位元(Random Single Bit,RSB)故障的機率，造成元件毀損。

因此，如何提供一種可降低嵌入式靜態隨機存取記憶體隨機單一位元故障機率的製程方法，仍為業界目前亟待研究的方向。

本發明之主要目的是揭露一種反向器結構，以改善習知製作6T-SRAM時容易因N型摻質與P型摻質相互擴散而導致元件失效的問題。

依據本發明之較佳實施例，本發明所揭露的反向器結構主要包含有一N型金氧半導體電晶體以及一P型金氧半導體電晶體。其中N型金氧半導體(NMOS)電晶體具有一N型閘極電極以及一N型源極/汲極區域，而P型金氧半導體(PMOS)電晶體則具有一P型閘極電極以及一P型源極/汲極區域，且N型閘極電極與該P型閘極電極是實體分離(physically separated)且藉由一導電插塞相互電性連結。

本發明主要先藉由兩次的微影暨蝕刻製程將半導體基底上的多晶矽層圖案化並在每個用來製作反向器的圖案化多晶矽層中形成一凹槽，使反向器中的NMOS電晶體與PMOS電晶體達到實體分離的狀態。接著覆蓋一介電層在NMOS電晶體與PMOS電晶體上並進行接觸洞與金屬導線製程，然後將導電材料填入隔離NMOS電晶體與PMOS電晶體的接觸洞中以形成金屬插塞並藉由此金屬插塞電性連結兩端的NMOS電晶體與PMOS電晶體。由於PMOS電晶體與NMOS電晶體所共用的多晶矽閘極在形成電晶體之前已藉由凹槽實體分離，本發明可在記憶體單元運作時預防N型與P型摻質相互混合而造成元件失效的問題。

請參照第2圖至第7圖，第2、4、6圖為本發明較佳實施例製作一6T-SRAM之佈局圖而第3、5、7圖則分別為第2、4、6圖中沿著切線AA’、BB’、CC’之剖面示意圖。首先如第2、3圖所示，先提供一半導體基底62，半導體基底62上定義有至少一記憶單元區(memory cell area)64與一邏輯區(圖未示)，然後再依電路設計與功能屬性之不同於半導體基底62之記憶單元區64和邏輯區中形成複數淺溝隔離(STI)以定義複數個主動區域(圖未示)及所需的N型井66和P型井68。舉例來說，可先進行淺溝隔離(STI)製程及複數個離子佈植製程，以於半導體基底62中形成複數個N型井66、P型井68及隔離不同元件的淺溝隔離70。

接著形成一由氧化物或氮化物所構成的介電層(圖未示)與一多晶矽層(圖未示)並全面覆蓋半導體基底62，然後對此介電層及多晶矽層進行一微影暨蝕刻製程。例如先形成一圖案化光阻層(圖未示)於多晶矽層表面，然後進行單次或逐次蝕刻製程，利用圖案化光阻層當作遮罩去除部分的介電層及多晶矽層，以於半導體基底62上形成複數個圖案化之閘極介電層112及多晶矽層72、74、76，最後去除圖案化光阻層。其中，圖案化之多晶矽層72、74即分別被用於後續6T-SRAM記憶單元中所需的反向器的閘極結構。

隨後如第4、5圖所示，對圖案化之多晶矽層72、74進行另一微影暨蝕刻製程，以於多晶矽層72、74中各形成一凹槽(slot)78。舉例來說，可形成另一圖案化光阻層(圖未示)在圖案化之多晶矽層72、74上，然後利用此圖案化光阻層當作遮罩進行一蝕刻製程，以於多晶矽層72、74中各形成一凹槽78，並同時藉由凹槽78將多晶矽層72及多晶矽層74各分割為兩部分。最後去除圖案化光阻層。需注意的是，本實施例雖以兩次微影暨蝕刻製程來完成反向器的閘極結構圖案與凹槽78，但不侷限於此製作方式，本發明又可採用一次微影暨蝕刻製程來定義出反向器的閘極結構圖案並同時形成凹槽78，此作法也屬本發明所涵蓋的範圍。

隨後進行一N型離子佈植與P型離子佈植，以形成複數個N型閘極電極與P型閘極電極。舉例來說，可先形成一圖案化光阻層(圖未示)並覆蓋在N型井66上，然後利用此圖案化光阻層當作遮罩來進行一N型離子佈植，將磷或砷等N型摻質植入P型井68上的多晶矽層72、74、76中，以形成複數個N型閘極電極80。接著去除上述的圖案化光阻層，形成另一圖案化光阻層覆蓋在P型井68上，並將硼等P型摻質植入N型井66上的圖案化之多晶矽層72、74中，以形成複數個P型閘極電極82。

然後如第6、7圖所示，於N型閘極電極80與P型閘極電極82完成後進行一偏位側壁子製程，例如可先沈積一氧化矽層或氮化矽層並以蝕刻方式於N型閘極電極80與P型閘極電極82側壁分別形成一偏位側壁子84。接著利用閘極電極80、82與偏位側壁子84當作遮罩進行所需之離子佈植，以於偏位側壁子84兩側的半導體基底62中分別形成一N型輕摻雜源極/汲極86與P型輕摻雜源極/汲極88，例如第6圖中緊鄰閘極電極80、82且由倒三角形圖案所顯示之摻雜區。隨後進行一主側壁子製程，例如先沈積一氮化矽層或氧化矽層並搭配回蝕刻製程，以於偏位側壁子84周圍形成一主側壁子90。然後利用閘極電極80、82與主側壁子90當作遮罩進行所需之離子佈植製程，以於主側壁子90兩側的半導體基底62中分別形成一N型源極/汲極區域92與P型源極/汲極區域94，例如第6圖中延伸自輕摻雜源極/汲極86、88且由倒三角形圖案所顯示的摻雜區。至此即於半導體基底62上完成複數個PMOS電晶體96與NMOS電晶體98的製作，且PMOS電晶體96與NMOS電晶體98兩者的閘極之間是藉由凹槽78實體分離。

值得注意的是，本發明主要在上述第一次微影暨蝕刻製程時先定義出6T-SRAM反向器結構的多晶矽圖案，然後在第二次微影暨蝕刻製程時將反向器中PMOS電晶體96與NMOS電晶體98的交界處蝕刻出一凹槽78，使PMOS電晶體96與NMOS電晶體98實體分離(physically separated)。換句話說，由於PMOS電晶體96與NMOS電晶體98所共用的多晶矽閘極已藉由凹槽78而相互隔離，因此本發明的記憶體單元在運作時就不會如先前技術所述因共用多晶矽閘極中的N型與P型摻質相互混合而造成元件失效的問題。

另外也需注意的是，本實施例雖依序形成偏位側壁子84、輕摻雜源極/汲極86、88、主側壁子90以及源極/汲極區域92、94，但不侷限於這個順序，本發明又可依製程需求隨時改變或調整上述側壁子與摻雜區的形成順序及側壁子的數量，此皆屬本發明所涵蓋的範圍。

接著於源極/汲極區域92、94形成後進行一自行對準矽化金屬(self-aligned silicide,silicide)製程。例如先形成一由鈷、鈦、鎳、鉑、鈀或鉬等所構成的金屬層(圖未式)於半導體基底62表面，並進行一快速升溫退火製程，利用高溫使金屬層與閘極電極80、82頂部及側壁子90兩側的半導體基底62表面反應以形成一矽化金屬層100。最後再去除未反應的金屬層。

隨後形成一由氮化矽或氧化矽或複合介電材料所構成的介電層102並全面覆蓋N型閘極電極80、P型閘極電極82、主側壁子90與源極/汲極區域92、94。然後進行一接觸洞製程，例如先形成一圖案化光阻層(圖未示)於介電層102上，並進行一蝕刻製程，利用圖案化光阻層當作遮罩去除部分的介電層102及部分設於N型閘極電極80與P型閘極電極82之間的主側壁子90與偏位側壁子84，以於介電層102中形成複數個接觸洞104、110。需注意的是，本發明較佳於形成上述圖案化光阻層時將圖案化光阻層的開口控制在約略大於凹槽78的大小，因此在蝕刻介電層102及側壁子84、90時可完全去除設於N型閘極電極80與P型閘極電極82之間的主側壁子90與偏位側壁子84。其中接觸洞110會連接先前形成於多晶矽層72、74中的凹槽78，而接觸洞104則暴露出源極/汲極區域94表面。接著填入一由氮化鈦、鈦、氮化鉭、鉭、鎢、銅或上述者之組合所構成的導電材料106於接觸洞104、110中，例如第6圖中由複數個點所構成的方塊區域，並使接觸洞110內之導電材料106同時電性連接兩旁的N型閘極電極80與P型閘極電極82。最後再進行一金屬內連線製程，以於介電層102上形成複數個介電層(圖未示)及鑲嵌於介電層中的金屬導線108，至此即完成本發明較佳實施例之一6T-SRAM的製作。

綜上所述，本發明主要先藉由兩次的微影暨蝕刻製程將半導體基底上的多晶矽層圖案化並同時在每個用來製作反向器的圖案化多晶矽層中形成一凹槽，使反向器中的NMOS電晶體與PMOS電晶體達到實體分離的狀態。接著覆蓋一介電層在NMOS電晶體與PMOS電晶體上並進行接觸洞與金屬導線製程，將導電材料填入隔離NMOS電晶體與PMOS電晶體的接觸洞中以形成導電插塞並藉由此導電插塞電性連結兩端的NMOS電晶體與PMOS電晶體，其中該導電插塞具有一軸向高度係高於該N型閘極電極以及該P型閘極電極之高度。由於PMOS電晶體與NMOS電晶體所共用的多晶矽閘極已經由凹槽的阻隔而實體分離，本發明可在記憶體單元運作時預防N型與P型摻質相互混合而造成元件失效的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧6T-SRAM記憶單元

12‧‧‧上拉電晶體

14‧‧‧上拉電晶體

16‧‧‧下拉電晶體

18‧‧‧下拉電晶體

20‧‧‧存取電晶體

22‧‧‧存取電晶體

24‧‧‧儲存結點

26‧‧‧儲存結點

28‧‧‧串接電路

30‧‧‧串接電路

32‧‧‧電壓源

34‧‧‧接地線

36‧‧‧字元線

38‧‧‧位元線

62‧‧‧半導體基底

64‧‧‧記憶單元區

66‧‧‧N型井

68‧‧‧P型井

70‧‧‧淺溝隔離

72‧‧‧多晶矽層

74‧‧‧多晶矽層

76‧‧‧多晶矽層

78‧‧‧凹槽

80‧‧‧閘極電極

82‧‧‧閘極電極

84‧‧‧偏位側壁子

86‧‧‧輕摻雜源極/汲極

88‧‧‧輕摻雜源極/汲極

90‧‧‧主側壁子

92‧‧‧源極/汲極區域

94‧‧‧源極/汲極區域

96‧‧‧PMOS電晶體

98‧‧‧NMOS電晶體

100‧‧‧矽化金屬層

102‧‧‧介電層

104‧‧‧接觸洞

106‧‧‧導電材料

108‧‧‧金屬導線

110‧‧‧接觸洞

112‧‧‧閘極介電層

第1圖為一典型6T-SRAM記憶單元之電路圖。

第2圖為本發明較佳實施例製作一6T-SRAM之佈局圖。

第3圖為第2圖中沿著切線AA’之剖面示意圖。

第4圖為本發明較佳實施例製作一6T-SRAM之佈局圖。

第5圖為第4圖中沿著切線BB’之剖面示意圖。

第6圖為本發明較佳實施例製作一6T-SRAM之佈局圖。

第7圖為第6圖中沿著切線CC’之剖面示意圖。

62．．．半導體基底

66．．．N型井

68．．．P型井

70．．．淺溝隔離

80．．．閘極電極

82．．．閘極電極

84．．．偏位側壁子

90．．．主側壁子

100．．．矽化金屬層

102．．．介電層

104．．．接觸洞

106．．．導電材料

Claims (12)

1. 一種反向器(inverter)結構，包含有：一N型金氧半導體(NMOS)電晶體，其具有一N型閘極電極以及一N型源極/汲極區域；一P型金氧半導體(PMOS)電晶體，其具有一P型閘極電極以及一P型源極/汲極區域；以及一導電插塞，係夾設於該N型金氧半導體電晶體與該P型金氧半導體電晶體之間，該導電插塞具有一軸向高度係自該N型閘極電極及P型閘極電極的底端延伸且超出該N型閘極電極及P型閘極電極的頂端；其中該N型閘極電極與該P型閘極電極是實體分離(physically separated)且藉由該導電插塞相互電性連結。
2. 如申請專利範圍第1項所述之反向器結構，其中該反向器結構係為一靜態隨機存取記憶體(SRAM)元件之一部分。
3. 如申請專利範圍第1項所述之反向器結構，其中該導電插塞包含鎢、氮化鈦、鈦、氮化鉭、鉭、銅或上述者之組合。
4. 如申請專利範圍第1項所述之反向器結構，另包含一側壁子分別設於該N型閘極電極以及該P型閘極電極周圍。
5. 一種製作反向器的方法，包含： 提供一半導體基底；形成一圖案化之閘極電極層於該半導體基底上；形成一凹槽於該圖案化之閘極電極層中並藉由該凹槽將該閘極電極層分割為兩部分；將N型摻質植入該閘極電極層之其中一部分以形成一N型閘極電極；將P型摻質植入該閘極電極層之另一部份以形成一P型閘極電極；形成一介電層覆蓋該N型閘極電極及該P型閘極電極；在該介電層中形成一接觸洞，此接觸洞連通至該凹槽；以及將一導電材料填入該接觸洞與該凹槽中形成一導電插塞，並使該導電插塞電性連結該N型閘極電極以及該P型閘極電極，其中該導電插塞具有一軸向高度係自該N型閘極電極及P型閘極電極的底端延伸且超出該N型閘極電極及P型閘極電極的頂端。
6. 如申請專利範圍第5項所述之方法，其中該反向器係一SRAM元件之一部分。
7. 如申請專利範圍第5項所述之方法，其中該導電材料包含鎢、氮化鈦、鈦、氮化鉭、鉭、銅或上述者之組合。
8. 如申請專利範圍第5項所述之方法，另包含形成一N型源 極/汲極區域於鄰近該N型閘極電極之半導體基底中，以及形成一P型源極/汲極區域於鄰近該P型閘極電極之半導體基底中。
9. 如申請專利範圍第8項所述之方法，其中於形成該N型源極/汲極區域以及該P型源極/汲極區域前另包含形成一側壁子於各該N型閘極電極及P型閘極電極側壁。
10. 如申請專利範圍第9項所述之方法，其中於形成該側壁子後另包含形成一矽化金屬層。
11. 如申請專利範圍第5項所述之方法，其中於形成該N型閘極電極與該P型閘極電極前另包含形成一N型井以及一P型井於該半導體基底中。
12. 如申請專利範圍第5項所述之方法，其中於形成該閘極電極層之前另包含形成一閘極介電層於該半導體基底表面。