JP2007234793A

JP2007234793A - 半導体装置及びその製造方法

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Publication number: JP2007234793A
Application number: JP2006053387A
Authority: JP
Inventors: Tatsu Kato; 達加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-09-13

Abstract

【課題】ボディコンタクト構造を採らなくても、パスゲートリークの発生を防止できるようにした半導体装置及びその製造方法を提供する。
【解決手段】複数のメモリセル５０からなるＳＲＡＭを有する半導体装置であって、メモリセル５０を構成するパスゲートトランジスタＱ５，Ｑ６は（シリコン基板に直接形成された）バルクトランジスタであり、それ以外のトランジスタＱ１〜Ｑ４は（シリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成された）ＳＯＩトランジスタである。このような構成であれば、パスゲートトランジスタＱ５，Ｑ６の基板電位を例えばＧＮＤに固定することができ、パスゲートトランジスタＱ５，Ｑ６のチャネル領域下部における電荷の蓄積を防止することができる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、ボディコンタクト構造を採らなくても、パスゲートリークの発生を防止できるようにした技術に関する。

近年半導体分野において、シリコン・オン・インシュレータなど、絶縁膜基板上の半導体膜にデバイスを形成する技術の開発が盛んとなってきている。特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板に形成されるデバイス（即ち、ＳＯＩデバイス）は、低消費電力・高速で、尚且つ低電圧駆動を実現できる可能性を備えている。

ＳＯＩ基板の製造方法としては、例えば、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法や、２枚のシリコン基板をその間に酸化膜を介在させて貼り合わせる貼り合せ法等が知られているが、いずれもその方法は特殊なプロセスや特殊な装置を用いたものであり、通常のＣＭＯＳプロセスでは作ることができない。このため、最近では、ＳＯＩ基板の製造方法として、通常のＣＭＯＳプロセスのみでＳＯＩ構造を形成可能なＳＢＳＩ（ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉｌｉｃｏｎＩｓｌａｎｄ）法が注目されてきている（例えば、非特許文献１参照。）。
特開平８−７０１０３号公報Ｔ．Ｓａｋａｉｅｔａｌ．，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

ところで、このようなＳＯＩ基板にＳＲＡＭ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）を形成した場合、パスゲートトランジスタにおけるリーク電流（即ち、パスゲートリーク）の問題がある。これはＳＯＩ基板に形成されたパスゲートトランジスタのボディが浮遊であることに起因している。
即ち、ｎ型のパスゲートトランジスタのゲートが閉じており、そのソースとドレインとに高電界がかかっている状態を考える。この状態では、ゲートからボディ方向への電界がほぼゼロ（Ｖｓｓ）であるため、ゲート電極直下のボディには深いポテンシャル井戸が形成され、そこにホールが蓄積されている。このようにホールが蓄積されている状態でゲート電位をＬｏｗに維持したまま、そのソースが接続しているビット線の電位をＨｉｇｈからＬｏｗに切り替えると、ボディに蓄積されていたホールがパスゲートトランジスタのソースに流出すると共に電子がドレインに流れ込み、メモリセルの記憶保持状態が書き換えられてしまうおそれがある。

このような問題を回避する技術として、例えば特許文献１がある。即ち、この特許文献１には、ＳＯＩ基板に形成されたトランジスタのボディを所定電極に接続してその電位を固定する技術（即ち、ボディコンタクト）が開示されている。しかし、ボディコンタクトでは、ボディに蓄積された電荷をコンタクト領域まで誘導するウェル層の抵抗が大きく、電荷を十分に逃がすことができない可能性がある。また、ボディコンタクトでは、素子面積が増加しやすいという問題もあった。

本発明は、このような解決すべき問題に着目してなされたものであって、ボディコンタクト構造を採らなくても、パスゲートリークの発生を防止できるようにした半導体装置及びその製造方法の提供を目的とする。

〔発明１〕上記目的を達成するために、発明１の半導体装置は、ソース又はドレインの一方が第１信号線に接続されると共にゲートが第２信号線に接続されたパスゲートトランジスタと、前記パスゲートトランジスタのソース又はドレインの他方に接続されたメモリセルトランジスタと、を１つのメモリセル内に有する半導体装置であって、前記パスゲートトランジスタはバルクトランジスタであり、前記メモリセルトランジスタはＳＯＩトランジスタであることを特徴とするものである。

ここで、「第１信号線」とは、複数個のメモリセルに接続されて信号送受をする共通配線のことであり、例えばビット線である。また、「第２信号線」とは、第１信号線と交差する方向に走る信号線のことであり、例えばワード線である。さらに、「バルクトランジスタ」とは、バルクの基板（例えば、単結晶シリコン基板）に直接形成されたトランジスタのことである。「ＳＯＩトランジスタ」とは、ＳＯＩ構造のＳｉ層に形成されたトランジスタのことである。

発明１の半導体装置によれば、パスゲートトランジスタの基板電位を所定電位（例えば、接地電位）に固定することができるので、パスゲートトランジスタのチャネル領域下部における電荷の蓄積を防止することができる。従って、パスゲートリークの発生を防止することができる。

〔発明２〕発明２の半導体装置は、パスゲートトランジスタと、メモリセルトランジスタとを１つのメモリセル内に有する半導体装置であって、前記パスゲートトランジスタは、第１トランジスタと第２トランジスタとを有し、前記第１トランジスタのソース又はドレインの一方は第１信号線に接続されると共にその他方は前記第２トランジスタのソース又はドレインの一方に接続され、前記第２トランジスタのソース又はドレインの他方は前記メモリセルトランジスタに接続され、前記第１トランジスタのゲート及び前記第２トランジスタのゲートは第２信号線に接続され、前記第１トランジスタ及び前記メモリセルトランジスタはＳＯＩトランジスタであり、前記第２トランジスタはバルクトランジスタである、ことを特徴とするものである。

このような構成であれば、第２トランジスタの基板電位を所定電位（例えば、接地電位）に固定することができるので、第２トランジスタのチャネル領域下部における電荷の蓄積を防止することができ、パスゲートリークの発生を防止することができる。
また、第１信号線にはＳＯＩトランジスタである第１トランジスタのソース又はドレインの一方が接続されているので、発明１と比べて、第１信号線の寄生容量を低減することができる。

〔発明３〕発明３の半導体装置は、発明１又は発明２の半導体装置において、前記メモリセルはＳＲＡＭのメモリセルであることを特徴とするものである。
このような構成であれば、パスゲートリークの発生を防止したＳＲＡＭを提供することができる。

〔発明４〕発明４の半導体装置の製造方法は、発明１の半導体装置の製造方法であって、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、ＳＯＩ形成領域に隣接する所定領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該所定領域に前記半導体基材を底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、前記絶縁膜を形成した後で前記第２半導体層上の前記支持体をエッチングして除去する工程と、前記支持体を除去した後で前記第２半導体層に前記メモリセルトランジスタを形成する工程と、を含むことを特徴とするものである。

ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「支持体膜」、「絶縁膜」は例えばシリコン酸化膜（ＳｉＯ_２）である。また、「ＳＯＩ形成領域」とは、上側から、第２半導体層／絶縁膜／半導体基材からなるＳＯＩ構造を形成する領域のことである。
発明４の半導体装置の製造方法によれば、パスゲートトランジスタとメモリセルトランジスタとを同一の半導体基材に混載した半導体装置を提供することが可能である。

以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置の構成例を示す回路図である。この半導体装置は例えばＳＲＡＭであり、図１に示すように、２つのＣＭＯＳインバータ１０，２０と、２つのパスゲートトランジスタＱ５，Ｑ６とで構成されるメモリセル５０を多数備えたものである。

図１に示すように、ＣＭＯＳインバータ１０は、ｎチャネルＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」という。）Ｑ１と、ｐチャネルＭＯＳトランジスタ（以下、「ｐＭＯＳトランジスタ」という。）Ｑ３とで構成されている。ｐＭＯＳトランジスタＱ３のソースはＶｄｄ端子に接続され、そのドレインはｎＭＯＳトランジスタＱ１のドレインに接続されている。また、ｎＭＯＳトランジスタＱ１のソースは例えばＧＮＤ端子に接続されている。ｎＭＯＳトランジスタＱ１とｐＭＯＳトランジスタＱ３の各々のゲートには、Ｖｄｄ端子から同じタイミングで入力電圧が印加されるようになっている。

図１に示すように、ＣＭＯＳインバータ２０は、ｎＭＯＳトランジスタＱ２と、ｐＭＯＳトランジスタＱ４とで構成されている。ｐＭＯＳランジスタＱ４はそのソースがＶｄｄ端子に接続され、そのドレインがｎＭＯＳトランジスタＱ２のドレインに接続されている。また、ｎＭＯＳトランジスタＱ２のソースは例えばＧＮＤ端子に接続されている。ｎＭＯＳトランジスタＱ２とｐＭＯＳトランジスタＱ４の各々のゲートには、Ｖｄｄ端子から同じタイミングで入力電圧が印加されるようになっている。

図１に示すように、これらのＣＭＯＳインバータ１０，２０は互いに「たすき掛け」されている。つまり、インバータ１０の入力側（即ち、ｎＭＯＳトランジスタＱ１とｐＭＯＳトランジスタＱ３の各ゲート）はインバータ２０の出力側（即ち、ｎＭＯＳトランジスタＱ２とｐＭＯＳトランジスタＱ４の各ドレイン）に接続されており、インバータ２０の入力側（即ち、ｎＭＯＳトランジスタＱ２とｐＭＯＳトランジスタＱ４の各ゲート）はインバータ１０の出力側（即ち、ｎＭＯＳトランジスタＱ１とｐＭＯＳトランジスタＱ３の各ドレイン）に接続されている。

また、パスゲートトランジスタＱ５，Ｑ６は、メモリセル５０に対するデータの「書き込み」と「読み出し」とを行うための選択トランジスタである。図１に示すように、パスゲートトランジスタＱ５はｎＭＯＳトランジスタであり、そのソースはビット線Ｂ１に接続され、そのドレインはインバータ１０の出力側に接続され、そのゲートはワード線Ｗに接続されている。また、パスゲートトランジスタＱ６もｎＭＯＳトランジスタであり、そのソースはビット線Ｂ２に接続され、そのドレインはインバータ２０の出力側に接続され、そのゲートはワード線Ｗに接続されている。

ところで、この半導体装置では、トランジスタＱ１〜Ｑ４は単結晶のシリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成されているのに対して、パスゲートトランジスタＱ５，Ｑ６はシリコン基板に直接形成されている。即ち、パスゲートトランジスタＱ５，Ｑ６はバルクトランジスタのみで構成されており、トランジスタＱ１〜Ｑ４はＳＯＩトランジスタのみで構成されている。

このような構成であれば、パスゲートトランジスタＱ５，Ｑ６のチャネル領域下の基板電位を所定電位（例えば、ＧＮＤ）に固定することができる。従って、パスゲートトランジスタＱ５，Ｑ６のゲートが閉じた状態で、そのソースとドレインとに高電界がかかっているときでも、チャネル領域下でのホールの蓄積を防止することができるので、メモリセル５０におけるデータの意図しない書き換え（即ち、パスゲートリーク）を防止することができる。

次に、上述の半導体装置の製造方法について説明する。
図２及び図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。また、図４は、トランジスタＱ１〜Ｑ４と、パスゲートトランジスタＱ５，Ｑ６の配置例を示す平面図である。ここでは、ＳＢＳＩ法を用いてバルクのシリコンウエーハに部分的にＳＯＩ構造を形成し、形成したＳＯＩ構造のＳｉ層にトランジスタＱ１〜Ｑ４を形成摺ると共に、ＳＯＩ構造が形成されていないシリコン基板にパスゲートトランジスタＱ５，Ｑ６を形成する。

即ち、図２（Ａ）に示すように、まず始めに、ＬＯＣＯＳ法によって、バルクのシリコンウエーハであるシリコン基板１の表面に素子分離層５を形成する。この素子分離層５は、ＳＢＳＩ法を施す領域（以下、「ＳＢＳＩ領域」という。）と、バルクトランジスタを形成する領域（以下、「バルク領域」という。）とを分離するものであり、例えばシリコン酸化膜（ＳｉＯ_２膜）からなる。

次に、図２（Ｂ）に示すように、シリコン基板１上にＳｉＧｅ層８を形成し、その上にＳｉ層９を形成する。ＳｉＧｅ層８及びＳｉ層９は、それぞれエピタキシャル成長によって形成する。ＳｉＧｅ層８の膜厚は例えば１０〜２００［ｎｍ］程度であり、Ｓｉ層９の膜厚は例えば１０〜２００［ｎｍ］程度である。

次に、フォトリソグラフィによって、例えば、ＳＢＳＩ領域内の所定領域を露出し、それ以外の領域を覆うレジストパターン２１をシリコン基板１上に形成する。そして、このレジストパターン２１をマスクに所定領域のＳｉ層９とＳｉＧｅ層８とを順次エッチングして、シリコン基板１表面を底面とする穴を形成する。穴を形成した後で、レジストパターン２１を除去する。

次に、図２（Ｃ）に示すように、シリコン基板１の上方全体に支持体膜２３を形成する。この支持体膜２３は例えばＳｉＯ_２膜であり、ＣＶＤなどの方法により形成する。支持体膜２３の膜厚は、例えば４０００［Å］程度である。支持体膜２３を形成した後、図２（Ｃ）に示すように、穴ｈの一部と、穴ｈに平面視で挟まれた領域（以下、「ＳＯＩ形成領域」という。）とを連続して覆い、それ以外の領域を露出するレジストパターン２５を支持体膜２３上に形成する。そして、このレジストパターン２５をマスクに支持体膜２３をエッチングして、図２（Ｄ）に示すように支持体３１を形成する。

次に、図３（Ａ）において、支持体３１下から露出しているＳｉ層９とＳｉＧｅ層８とを順次ドライエッチングして除去する。このドライエッチングではレジストパターン２５（図２（Ｄ）参照。）をマスクとして使用しても良いし、支持体膜２３を（ハード）マスクとして使用しても良い。支持体膜２３のエッチングには例えばＣＦ_４を含むガスをエッチングガスとして使用し、Ｓｉ層９／ＳｉＧｅ層８のエッチングには例えばＣｌ_２とＯ_２とを含むガスをエッチングガスとして使用する。これにより、支持体３１下にＳｉ層９の側面とＳｉＧｅ層８の側面とを露出した開口面を形成する。

次に、レジストパターン２５（図２（Ｄ）参照。）をシリコン基板１上から除去する。そして、支持体３１に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層８及びＳｉ層９に接触させることにより、ＳｉＧｅ層８だけをエッチングして除去する。これにより、図３（Ｂ）に示すように、シリコン基板１とＳｉ層９との間に空洞部３３を形成する。次に、シリコン基板１を熱酸化する。このとき、Ｏ_２等の酸化種は、支持体３１下から露出したシリコン基板１の表面だけでなく、開口面を通って空洞部３３内にも到達する。従って、図３（Ｃ）に示すように、空洞部３３内にＳｉＯ_２膜３５が形成される。この空洞部内に形成されたＳｉＯ_２膜３５がＳＯＩ構造のＢＯＸ層となる。

次に、ＣＶＤなどの方法によりシリコン基板１の上方全面にＳｉＯ_２膜を形成して、穴ｈ等を埋め込む。そして、図３（Ｄ）に示すように、例えばＣＭＰによってＳｉＯ_２膜３７を研削して、シリコン基板１の上方全面を平坦化する。さらに、シリコン基板１に希フッ酸を用いたウエットエッチングを施して、Ｓｉ層９の表面を露出させる。これにより、Ｓｉ層９の上面が露出し、且つＳｉ層９の下方及び側方がＳｉＯ_２膜３５や支持体３１で素子分離された構造（即ち、ＳＯＩ構造）が、ＳＯＩ形成領域のシリコン基板１上に完成する。

その後、図４に示すように、ＳＢＳＩ領域内に完成したＳＯＩ構造のＳｉ層９にトランジスタＱ１〜Ｑ４（図１参照。）を形成すると共に、バルク領域のシリコン基板１にパスゲートトランジスタＱ５，Ｑ６（図１参照。）を形成する。トランジスタＱ１〜Ｑ４（図１参照。）と、パスゲートトランジスタＱ５，Ｑ６（図１参照。）とを完成させた後は、シリコン基板１上に層間絶縁膜（図示せず）を形成し、層間絶縁膜にコンタクトホール（図示せず）を形成する。そして、コンタクトホールが形成された層間絶縁膜上に配線を形成して、図１に示したように、トランジスタＱ１〜Ｑ４（図１参照。）と、パスゲートトランジスタＱ５，Ｑ６との接続を行う。

このように、本発明の第１実施形態によれば、パスゲートトランジスタＱ５，Ｑ６はバルクトランジスタのみで構成されており、トランジスタＱ１〜Ｑ４はＳＯＩトランジスタのみで構成されている。このような構成であれば、パスゲートトランジスタＱ５，Ｑ６の基板電位を例えばＧＮＤに固定することができ、パスゲートトランジスタＱ５，Ｑ６のチャネル領域下部における電荷の蓄積を防止することができるので、パスゲートリークの発生を防止することができる。

この第１実施形態では、ビット線Ｂ１，Ｂ２が本発明の「第１信号線」に対応し、ワード線Ｗが本発明の「第２信号線」に対応している。また、トランジスタＱ１〜Ｑ４が本発明の「メモリセルトランジスタ」に対応し、パスゲートトランジスタＱ５，Ｑ６が本発明の「パスゲートトランジスタ」に対応している。さらに、ＳＲＡＭのメモリセル５０が本発明の「メモリセル」に対応している。

また、シリコン基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層８が本発明の「第１半導体層」に対応し、Ｓｉ層が本発明の「第２半導体層」に対応している。さらに、レジストパターン２５が本発明の「マスクパターン」に対応し、ＳｉＯ_２膜３５が本発明の「絶縁膜」に対応している。

（２）第２実施形態
図５は、本発明の第２実施形態に係る半導体装置の構成例を示す回路図である。図５において、図１と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第２実施形態では、ＳＲＡＭのメモリセル５０´のパスゲートトランジスタが、ＳＯＩトランジスタであるｎＭＯＳトランジスタと、バルクトランジスタであるｎＭＯＳトランジスタとで構成されている。

即ち、図５に示すように、パスゲートトランジスタ３０は、バルクトランジスタであるｎＭＯＳトランジスタＱ５と、ＳＯＩトランジスタであるｎＭＯＳトランジスタＱ７とで構成されている。ｎＭＯＳトランジスタＱ７のソースはビット線Ｂ１に接続され、そのドレインはｎＭＯＳトランジスタＱ５のソースに接続されている。また、ｎＭＯＳトランジスタＱ５のドレインはインバータ１０の出力側に接続されており、ｎＭＯＳトランジスタＱ５，Ｑ７の各ゲートはワード線Ｗに接続されている。

つまり、ｎＭＯＳトランジスタＱ５とｎＭＯＳトランジスタＱ７とが直列に接続されており、ビット線Ｂ１にはＳＯＩトランジスタであるｎＭＯＳトランジスタＱ７が接続され、インバータ１０にはバルクトランジスタであるｎＭＯＳトランジスタＱ５が接続されている。そして、ｎＭＯＳトランジスタＱ５とｎＭＯＳトランジスタＱ７の各々のゲートにはワード線Ｗから同じタイミングで信号が入力されるようになっている。

同様に、パスゲートトランジスタ４０は、バルクトランジスタであるｎＭＯＳトランジスタＱ６と、ＳＯＩトランジスタであるｎＭＯＳトランジスタＱ８とで構成されている。ｎＭＯＳトランジスタＱ８のソースはビット線Ｂ２に接続され、そのドレインはｎＭＯＳトランジスタＱ６のソースに接続されている。また、ｎＭＯＳトランジスタＱ６のドレインはインバータ２０の出力側に接続されており、ｎＭＯＳトランジスタＱ６，Ｑ８の各ゲートはワード線Ｗに接続されている。

このような構成であれば、ｎＭＯＳトランジスタＱ５、Ｑ６の基板電位を例えばＧＮＤに固定することができるので、ｎＭＯＳトランジスタＱ５、Ｑ６のチャネル領域下部における電荷の蓄積を防止することができ、パスゲートリークの発生を防止することができる。
また、ビット線Ｂ１にはＳＯＩトランジスタであるｎＭＯＳトランジスタＱ７のソースが接続されているので、第１実施形態と比べてビット線Ｂ１の寄生容量を低減することができる。同様に、ビット線Ｂ２にはＳＯＩトランジスタであるｎＭＯＳトランジスタＱ８のソースが接続されているので、第１実施形態と比べてビット線Ｂ２の寄生容量を低減することができる。

この第２実施形態では、パスゲートトランジスタ１０、２０が本発明の「パスゲートトランジスタ」に対応し、ｎＭＯＳトランジスタＱ７，Ｑ８が本発明の「第１トランジスタ」に対応している。また、ｎＭＯＳトランジスタＱ５，Ｑ６が本発明の「第２トランジスタ」に対応し、ＳＲＡＭのメモリセル５０´が本発明の「メモリセル」に対応している。それ以外の対応関係は、第１実施形態と同じである。

第１実施形態に係る半導体装置の構成例を示す回路図。第１実施形態に係る半導体装置の製造方法を示す工程図（その１）。第１実施形態に係る半導体装置の製造方法を示す工程図（その２）。メモリセル５０を構成するトランジスタの配置例を示す平面図。第２実施形態に係る半導体装置の構成例を示す回路図。

符号の説明

１シリコン基板、５素子分離層、８ＳｉＧｅ層、９Ｓｉ層、１０，２０インバータ、２１，２５レジストパターン、２３支持体膜、３０，４０パスゲートトランジスタ、３１支持体、３３空洞部、３５，３７ＳｉＯ_２膜、Ｑ１，Ｑ２，Ｑ７，Ｑ８ｎＭＯＳトランジスタ、Ｑ３，Ｑ４ｐＭＯＳトランジスタ、Ｑ５、Ｑ６パスゲートトランジスタ（ｎＭＯＳトランジスタ）、

Claims

ソース又はドレインの一方が第１信号線に接続されると共にゲートが第２信号線に接続されたパスゲートトランジスタと、前記パスゲートトランジスタのソース又はドレインの他方に接続されたメモリセルトランジスタと、を１つのメモリセル内に有する半導体装置であって、
前記パスゲートトランジスタはバルクトランジスタであり、前記メモリセルトランジスタはＳＯＩトランジスタであることを特徴とする半導体装置。
パスゲートトランジスタと、メモリセルトランジスタとを１つのメモリセル内に有する半導体装置であって、
前記パスゲートトランジスタは、第１トランジスタと第２トランジスタとを有し、
前記第１トランジスタのソース又はドレインの一方は第１信号線に接続されると共にその他方は前記第２トランジスタのソース又はドレインの一方に接続され、
前記第２トランジスタのソース又はドレインの他方は前記メモリセルトランジスタに接続され、
前記第１トランジスタのゲート及び前記第２トランジスタのゲートは第２信号線に接続され、
前記第１トランジスタ及び前記メモリセルトランジスタはＳＯＩトランジスタであり、前記第２トランジスタはバルクトランジスタである、ことを特徴とする半導体装置。
前記メモリセルはＳＲＡＭのメモリセルであることを特徴とする請求項１又は請求項２に記載の半導体装置。
請求項１に記載の半導体装置の製造方法であって、
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
ＳＯＩ形成領域に隣接する所定領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該所定領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、

前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、
前記絶縁膜を形成した後で前記第２半導体層上の前記支持体をエッチングして除去する工程と、
前記支持体を除去した後で前記第２半導体層に前記メモリセルトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。