JP2007227600A - 半導体装置の製造方法、フォトマスク及び半導体装置 - Google Patents
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Abstract
【課題】SBSI法によりSOI構造を形成する場合には、単結晶SiGe層501とSi層601とをエピタキシャル成長させた後、単結晶SiGe層501を選択的にエッチング除去することで単結晶Si層601のみを残し、単結晶Si層601とSi基板100との間を熱酸化層で埋めてSOI構造を形成する。単結晶Si層601周辺には多結晶Si層602が形成される。SiGe層501を形成すべき領域に不純物が添加されていると単結晶SiGe層501及び単結晶Si層601に欠陥が侵入し単結晶Si層601の品位を低下させる。
【解決手段】トランジスタのチャネルとなる部分を囲み単結晶Si層601が形成される領域よりも少し大きい領域が露出するようにレジストを残しイオン注入を行う。
【選択図】図6
【解決手段】トランジスタのチャネルとなる部分を囲み単結晶Si層601が形成される領域よりも少し大きい領域が露出するようにレジストを残しイオン注入を行う。
【選択図】図6
Description
本発明は、半導体装置の製造方法、フォトマスク及び半導体装置に関する。
SOI基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量(ソース・ドレイン領域と基板間の容量)が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。
一方、電流駆動力が大きく高い耐圧が必要な電界効果トランジスタは、シリコン層の厚さが制限されているSOI基板に形成することは困難であり、バルク基板上に形成することが望まれる。
また、例えば、特許文献1には、SOIトランジスタと高耐圧トランジスタとを同一基板上に混載できるようにするため、SOI基板における一部の領域のシリコン層とBOX層を選択的に除去し、この領域にエピタキシャルシリコン層を形成してSOI基板に非SOI領域を設ける方法が開示されている。
また、例えば、特許文献1には、SOIトランジスタと高耐圧トランジスタとを同一基板上に混載できるようにするため、SOI基板における一部の領域のシリコン層とBOX層を選択的に除去し、この領域にエピタキシャルシリコン層を形成してSOI基板に非SOI領域を設ける方法が開示されている。
また非特許文献1には、バルクシリコン基板上にSOI層を部分的に形成することで、SOIトランジスタとバルクトランジスタとの混載を低コストで実現できるSBSI(Separation by Bonding Si Islands)法が開示されている。
一般にSOI基板としては、例えば、SIMOX(Separation by Implanted Oxygen)基板や貼り合わせ基板などが用いられている。しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入を行うことが必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、特許文献1に開示された、SOI基板に非SOI領域を設ける方法では、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、特許文献1に開示された方法では、バルク領域が設けられたSOI基板の平坦性を確保するために、CMP(Chemical Mechanical Polishing)にてシリコン層が直接的に研磨されるため、シリコン層にダメージが残るという問題があった。
また、特許文献1に開示された方法では、バルク領域が設けられたSOI基板の平坦性を確保するために、CMP(Chemical Mechanical Polishing)にてシリコン層が直接的に研磨されるため、シリコン層にダメージが残るという問題があった。
一方、非特許文献1に開示されたSBSI法では、バルクシリコン基板上にSOI層を部分的に形成することが出来る。したがってこのSBSI法を用いれば比較的低コストでSOI構造とバルク構造とを同一基板上に形成することが出来る。しかしながら、非特許文献1には、SBSI法を用いてSOI構造とバルク構造とを同一基板上に形成する具体的な方法について何ら記載されていない。
本発明は上記課題を解決するためになされたものであり、その目的は半導体装置の製造方法及び半導体装置を提供することにある。
<構成1>上記課題を解決するために、本発明の半導体装置の製造方法では(1)半導体基材の能動面側に配置されるバルク半導体部に属する第1導電型ウェルの表層部に形成される第1素子領域部の内周部に第1導電型不純物の添加を阻止するための第1添加阻止層を形成し、且つ前記第1導電型ウェル表面に属し前記第1添加阻止層を囲む位置にある前記第1導電型ウェル表面を開口するよう第1のフォトリソグラフ法を用いて前記バルク半導体部に前記第1添加阻止層を形成する工程と、(2)前記第1導電型ウェル表面に属し前記第1添加阻止層を囲む位置にある前記第1導電型ウェル表層部に前記第1導電型不純物を添加する工程と、(3)前記第1添加阻止層を取り除いた後、素子分離層を形成する工程と、(4)第1単結晶半導体層を形成すべき領域に位置する前記バルク半導体部の単結晶領域を露出させる工程と、(5)前記半導体基材の能動面側で、前記単結晶領域が露出されている部分に、前記半導体基材よりもエッチング速度が大きい単結晶からなる前記第1単結晶半導体層を形成する工程と、(6)前記第1単結晶半導体層を覆う領域に、前記第1単結晶半導体層よりもエッチング速度が小さい単結晶からなる第2単結晶半導体層を形成する工程と、(7)前記第2単結晶半導体層の一部を用いて形成される、第2素子領域部を挟む位置にある前記第2単結晶半導体層及び前記第1単結晶半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、(8)前記半導体基材の能動面側に支持体形成層を形成する工程と、(9)前記第2素子領域部と、前記支持体穴に脚部を有し且つ前記第2素子領域部を覆う両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第2半導体層及び前記第1半導体層をパターニングし、前記第2半導体層の一部を用いてなる前記第2素子領域部と、前記支持体形成層の一部を用いてなる支持体と、前記支持体と前記半導体基材との間に位置し、前記両持ち梁と並ぶ向きに前記第1半導体層の端部及び前記第2素子領域部の端部の少なくとも一部を露出させる側面開口部を形成する工程と、(10)前記側面開口部を介して前記第1単結晶半導体層を選択エッチングすることにより、前記素子領域部の前記第2単結晶半導体層と前記半導体基材との間を空隙化する工程と、(11)空隙化された領域内に埋め込み絶縁層を形成する工程と、(12)前記第2素子領域部を囲うよう第2のフォトリソグラフ法を用いて開口した平面開口部を有する第2添加阻止層を設ける工程と、(13)前記平面開口部から前記第2素子領域部に前記第1導電型不純物を添加し、前記第1導電型不純物の添加後、前記第2添加阻止層を取り除く工程を当該順に行う手順を含み且つ、前記(3)の工程で形成される前記素子分離層は前記第1素子領域部及び前記第2単結晶半導体層を囲うよう形成されてなり、加えて前記(1)の工程で用いている前記第1のフォトリソグラフ法及び前記(12)の工程で用いている前記第2のフォトリソグラフ法に同一のフォトマスクを用い、且つ前記第2半導体層中での欠陥の発生を抑制するために、前記(1)の工程で開口する領域と、前記(12)の工程で開口する領域とを共に開口し、且つ前記(12)の工程で開口する領域を前記第2単結晶半導体層の内周部に収めるマスクパターンを有する前記フォトマスクを前記(1)の工程及び前記(12)の工程に用い、前記(1)の工程で前記第2単結晶半導体層の周縁及び外周部となるべき領域について第3添加阻止層を形成し、前記(2)の工程での前記第2単結晶半導体層の周縁及び外周部となるべき領域への前記第1導電型不純物の添加を阻止したことを特徴とする。
この製造方法によれば、素子分離領域周縁への第1導電型不純物の添加を抑えることで、第1導電型不純物の添加に起因する欠陥の発生が抑えられた第2単結晶半導体層を提供することができる。
また、(1)の工程と、(12)の工程とに同一種類のフォトマスクを用いてフォトリソグラフ工程を行うことができるため、フォトマスク製造にかかるコストを抑えた半導体装置の製造方法を提供することができる。
また、(2)の工程で行われる第2単結晶半導体層となるべき領域への寄生的な添加に対しては(4)の工程、(5)の工程、及び(6)の工程により第2半導体層中に残留する前記第1導電型不純物を削減することができる。
そして(13)の工程で行われる前記バルク半導体部への寄生的な添加に対しては前記(8)で形成される前記支持体形成層を添加阻止層とすることで前記バルク半導体部への寄生的な添加が抑制される。そのため(2)の工程及び(13)の工程で寄生的に添加される第1導電型不純物の影響を抑制することができる。
<構成2>また、上記した本発明の半導体装置の製造方法は、前記半導体基材は単結晶シリコン基板であり、第1単結晶半導体層は単結晶シリコンゲルマニウム層、第2単結晶半導体層は単結晶シリコン層であることを特徴とする。
この製造方法によれば、バルクシリコン基板やシリコン層はシリコンゲルマニウム層よりエッチング速度が小さく、バルクシリコンやシリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、バルクシリコンとシリコン層との間を容易に空隙化することができる。
<構成3>また、上記した本発明の半導体装置の製造方法は、前記第1素子領域部及び前記第2素子領域部への不純物添加手段はイオン注入法であり、前記第2素子領域部へのイオン注入は、前記第2素子領域部に重なるよう形成された前記支持体の前記側面開口部に斜め方向からイオンが注入されるよう前記半導体基材とイオン飛来方向との間に相対的に傾きが生じるよう配置して行われることを特徴とする。
この製造方法によれば、第2素子領域部に重なるよう形成された支持体の側面開口部から斜め方向にイオン注入を行うため、支持体を避けて第2素子領域部の縁部にのみ電気的なリークを抑えるための第1導電型不純物を添加することができる。
<構成4>また、上記した本発明のフォトマスクは、構成1に記載のフォトマスクであって、透光性を有する透光基材に遮光性を有する遮光材を用いて、前記半導体基材の能動面側を前記(1)の工程中の前記第1のフォトリソグラフ法により開口する領域と、前記(12)の工程中の前記第2のフォトリソグラフ法により開口する領域とを共に開口させ、且つ前記(12)の工程で開口する領域を前記第2単結晶半導体層の内周部に収めるマスクパターンを有することを特徴とする。
このフォトマスクを用いることで構成1に示したように(1)の工程と、(12)の工程とに同一種類のフォトマスクを用いてフォトリソグラフ工程を行うことができるため、マスク製造にかかるコストが抑えられたフォトマスクを提供することができる。
<構成5>また、上記した本発明の半導体装置は、構成1の工程を終えた後、第1トランジスタのチャネルとして前記第1素子領域部を用い、第2トランジスタのチャネルとして前記第2素子領域部を用いたことを特徴とする。
この構成によれば、第1トランジスタのチャネルとして用いられている前記第1素子領域部の縁部及び第2トランジスタのチャネルとして用いられている前記第2素子領域部の縁部には第1導電型不純物が添加されているため両縁部から発生するリーク電流が抑制される。そのためリーク電流に起因する不良の発生が抑えられたトランジスタが提供できる。
以下、本発明を具体化した実施形態について図面に従って説明する。
(第1の実施形態)
図1〜図5は本発明の第1実施形態に係る半導体装置の製造方法を示す模式図である。詳しくは、各工程の(a)は模式平面図であり、各工程の(b)は同工程での(a)におけるA−A´断線に沿う模式断面図である。以下、NMOSトランジスタの形成工程を例として説明する。
まず、工程1に示すように、単結晶シリコンからなる半導体基材100の能動面側に熱酸化法により形成された酸化シリコンからなる応力緩衝層101を形成する。続けて、窒化シリコンからなる酸化防止層102をCVD法により応力緩衝層101の表面に形成する。続けて素子分離を行うべき場所にある酸化防止層102をパターニングし除去する。続けて第1のフォトリソグラフ手法により、第1素子領域部105の内部に第1添加阻止層103を形成する。また、第1添加阻止層103を囲うよう形成される、Pウェル領域内で素子分離を行うべき領域は開口する。
同時に、平面視において、第2単結晶半導体層601(工程6参照)の領域の内側で且つ第2素子領域部1001(工程10参照)となるべき領域を囲む(第2素子領域部1001よりも広い)領域を開口する開口部を有する第2添加阻止層104を形成する。
次に、工程2に示すように、例えばボロンを第1導電型不純物201としてイオン注入法により半導体基材100の能動面側に添加する。この工程で第1素子領域部105の周縁部に第1導電型不純物201が添加される。第1素子領域部105の周縁部に第1導電型不純物201が添加されることで周縁部を電気的に反転するための閾値が上昇した形となり、第1素子領域部105の周縁部で生じるリーク電流を抑制することが可能となる。
また、半導体基材100の第2添加阻止層104の開口部と重なる領域にも第2添加阻止層104の開口部を介して寄生的に第1導電型不純物201が添加される。
半導体基材100の第2添加阻止層104の開口部と重なる領域に第1導電型不純物201が添加されると、第1導電型不純物201が添加された領域における半導体基材100の結晶性が悪くなり、後の工程5において第1単結晶半導体層501(工程5参照)をエピタキシャル成長にて形成する際に結晶欠陥を発生してしまう。
しかしながら後の工程3においてLOCOSを用いた素子分離層301(工程3参照)を形成するために、半導体基材100に熱をかけることにより半導体基材100の結晶性を回復することが出来る。このとき、第2添加阻止層104と重なる半導体基材100の領域には、第2添加阻止層104によって第1導電型不純物201が添加されず当初の結晶性を保っているため、後の工程3において半導体基材100の結晶性がより回復しやすくなる。そのため工程2で開口された領域に加え、後述する工程12でイオン注入を受けるべき領域を含めて開口した同一のフォトマスクを工程2と工程12とで兼用して用いることができる。
しかしながら後の工程3においてLOCOSを用いた素子分離層301(工程3参照)を形成するために、半導体基材100に熱をかけることにより半導体基材100の結晶性を回復することが出来る。このとき、第2添加阻止層104と重なる半導体基材100の領域には、第2添加阻止層104によって第1導電型不純物201が添加されず当初の結晶性を保っているため、後の工程3において半導体基材100の結晶性がより回復しやすくなる。そのため工程2で開口された領域に加え、後述する工程12でイオン注入を受けるべき領域を含めて開口した同一のフォトマスクを工程2と工程12とで兼用して用いることができる。
次に、工程3に示すように、第1添加阻止層103、第2添加阻止層104を取り除いた後、LOCOSを用いた素子分離層301を形成する。素子分離層301形成後、酸化防止層102を除去する。
次に、工程4に示すように、応力緩衝層101をパターニングし、SOI領域401を形成すべき領域にある半導体基材100を露出させる。
次に、工程5に示すように、単結晶シリコンゲルマニウム(SiGe)からなる第1単結晶半導体層501を半導体基材100を露出させた領域にエピタキシャル成長にて形成する。同時に応力緩衝層101又は素子分離層301で覆われている領域には多結晶シリコンゲルマニウムからなる第1多結晶半導体層502が寄生的に形成される。
次に、工程6に示すように、第1単結晶半導体層501を覆う領域に単結晶シリコンからなる第2単結晶半導体層601をエピタキシャル成長にて形成する。同時に第1多結晶半導体層502で覆われている領域には多結晶シリコンからなる第2多結晶半導体層602が寄生的に形成される。
工程5、工程6を行うことで、第1導電型不純物201が半導体基材100中に添加された第2素子領域部1001(工程10参照)を囲う位置にあるSOI領域401を覆うように第1単結晶半導体層501及び第2単結晶半導体層601が積層される。
次に、工程7に示すように、支持体901(工程9参照)を固定するための穴を第2単結晶半導体層601、第1単結晶半導体層501を貫通させて半導体基材100を露出させるよう形成する。
次に、工程8に示すように酸化シリコン等からなる支持体形成層801をCVD法等を用いて形成する。
次に、工程9に示すように、支持体形成層801、第1単結晶半導体層501、第2単結晶半導体層601、第1多結晶半導体層502、第2多結晶半導体層602をパターニングして支持体901を形成する。
また、支持体901の両脇には、パターニングにより形成された第1単結晶半導体層501及び第2単結晶半導体層601が露出している側面開口部902が同時に形成されている。
次に、工程10に示すように、フッ硝酸等第2単結晶半導体層601と第1単結晶半導体層501に対して選択比が大きいエッチング液を用いて第1単結晶半導体層501を側面開口部902から選択的にエッチングする。このエッチングを行うことで支持体901により支えられた第2単結晶半導体層601からなる第2素子領域部1001が機械的に浮いている状態にする。
次に工程11に示すように、半導体基材100を熱酸化し、第2素子領域部1001と半導体基材100との間に酸化シリコンからなる埋め込み絶縁層(BOX層)1101を形成する。同時に、付随的に絶縁層1102が形成される。
また、半導体基材100の熱酸化に限らず、CVD法等を用いて埋め込み絶縁層1101を形成することも可能である。
また、半導体基材100の熱酸化に限らず、CVD法等を用いて埋め込み絶縁層1101を形成することも可能である。
次に、工程12に示すように、工程2で用いたマスクを再度用いて第2のフォトリソグラフ法を用い、第1素子領域部105の内部に第1添加阻止層1201を形成する。同時に、平面視において、第2単結晶半導体層601(工程6参照)の領域の内側で且つ第2素子領域部1001を囲む(第2素子領域部1001よりも広い)領域を開口する開口部を有する第2添加阻止層1202を形成する。
ここで、第2素子領域部1001中への不純物添加をイオン注入で行う場合には支持体901が自己整合的マスクとして機能する。
次に、工程13に示すように、第1添加阻止層1201及び支持体901とをマスクとして、例えばボロンを第1導電型不純物1301として斜めイオン注入法により第2素子領域部1001中に添加する。
第1素子領域部105は、第1素子領域部105を覆うように支持体形成層801が残されているため、第1添加阻止層1201の有無に関わらず第1導電型不純物1301の第1素子領域部105への侵入は抑えられる。
第2素子領域部1001は、支持体901で自己整合的に覆われているため、斜めイオン注入を行うことで側面開口部902を介して第2素子領域部1001中に第1導電型不純物1301を添加することができる。斜めイオン注入に用いる角度としては、イオン流と半導体基材100との法線がなす角度で7°〜40°程度が好ましい。
このように工程13でのイオン注入処理では、第1素子領域部105の不純物添加を回避した状態で第2素子領域部1001に不純物を添加することができる。イオン注入処理後、第1添加阻止層1201と第2添加阻止層1202を除去して工程13は終了する。
以上の工程を用いることで、第2単結晶半導体層601の結晶品位を高く維持した半導体基板の製造方法を提供することができる。
なお、この実施形態ではNMOSトランジスタの形成工程を例として説明したが、PMOSトランジスタを用いた場合にも適用可能であり、第1導電型不純物201をボロンから例えば燐や砒素に代える等の変更を行うことで同様の効果を得ることができる。また、NMOSトランジスタとPMOSトランジスタを有するCMOSトランジスタについても同様な工程を用いることで半導体基板の製造方法を提供することができる。
(第2の実施形態)
図6は、本発明に係るフォトマスクの平面図である。フォトマスク60は工程2と工程12で用いられているもので、一つのフォトマスクで2つのフォトリソグラフ工程を取り扱っている。ここでフォトマスク60は、ポジレジストを用いる場合について記述しているが、ネガレジストを用いる場合には、フォトマスク60のパターンを反転することで対応することができる。また、本実施形態はPMOSトランジスタについても対応可能である。
フォトマスク60には、工程2で第1素子領域部105の周縁部に第1導電型不純物201が添加されるよう第1素子領域部105の内部にあたる部分にパターン61が形成されている。
同時に、工程12で第2素子領域部1001を囲み且つ、第2単結晶半導体層601の内側の領域を開口するようパターン62が形成されている。
上記したように工程1でパターン61及びパターン62が形成されたフォトマスク60を用いて第1のフォトリソグラフ工程を行うと、パターン61により平面視において、第1素子領域部105の内側で且つ第1素子領域部105の外側にあたる部分に第1導電型不純物201が添加されるよう第1素子領域部105の内部にあたる部分に第1添加阻止層103が形成される。
同時に、パターン62により、平面視において、第2単結晶半導体層601の領域の内側で且つ第2素子領域部1001となるべき領域を囲む(第2素子領域部1001よりも広い)領域を開口する開口部を有する第2添加阻止層104が形成される。
以上説明したように、フォトマスク60は第1素子領域部105の内部にあたる部分を覆うよう形成しうるパターン61を有している。そして同時に平面視において、第2単結晶半導体層601の領域の内側で且つ第2素子領域部1001となるべき領域を囲む領域を開口する開口部を有する第2添加阻止層104を形成しうるパターン62を有している。このため工程2と工程12とで兼用して用いることができ、第2単結晶半導体層601の結晶品位を高く維持することを可能とするフォトマスク60を提供することができる。
(第3の実施形態)
図7は、本発明に係る半導体装置としてのNMOSトランジスタの平面図である。第1の実施形態の工程13終了後、CMP法やチャネルイオン注入、ゲート酸化等の公知の製造方法を用いてN型のバルクトランジスタ71、N型のSOIトランジスタ72が形成されている。なお、本実施形態も第1の実施形態同及び第2の実施形態と同様にPMOSトランジスタに対しても応用可能である。
バルクトランジスタ71は、第1素子領域部105をチャネルとして形成されており、SOIトランジスタ72は第2素子領域部1001をチャネルとして形成されている。そしてバルクトランジスタ71及びSOIトランジスタ72のそれぞれについてソース、ドレイン、ゲートの電位をとるためのコンタクト73が形成されている。
バルクトランジスタ71に用いられている第1素子領域部105の周縁部には工程2に記載したイオン注入法により第1導電型不純物201としてボロンが添加されている。第1素子領域部105の周縁部に第1導電型不純物201が添加されることで周縁部を電気的に反転するための閾値が上昇した形となり、第1素子領域部105の周縁部で生じるリーク電流を抑制することが可能となる。
また、SOIトランジスタ72は、第2素子領域部1001をチャネルとして用いている。第2素子領域部1001は、工程6で説明したように単結晶シリコンからなる第2単結晶半導体層601を用いて形成されている。第2単結晶半導体層601の周辺には多結晶シリコンからなる第2多結晶半導体層602が寄生的に形成されている。
チャネルとして用いられる第2素子領域部1001の両脇部には工程9において、側面開口部902を介して第1導電型不純物201が添加されることで周縁部を電気的に反転するための閾値が上昇した形となる。そのため第2素子領域部1001の側方を寄生的に通り抜けるリーク電流を抑制することが可能となる。
以上説明したように、本実施形態を用いることでリーク電流を抑制し得るようチャネル部の結晶品位を高く維持し、且つ周縁部からのリーク電流を効果的に抑制したSOIトランジスタと、バルクトランジスタとを有する半導体装置を提供することができる。
60…フォトマスク、61…パターン、62…パターン、71…バルクトランジスタ、72…SOIトランジスタ、73…コンタクト、100…半導体基材、101…応力緩衝層、102…酸化防止層、103…第1添加阻止層、104…第2添加阻止層、105…第1素子領域部、201…第1導電型不純物、301…素子分離層、401…SOI領域、501…第1単結晶半導体層、502…第1多結晶半導体層、601…第2単結晶半導体層、602…第2多結晶半導体層、801…支持体形成層、901…支持体、902…側面開口部、1001…第2素子領域部、1101…絶縁層、1102…絶縁層、1201…第1添加阻止層、1202…第2添加阻止層、1301…第1導電型不純物。
Claims (5)
- (1)半導体基材の能動面側に配置されるバルク半導体部に属する第1導電型ウェルの表層部に形成される第1素子領域部の内周部に第1導電型不純物の添加を阻止するための第1添加阻止層を形成し、且つ前記第1導電型ウェル表面に属し前記第1添加阻止層を囲む位置にある前記第1導電型ウェル表面を開口するよう第1のフォトリソグラフ法を用いて前記バルク半導体部に前記第1添加阻止層を形成する工程と、
(2)前記第1導電型ウェル表面に属し前記第1添加阻止層を囲む位置にある前記第1導電型ウェル表層部に前記第1導電型不純物を添加する工程と、
(3)前記第1添加阻止層を取り除いた後、素子分離層を形成する工程と、
(4)第1単結晶半導体層を形成すべき領域に位置する前記バルク半導体部の単結晶領域を露出させる工程と、
(5)前記半導体基材の能動面側で、前記単結晶領域が露出されている部分に、前記半導体基材よりもエッチング速度が大きい単結晶からなる前記第1単結晶半導体層を形成する工程と、
(6)前記第1単結晶半導体層を覆う領域に、前記第1単結晶半導体層よりもエッチング速度が小さい単結晶からなる第2単結晶半導体層を形成する工程と、
(7)前記第2単結晶半導体層の一部を用いて形成される、第2素子領域部を挟む位置にある前記第2単結晶半導体層及び前記第1単結晶半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、
(8)前記半導体基材の能動面側に支持体形成層を形成する工程と、
(9)前記第2素子領域部と、前記支持体穴に脚部を有し且つ前記第2素子領域部を覆う両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第2半導体層及び前記第1半導体層をパターニングし、前記第2半導体層の一部を用いてなる前記第2素子領域部と、前記支持体形成層の一部を用いてなる支持体と、前記支持体と前記半導体基材との間に位置し、前記両持ち梁と並ぶ向きに前記第1半導体層の端部及び前記第2素子領域部の端部の少なくとも一部を露出させる側面開口部を形成する工程と、
(10)前記側面開口部を介して前記第1単結晶半導体層を選択エッチングすることにより、前記素子領域部の前記第2単結晶半導体層と前記半導体基材との間を空隙化する工程と、
(11)空隙化された領域内に埋め込み絶縁層を形成する工程と、
(12)前記第2素子領域部を囲うよう第2のフォトリソグラフ法を用いて開口した平面開口部を有する第2添加阻止層を設ける工程と、
(13)前記平面開口部から前記第2素子領域部に前記第1導電型不純物を添加し、前記第1導電型不純物の添加後、前記第2添加阻止層を取り除く工程を当該順に行う手順を含み且つ、前記(3)の工程で形成される前記素子分離層は前記第1素子領域部及び前記第2単結晶半導体層を囲うよう形成されてなり、
加えて前記(1)の工程で用いている前記第1のフォトリソグラフ法及び前記(12)の工程で用いている前記第2のフォトリソグラフ法に同一のフォトマスクを用い、且つ前記第2半導体層中での欠陥の発生を抑制するために、
前記(1)の工程で開口する領域と、前記(12)の工程で開口する領域とを共に開口し、且つ前記(12)の工程で開口する領域を前記第2単結晶半導体層の内周部に収めるマスクパターンを有する前記フォトマスクを前記(1)の工程及び前記(12)の工程に用い、前記(1)の工程で前記第2単結晶半導体層の周縁及び外周部となるべき領域について第3添加阻止層を形成し、前記(2)の工程での前記第2単結晶半導体層の周縁及び外周部となるべき領域への前記第1導電型不純物の添加を阻止したことを特徴とする半導体装置の製造方法。 - 前記半導体基材は単結晶シリコン基板であり、第1単結晶半導体層は単結晶シリコンゲルマニウム層、第2単結晶半導体層は単結晶シリコン層であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1素子領域部及び前記第2素子領域部への不純物添加手段はイオン注入法であり、前記第2素子領域部へのイオン注入は、前記第2素子領域部に重なるよう形成された前記支持体の前記側面開口部に斜め方向からイオンが注入されるよう前記半導体基材とイオン飛来方向との間に相対的に傾きが生じるよう配置して行われることを特徴とする請求項1に記載の半導体装置の製造方法。
- 請求項1に記載のフォトマスクであって、透光性を有する透光基材に遮光性を有する遮光材を用いて、前記半導体基材の能動面側を前記(1)の工程中の前記第1のフォトリソグラフ法により開口する領域と、前記(12)の工程中の前記第2のフォトリソグラフ法により開口する領域とを共に開口させ、且つ前記(12)の工程で開口する領域を前記第2単結晶半導体層の内周部に収めるマスクパターンを有することを特徴とするフォトマスク。
- 請求項1の工程を終えた後に形成された、前記第1素子領域部を第1トランジスタのチャネルとして用い、前記第2素子領域部を第2トランジスタのチャネルとして用いた素子を有することを特徴とする半導体装置。
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JP2006046442A JP2007227600A (ja) | 2006-02-23 | 2006-02-23 | 半導体装置の製造方法、フォトマスク及び半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008160073A (ja) * | 2006-11-30 | 2008-07-10 | Seiko Epson Corp | 半導体装置の製造方法 |
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