KR20140083737A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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KR20140083737A
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이승룡
은용석
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에스케이하이닉스 주식회사
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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계, 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계, 상기 콘택홀 내에 제1플러그를 리세싱하는 단계, 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계, 상기 제1플러그 및 에어갭을 캡핑하는 도전성 캡핑층을 형성하는 단계, 상기 도전성 캡핑층 상에 안정화층을 형성하는 단계, 및 상기 안정화층 상에 제2플러그를 형성하는 단계를 포함할 수 있고, 본 기술은 도전성의 캡핑층을 이용하여 에어갭을 캡핑하므로써 후속 공정에서 에어갭이 오픈되는 것을 방지할 수 있는 효과가 있고, 아울러, 제2플러그가 형성될 오픈 마진을 확보할 수 있는 효과가 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 복수의 제1도전구조물들 사이에 절연층을 사이에 두고 형성된 제2도전구조물을 포함한다. 예를 들어, 제1도전구조물은 게이트, 비트라인, 금속배선 등을 포함할 수 있고, 제2도전구조물은 콘택플러그, 스토리지노드콘택플러그, 비트라인콘택플러그, 비아 등을 포함할 수 있다.
반도체 장치가 고집적화됨에 따라, 제1도전구조물과 제2도전구조물이 서로 이격되는 거리가 점점 가까워지고 있다. 이로 인해, 제1도전구조물과 제2도전구조물 사이의 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 동작 속도가 느려지고, 리프레시 특성이 열화된다.
기생캐패시턴스를 감소시키기 위해 절연층의 유전율을 낮추는 방법이 있다. 반도체 장치에서 일반적으로 사용되는 절연층으로는 실리콘산화물과 실리콘질화물이 있다. 실리콘산화물은 유전율이 약 4이고, 실리콘질화물은 유전율이 약 7이다.
실리콘산화물과 실리콘질화물은 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다. 최근에 상대적으로 낮은 유전율의 물질을 개발하고 있으나 이들또한 유전율이 그리 낮지 않은 것이 현실이다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계, 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계, 상기 콘택홀 내에 제1플러그를 리세싱하는 단계, 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계, 상기 제1플러그 및 에어갭을 캡핑하는 도전성 캡핑층을 형성하는 단계, 상기 도전성 캡핑층 상에 안정화층을 형성하는 단계, 및 상기 안정화층 상에 제2플러그를 형성하는 단계를 포함할 수 있다. 상기 도전성 캡핑층을 형성하는 단계에서 상기 도전성 캡핑층은 실리콘저마늄층을 선택적으로 에피택셜성장시킬 수 있다. 상기 제1플러그는 폴리실리콘층을 포함하고, 상기 도전성 캡핑층은 상기 제1플러그 표면으로부터 실리콘저마늄층을 선택적으로 에피택셜성장시킬 수 있다. 상기 도전성 캡핑층을 형성하는 단계와 안정화층을 형성하는 단계는 인시튜 선택적에피택셜성장을 통해 형성할 수 있다. 상기 안정화층을 형성하는 단계에서 상기 안정화층은 실리콘층을 에피택셜성장시킬 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계, 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계, 상기 콘택홀에 리세스된 금속함유층을 포함하는 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그 상에 시드층을 형성하는 단계, 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계, 및 상기 시드층으로부터 선택적으로 도전성 캡핑층을 성장시켜 상기 에어갭을 캡핑하는 단계를 포함할 수 있다. 상기 시드층은 비정질실리콘층을 포함할 수 있다. 상기 도전성 캡핑층을 형성하는 단계는 상기 시드층으로부터 실리콘저마늄층을 선택적으로 에피택셜성장시킬 수 있다. 상기 스토리지노드콘택플러그는 텅스텐층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성된 비트라인구조물, 상기 비트라인구조물 사이에 리세스된 제1스토리지노드콘택플러그, 상기 비트라인구조물의 측벽과 상기 제1스토리지노드콘택플러그 사이에 형성된 에어갭, 상기 제1스토리지노드콘택플러그와 에어갭을 캡핑하는 도전성 캡핑층, 상기 도전성 캡핑층 상에 형성된 안정화층, 및 상기 안정화층 상에 형성된 제2스토리지노드콘택플러그를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성된 비트라인구조물, 상기 비트라인구조물 사이에 리세스된 금속함유층을 포함하는 스토리지노드콘택플러그, 상기 비트라인구조물의 측벽과 상기 스토리지노드플러그 사이에 형성된 에어갭, 상기 스토리지노드콘택플러그 상에 형성된 시드층, 및 상기 시드층 상에 형성되며 상기 스토리지노드콘택플러그와 에어갭을 캡핑하는 도전성 캡핑층을 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 에어갭의 낮은 유전율로 인해 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
본 기술은 선택적에피택셜성장 공정으로 에어갭의 캡핑층을 형성하므로써 콘택 크기 감소를 방지할 수 있고, 캡핑층이 도전물질이므로 콘택플러그로 사용할 수 있다.
또한, 본 기술은 도전성의 캡핑층을 이용하여 에어갭을 캡핑하므로써 후속 공정에서 에어갭이 오픈되는 것을 방지할 수 있는 효과가 있고, 아울러, 캡핑층이 오픈부의 상부를 일정 부분 갭필하므로 오픈부 상부의 오픈 마진을 확보할 수 있는 효과가 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일례를 나타낸 도면이다.
도 3은 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 4는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5a 내지 도 5g는 제2실시예에 따른 반도체장치를 형성하는 방법의 일례를 나타낸 도면이다.
도 6a 및 도 6b는 본 실시예의 비교예를 설명하기 위한 도면이다.
도 7a는 DRAM의 메모리셀을 도시한 배치도이다.
도 7b는 도 7a의 A-A'선에 따른 단면도이다.
도 7c는 도 7a의 B-B'선에 따른 단면도이다.
도 8은 메모리 카드를 보여주는 개략도이다.
도 9는 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(101) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(104)과 제2도전구조물(111)을 포함할 수 있다. 제1도전구조물(104)과 제2도전구조물(111) 사이에는 에어갭(107)이 형성될 수 있다. 에어갭(107)의 상부에는 캡핑층(108)이 형성될 수 있다.
제1도전구조물(104)은 제1도전층(102)을 포함할 수 있다. 제1도전구조물(104)은 제1도전층(102)과 하드마스크층(103)을 포함하는 적층구조일 수 있다. 제1도전층(102)은 실리콘함유층, 금속함유층을 포함할 수 있다. 제1도전층(102)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전층(102)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전층(102)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 하드마스크층(103)은 절연물질을 포함할 수 있다. 하드마스크층(103)은 산화물 또는 질화물을 포함할 수 있다. 제1도전구조물(104)과 제2도전구조물(111) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 다른 하나의 도전구조물은 플러그 형상을 가질 수 있다. 예를 들어, 제1도전구조물(104)은 라인형상의 구조물이고, 제2도전구조물(111)은 플러그 형상의 구조물일 수 있다. 제1도전구조물(104)은 기판(101) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
제2도전구조물(111)은 제1도전구조물(104) 사이에 리세싱된 제2도전층(106)을 포함할 수 있다. 제2도전구조물(111)은 제2도전층(106), 캡핑층(108), 안정화층(109) 및 제3도전층(110)을 포함하는 적층구조일 수 있다. 캡핑층(108)은 제2도전층(106)의 상부를 덮고, 에어갭(107)을 캡핑하는 형태일 수 있다. 캡핑층(108)은 도전물질을 포함할 수 있다. 캡핑층(108)은 실리콘함유층을 포함할 수 있다. 캡핑층(108)은 실리콘저마늄층을 포함할 수 있다. 캡핑층(108)은 제2도전층(106)의 상부 표면에서 선택적에피택셜성장에 의해 형성될 수 있다. 캡핑층(108)은 제2도전층(106)의 측벽에서도 얇게 성장될 수 있다. 이는 후술하기로 한다. 제2도전층(106)은 실리콘함유층을 포함할 수 있다. 제2도전층(106)은 폴리실리콘층을 포함할 수 있다. 안정화층(109)은 실리콘함유층을 포함할 수 있다. 안정화층(109)은 선택적에피택셜성장에 의해 형성될 수 있다. 안정화층(109)은 실리콘층을 포함할 수 있다. 제3도전층(110)은 금속함유층을 포함할 수 있다. 제3도전층(110)은 금속, 금속실리사이드, 금속질화물 등을 포함할 수 있다. 제3도전층(110)은 배리어층과 금속층의 적층구조일 수 있다. 배리어층은 금속질화물을 포함할 수 있다. 제3도전층(110)은 티타늄 또는 텅스텐을 주성분으로 하는 물질을 포함할 수 있다.
제1도전구조물(104)의 양측벽에는 스페이서(105)가 형성될 수 있다. 스페이서(105)는 절연물질을 포함할 수 있다. 스페이서(105)는 산화물 또는 질화물을 포함할 수 있다. 스페이서(105)는 에어갭(107)과 함께 제1도전구조물(104)과 제2도전구조물(111) 사이의 절연 역할을 할 수 있다.
제1도전구조물(104)과 제2도전구조물(111) 중 어느 하나는 게이트, 비트라인을 포함할 수 있다. 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 등을 포함할 수 있다. 도 1에서, 제1도전구조물(104)의 제1도전층(102)는 비트라인을 포함할 수 있고, 제2도전구조물(111)은 스토리지노드콘택플러그를 포함할 수 있다. 따라서, 비트라인과 스토리지노드콘택플러그 사이에 에어갭(107)이 형성될 수 있다. 스토리지노드콘택플러그는 제2도전층(106), 캡핑층(108), 안정화층(109) 및 제3도전층(110)을 포함하는 구조가 될 수 있다. 제2도전층(106)은 제1플러그가 될 수 있고, 제3도전층(110)은 제2플러그가 될 수 있으며, 제1플러그와 제2플러그 사이에 캡핑층(108)과 안정화층(109)이 위치하는 스토리지노드콘택플러그가 형성될 수 있다. 제1플러그가 실리콘함유층을 포함하고, 제2플러그가 금속함유층을 포함하므로, 스토리지노드콘택플러그는 실리콘함유플러그와 금속함유플러그의 적층구조가 될 수 있다.
도 1에 도시된 바와 같이, 제1도전구조물(104)과 제2도전구조물(111) 사이에 에어갭(107)이 형성된다. 에어갭(107)은 유전율이 1로서 제1도전구조물(104)과 제2도전구조물(111)간의 기생캐패시턴스를 감소시킨다. 또한, 에어갭(107)의 상부는 캡핑층(108)에 의해 밀폐된다.
에어갭(107)을 캡핑하는 캡핑층(108)으로서 도전물질을 형성하고, 캡핑층(108)이 제2도전층(106)의 상부까지 캡핑하므로 에어갭(107)이 오픈되는 것을 방지하면서 충분히 캡핑할 수 있다. 아울러, 제3도전층(110)이 갭필될 오픈 마진을 확보할 수 있다. 선택적에피택셜성장 공정으로 에어갭(107)의 캡핑층(108)을 형성하므로써 콘택 크기 감소를 방지할 수 있고, 캡핑층(108)이 도전물질이므로 콘택플러그로 사용할 수 있다.
도 2a 내지 도 2h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 제1도전구조물(24)을 형성한다. 기판(21)은 실리콘을 함유할 수 있다. 기판(21)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(21)은 SOI 기판을 포함할 수도 있다.
기판(21) 상에 형성되는 제1도전구조물(24)은 일정 간격을 가지면서 규칙적으로 배치되는 라인 형상을 가질 수 있다. 제1도전구조물(24)을 형성하기 위해 제1도전층 상에 하드마스크패턴(23)을 형성한다. 하드마스크패턴(23)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전층패턴(22)이 형성된다. 제1도전층패턴(22)과 하드마스크패턴(23)이 적층된 제1도전구조물(24)이 형성된다. 제1도전층패턴(22)은 실리콘함유층, 금속함유층을 포함할 수 있다. 예를 들어, 제1도전층패턴(22)은 폴리실리콘층 또는 텅스텐층을 포함할 수 있다. 또한, 제1도전층패턴(22)은 폴리실리콘층과 금속층을 적층하여 형성할 수 있으며, 이때, 폴리실리콘층과 금속층 사이에 배리어층이 더 형성될 수 있다. 제1도전층패턴(22)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄층과 티타늄질화물이 적층될 수 있다.
도 2b에 도시된 바와 같이, 제1도전구조물(24)을 포함한 전면에 절연층(25A)을 형성한다. 절연층(25A)은 질화물 또는 산화물을 포함할 수 있다. 절연층(25A)은 실리콘질화물, 실리콘산화물을 포함할 수 있다. 절연층(25A)은 스페이서가 되는 물질이다.
절연층(25A) 상에 희생층(26A)을 형성한다. 희생층(26A)은 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생층(26A)은 절연층(25A)과 식각선택비를 갖는 물질을 포함할 수 있다. 희생층(26A)은 산화물, 질화물을 포함할 수 있다. 절연층(25A)이 산화물을 포함하는 경우, 희생층(26A)은 질화물을 포함할 수 있다. 절연층(25A)이 질화물을 포함하는 경우, 희생층(26A)은 산화물을 포함할 수 있다. 희생층(26A)은 실리콘산화물, 실리콘질화물을 포함할 수 있다. 희생층(26A)으로서 실리콘산화물은 원자층증착법(ALD)에 의해 형성될 수 있다.
도 2c에 도시된 바와 같이, 제1도전구조물(24)의 양측벽에 이중 스페이서(Double spacer)를 형성한다. 이중 스페이서는 스페이서(25)와 희생스페이서(26)를 포함할 수 있다. 스페이서(25)는 절연층(25A)을 식각하므로써 형성될 수 있다. 스페이서(25)의 측벽에는 희생스페이서(26)가 형성될 수 있다. 희생스페이서(26)는 희생층(26A)을 식각하므로써 형성될 수 있다. 스페이서(25)와 희생스페이서(26)을 형성하기 위해, 에치백 공정이 적용될 수 있다.
이와 같이, 스페이서(25)과 희생스페이서(26)를 형성하므로써 제1도전구조물(24) 사이에 기판(21)을 노출시키는 오픈부(27)가 형성될 수 있다. 다른 실시예에서, 스페이서(25)를 형성한 후 층간절연층(미도시)을 형성하고, 층간절연층을 식각하여 오픈부(27)를 형성할 수도 있다. 이후, 오픈부(27)의 측벽에 희생스페이서(26)를 형성할 수도 있다. 오픈부(27)는 희생스페이서(26)의 측벽을 노출시키면서 형성될 수 있다. 오픈부(27)는 라인 형상을 갖거나, 콘택홀 형상을 가질 수 있다. 예를 들어, 제1도전구조물(24)이 비트라인구조물을 포함하는 경우, 오픈부(27)는 스토리지노드콘택홀을 포함할 수 있다.
도 2d에 도시된 바와 같이, 오픈부(27)를 갭필하는 제2도전층(28A)을 형성한다. 제2도전층(28A)은 실리콘함유층을 포함할 수 있다. 제2도전층(28A)은 폴리실리콘층을 포함할 수 있다.
도 2e에 도시된 바와 같이, 제2도전층(28A)을 선택적으로 제거한다. 이에 따라, 제1도전구조물(24) 사이에 리세스된 제2도전층패턴(28)이 형성된다. 제2도전층패턴(28)을 형성하기 위해 에치백 공정이 적용될 수 있다. 제2도전층패턴(28)은 제1도전구조물(24)의 표면보다 낮게 리세스된 표면을 갖는다. 제2도전층패턴(28)의 리세스된 표면은 적어도 제1도전층패턴(22)의 상부 표면보다 높게 제어할 수 있다. 제2도전층패턴(28)의 높이는 제1도전층패턴(22)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 제1도전층패턴(22)와 제2도전층패턴(28)간의 기생캐패시턴스를 감소시킬 수 있다. 제2도전층패턴(28)은 콘택플러그가 될 수 있다. 제1도전구조물(24)이 비트라인구조물을 포함하는 경우, 제2도전층패턴(28)은 스토리지노드콘택플러그의 일부가 될 수 있다. 제2도전층패턴(28)을 형성할 때, 스페이서(25)와 희생스페이서(26)는 선택비를 가져 식각되지 않는다.
도 2f에 도시된 바와 같이, 희생스페이서(26)를 선택적으로 제거한다. 이에 따라, 에어갭(29)이 형성된다. 에어갭(29)은 제2도전층패턴(28)의 측벽에 형성될 수 있다. 제2도전층패턴(28)과 제1도전층패턴(22) 사이에 에어갭(29)이 형성된다. 제1도전층패턴(22)과 제2도전층패턴(28) 사이에는 '에어갭(29)-스페이서(25)'의 절연구조가 형성된다.
희생스페이서(26)를 제거하기 위해 습식식각(Wet Etch) 또는 건식식각(Dry Etch)이 적용될 수 있다. 희생스페이서(26)를 제거할 때, 스페이서(25), 제2도전층패턴(28) 및 하드마스크패턴(23)은 선택비를 가져 손상되지 않는다.
위와 같이, 에어갭(29)을 형성하므로써 제1도전층패턴(22)과 제2도전층패턴(28) 사이의 기생캐패시턴스가 감소한다.
도 2g에 도시된 바와 같이, 전처리를 실시한다. 전처리는 수소분위기의 베이크를 포함할 수 있다. 베이크는 900℃에서 진해할 수 있다. 이와 같이, 전처리를 실시하므로써 제2도전층패턴(28)의 표면을 깨끗하게 유지할 수 있다.
에어갭(29)을 캡핑하는 캡핑층(30)을 형성한다. 캡핑층(30)은 도전물질을 포함할 수 있다. 캡핑층(30)은 에피택셜성장을 통해 형성할 수 있다. 캡핑층(30)은 선택적에피택셜성장(Selective Epiataxial Growth; SEG)을 통해 형성할 수 있다. 캡핑층(30)은 실리콘함유층을 포함할 수 있다. 캡핑층(30)은 선택적에피택셜성장을 통해 성장된 실리콘저마늄 에피택셜층(SiGe epitaxial layer)을 포함할 수 있다. 제2도전층패턴(28)의 표면으로부터 선택적에피택셜성장을 통해 캡핑층(30)이 형성될 수 있다. 예를 들어, 제2도전층패턴(28)이 실리콘함유층을 포함하므로, 제2도전층패턴(28) 상에 선택적에피택셜성장을 통해 실리콘저마늄을 함유하는 캡핑층(30)을 성장시킬 수 있다. 캡핑층(30)은 제2도전층패턴(28)의 측벽에서 성장될 수도 있고, 이로써 제2도전층패턴(28)의 노출된 표면들을 모두 캡핑하게 된다. 선택적에피택셜성장을 진행할 때 패싯(facet) 특성에 의해 에어갭(29)의 입구가 채워지게 되므로, 제2도전층패턴(28)의 측벽에서는 얇은 두께로 성장될 수 있다. 따라서, 에어갭(29)은 캡핑층(30)에 의해 갭필되지 않는다. 캡핑층(30)을 형성하기 위한 선택적에피택셜성장 공정은, DCS(Dichloro Silane), GeH4, HCl 및 H2를 사용할 수 있다. 캡핑층(30) 형성시 공정 온도는 700℃로 할 수 있다.
상술한 바와 같이, 선택적에피택셜성장(SEG)을 이용하여 캡핑층(30)을 형성하므로써, 제2도전층패턴(28)의 상부 표면 및 에어갭(29)을 충분히 캡핑할 수 있다. 또한, 선택적에피택셜성장(SEG)을 이용하여 캡핑층(30)을 형성하므로써, 후속 공정으로부터 에어갭(29)이 오픈되는 것을 방지할 수 있다.
캡핑층(30)이 제2도전층패턴(28)의 상부 표면을 덮고, 오픈부(27)의 상부 측벽에 형성되지 않으므로, 오픈부(27)의 상부 오픈마진(Top open margin, TCD3)을 확보할 수 있다. 또한, 캡핑층(30)이 오픈부(27)의 상부를 일정 부분 갭필하므로 오픈부(27) 상부의 종횡비를 감소시킬 수 있다.
다음으로, 캡핑층(30) 상에 안정화층(31)을 형성할 수 있다. 안정화층(31)은 캡핑층(30)과 인시튜(In-situ)로 형성할 수 있다. 따라서, 안정화층(31)은 선택적에피택셜성장(SEG)을 통해 형성할 수 있다. 안정화층(31)은 실리콘에피택셜층을 포함할 수 있다. 안정화층(31)을 형성하기 위해, DCS, HCl 및 H2를 사용하여 실리콘층을 에피택셜성장시킬 수 있다. 안정화층(31) 형성시 공정 온도는 750℃로 할 수 있다.
도 2h에 도시된 바와 같이, 안정화층(31) 상에 제3도전층패턴(32)을 형성할 수 있다. 제3도전층패턴(32)을 형성하기 위해 안정화층(31)의 상부를 갭필하는 제3도전층을 형성한 후, 평탄화 공정을 진행할 수 있다. 제3도전층패턴(32)은 금속함유층 또는 실리콘함유층을 포함할 수 있다. 제3도전층패턴(32)은 텅스텐층 또는 폴리실리콘층을 포함할 수 있다. 도시하지 않았으나, 제3도전층패턴(32)은 배리어층을 더 포함할 수 있다. 따라서, 제3도전층패턴(32)은 배리어층과 금속함유층을 적층하여 형성할 수 있다. 배리어층은 티타늄을 함유하는 물질을 포함할 수 있다. 배리어층은 티타늄을 단독으로 형성하거나 또는 티타늄과 티타늄질화물을 적층하여 형성할 수 있다. 제3도전층패턴(32)이 제2도전층패턴(28)과 반응하지 않는 물질을 포함하는 경우에는 배리어층이 생략될 수도 있다.
위와 같이, 제3도전층패턴(32)을 형성하면, 제2도전층패턴(28), 캡핑층(30), 안정화층(31) 및 제3도전층패턴(32)을 포함하는 제2도전구조물(33)이 형성된다. 제1도전구조물(24)과 제2도전구조물(33) 사이에는 에어갭(29)이 형성된다. 제2도전구조물(33)은 스토리지노드콘택플러그가 될 수 있다. 제2도전층패턴(28)은 스토리지노드콘택플러그의 하부 플러그(Bottom plug)가 되고, 제3도전층패턴(32)은 스토리지노드콘택플러그의 상부 플러그(Top plug)가 될 수 있다. 제2도전층패턴(28)이 실리콘함유층을 포함하고, 제3도전층패턴(32)이 금속함유층을 포함하므로, 실리콘함유층과 금속함유층을 포함하는 콘택플러그, 즉, 세미메탈 콘택플러그(Semi-metal contact plug) 구조가 형성될 수 있다.
에어갭(29)은 제1도전층패턴(22)과 제2도전층패턴(28) 사이에 형성될 수 있다. 제1도전층패턴(22)이 비트라인을 포함하고, 제2도전층패턴(28)이 스토리지노드콘택플러그를 포함하는 경우, 비트라인과 스토리지노드콘택플러그 사이에 에어갭(29)이 형성될 수 있다. 제1도전층패턴(22)이 게이트전극을 포함하고, 제2도전층패턴(28)이 콘택플러그를 포함하는 경우, 에어갭(29)은 게이트전극과 콘택플러그 사이에 형성될 수 있다.
도 3은 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 3을 참조하면, 제2도전층패턴(28)의 측벽에 보호층(34)이 형성된다. 보호층(34)은 캡핑층(30)이 제2도전층패턴(28)의 측벽에서 형성되는 것을 방지한다. 보호층(34)은 절연층을 포함할 수 있고, 예를 들어, 제2도전층패턴(28)의 산화물을 포함할 수 있다. 제2도전층패턴(28)이 실리콘함유층일 경우, 보호층(34)은 실리콘산화물을 포함할 수 있다. 보호층(34)은 에어갭(29) 형성 이후에 제2도전층패턴(28)을 산화시켜 형성할 수 있다. 이후, 제2도전층패턴(28)의 상부표면이 노출되도록 보호층(34)을 선택적으로 식각할 수 있다.
이와 같이, 보호층(34)이 형성된 상태에서 선택적에피택셜성장(SEG)을 진행하여 캡핑층(30)을 형성할 수 있다.
도 4는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 4를 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(204)과 제2도전구조물(210)을 포함할 수 있다. 제1도전구조물(204)과 제2도전구조물(210) 사이에는 에어갭(207)이 형성될 수 있다. 에어갭(207)의 상부에는 캡핑층(209)이 형성될 수 있다.
제1도전구조물(204)은 제1도전층(202)을 포함할 수 있다. 제1도전구조물(204)은 제1도전층(202)과 하드마스크층(203)을 포함하는 적층구조일 수 있다. 제1도전층(202)은 실리콘함유층, 금속함유층을 포함할 수 있다. 제1도전층(202)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전층(202)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전층(202)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 하드마스크층(203)은 절연물질을 포함할 수 있다. 하드마스크층(203)은 산화물 또는 질화물을 포함할 수 있다. 제1도전구조물(204)과 제2도전구조물(210) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 다른 하나의 도전구조물은 플러그 형상을 가질 수 있다. 예를 들어, 제1도전구조물(204)은 라인형상의 구조물이고, 제2도전구조물(210)은 플러그 형상의 구조물일 수 있다. 제1도전구조물(204)은 기판(201) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
제2도전구조물(210)은 제1도전구조물(204) 사이에 리세싱된 제2도전층(206)을 포함할 수 있다. 제2도전구조물(210)은 제2도전층(206), 시드층(208) 및 캡핑층(209)을 포함하는 적층구조일 수 있다. 캡핑층(209)은 제2도전층(206) 및 시드층(208)의 상부를 덮고, 에어갭(207)을 캡핑하는 형태일 수 있다. 캡핑층(209)과 시드층(208)은 도전물질을 포함할 수 있다. 캡핑층(209)과 시드층(208)은 실리콘함유층을 포함할 수 있다. 캡핑층(209)은 실리콘저마늄 에피택셜층을 포함할 수 있다. 시드층(208)은 비정질실리콘층을 포함할 수 있다. 캡핑층(209)은 시드층(208)의 표면에서 선택적에피택셜성장에 의해 형성될 수 있다. 이는 후술하기로 한다. 제2도전층(206)은 실리콘함유층을 포함할 수 있다. 제2도전층(206)은 금속함유층을 포함할 수 있다. 제2도전층(206)은 금속, 금속실리사이드, 금속질화물 등을 포함할 수 있다. 제2도전층(206)은 티타늄 또는 텅스텐을 주성분으로 하는 물질을 포함할 수 있다.
제1도전구조물(204)의 양측벽에는 스페이서(205)가 형성될 수 있다. 스페이서(205)는 절연물질을 포함할 수 있다. 스페이서(205)는 산화물 또는 질화물을 포함할 수 있다. 스페이서(205)는 에어갭(207)과 함께 제1도전구조물(204)과 제2도전구조물(210) 사이의 절연 역할을 할 수 있다.
제1도전구조물(204)과 제2도전구조물(210) 중 어느 하나는 게이트, 비트라인을 포함할 수 있다. 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 등을 포함할 수 있다. 도 4에서, 제1도전구조물(204)의 제1도전층(202)은 비트라인을 포함할 수 있고, 제2도전구조물(210)은 스토리지노드콘택플러그를 포함할 수 있다. 따라서, 비트라인과 스토리지노드콘택플러그 사이에 에어갭(207)이 형성될 수 있다. 스토리지노드콘택플러그는 제2도전층(206), 시드층(208) 및 캡핑층(209)을 포함하는 구조가 될 수 있다. 제2도전층(206)이 금속함유층을 포함하므로, 스토리지노드콘택플러그는 금속함유플러그가 될 수 있다.
도 4에 도시된 바와 같이, 제1도전구조물(204)과 제2도전구조물(210) 사이에 에어갭(207)이 형성된다. 에어갭(207)은 유전율이 1로서 제1도전구조물(204)과 제2도전구조물(210)간의 기생캐패시턴스를 감소시킨다. 또한, 에어갭(207)의 상부는 캡핑층(209)에 의해 밀폐된다.
에어갭(207)을 캡핑하는 캡핑층(209)으로서 도전물질을 형성하고, 캡핑층(209)이 제2도전층(206)의 상부까지 캡핑하므로 에어갭(207)이 오픈되는 것을 방지하면서 충분히 캡핑할 수 있다. 선택적에피택셜성장 공정으로 에어갭(207)의 캡핑층(209)을 형성하므로써 콘택 크기 감소를 방지할 수 있고, 캡핑층(209)이 도전물질이므로 콘택플러그로 사용할 수 있다.
도 5a 내지 도 5g는 제2실시예에 따른 반도체장치를 형성하는 방법의 일례를 나타낸 도면이다.
도 5a에 도시된 바와 같이, 기판(41) 상에 복수의 제1도전구조물(44)을 형성한다. 기판(41)은 실리콘을 함유할 수 있다. 기판(41)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(41)은 SOI 기판을 포함할 수도 있다.
기판(41) 상에 형성되는 제1도전구조물(44)은 일정 간격을 가지면서 규칙적으로 배치되는 라인 형상을 가질 수 있다. 제1도전구조물(44)을 형성하기 위해 제1도전층 상에 하드마스크패턴(43)을 형성한다. 하드마스크패턴(43)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전층패턴(42)이 형성된다. 제1도전층패턴(42)과 하드마스크패턴(43)이 적층된 제1도전구조물(44)이 형성된다. 제1도전층패턴(42)은 실리콘함유층, 금속함유층을 포함할 수 있다. 예를 들어, 제1도전층패턴(42)은 폴리실리콘층 또는 텅스텐층을 포함할 수 있다. 또한, 제1도전층패턴(42)은 폴리실리콘층과 금속층을 적층하여 형성할 수 있으며, 이때, 폴리실리콘층과 금속층 사이에 배리어층이 더 형성될 수 있다. 제1도전층패턴(42)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄층과 티타늄질화물이 적층될 수 있다.
도 5b에 도시된 바와 같이, 제1도전구조물(44)을 포함한 전면에 절연층(45A)을 형성한다. 절연층(45A)은 질화물 또는 산화물을 포함할 수 있다. 절연층(45A)은 실리콘질화물, 실리콘산화물을 포함할 수 있다. 절연층(45A)은 스페이서가 되는 물질이다.
절연층(45A) 상에 희생층(46A)을 형성한다. 희생층(46A)은 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생층(46A)은 절연층(45A)과 식각선택비를 갖는 물질을 포함할 수 있다. 희생층(46A)은 산화물을 포함할 수 있다. 절연층(45A)이 산화물을 포함하는 경우, 희생층(46A)은 질화물을 포함할 수 있다. 절연층(45A)이 질화물을 포함하는 경우, 희생층(46A)은 산화물을 포함할 수 있다. 희생층(46A)은 실리콘산화물, 실리콘질화물을 포함할 수 있다. 희생층(46A)으로서 실리콘산화물은 원자층증착법(ALD)에 의해 형성될 수 있다.
도 5c에 도시된 바와 같이, 제1도전구조물(44)의 양측벽에 이중 스페이서(Double spacer)를 형성한다. 이중 스페이서는 스페이서(45)와 희생스페이서(46)를 포함할 수 있다. 스페이서(45)는 절연층(45A)을 식각하므로써 형성될 수 있다. 스페이서(45)의 측벽에는 희생스페이서(46)가 형성될 수 있다. 희생스페이서(46)는 희생층(46A)을 식각하므로써 형성될 수 있다. 스페이서(45)와 희생스페이서(46)을 형성하기 위해, 에치백 공정이 적용될 수 있다.
이와 같이, 스페이서(45)과 희생스페이서(46)를 형성하므로써 제1도전구조물(44) 사이에 기판(41)을 노출시키는 오픈부(47)가 형성될 수 있다. 다른 실시예에서, 스페이서(45)를 형성한 후 층간절연층(미도시)을 형성하고, 층간절연층을 식각하여 오픈부(47)를 형성할 수도 있다. 이후, 오픈부(47)의 측벽에 희생스페이서(26)를 형성할 수도 있다. 오픈부(47)는 희생스페이서(46)의 측벽을 노출시키면서 형성될 수 있다. 오픈부(47)는 라인 형상을 갖거나, 콘택홀 형상을 가질 수 있다. 예를 들어, 제1도전구조물(44)이 비트라인구조물을 포함하는 경우, 오픈부(47)는 스토리지노드콘택홀을 포함할 수 있다.
도 5d에 도시된 바와 같이, 오픈부(47)를 갭필하는 제2도전층(48A)을 형성한다. 제2도전층(48A)은 금속함유층을 포함할 수 있다. 제2도전층(48A)은 텅스텐층을 포함할 수 있다.
도 5e에 도시된 바와 같이, 제2도전층(48A)을 선택적으로 제거한다. 이에 따라, 제1도전구조물(44) 사이에 리세스된 제2도전층패턴(48)이 형성된다. 제2도전층패턴(48)을 형성하기 위해 평탄화 공정 및 에치백 공정이 순차적으로 적용될 수 있다. 제2도전층패턴(48)은 제1도전구조물(44)의 표면보다 낮게 리세스된 표면을 갖는다. 제2도전층패턴(48)의 리세스된 표면은 적어도 제1도전층패턴(42)의 상부 표면보다 높게 제어할 수 있다. 제2도전층패턴(48)은 콘택플러그가 될 수 있다. 제1도전구조물(44)이 비트라인구조물을 포함하는 경우, 제2도전층패턴(48)은 스토리지노드콘택플러그의 일부가 될 수 있다. 제2도전층패턴(48)을 형성할 때, 스페이서(45)와 희생스페이서(46)는 선택비를 가져 식각되지 않는다.
다음으로, 리세싱된 제2도전층패턴(48) 상에 시드층(49)을 형성한다. 시드층(49)은 비정질실리콘층을 포함할 수 있다. 시드층(49)은 제2도전층패턴(48) 상에 리세싱되어 형성될 수 있다. 시드층(49)을 리세싱하기 위해 평탄화 공정 및 에치백 공정이 순차적으로 적용될 수 있다. 다른 실시예에서, 시드층(49)은 제2도전층패턴(48)의 상부를 갭필하는 형태가 될 수도 있다.
도 5f에 도시된 바와 같이, 희생스페이서(46)를 선택적으로 제거한다. 이에 따라, 에어갭(50)이 형성된다. 에어갭(50)은 제2도전층패턴(48)의 측벽에 형성될 수 있다. 제2도전층패턴(48)과 제1도전층패턴(42) 사이에 에어갭(50)이 형성된다. 제1도전층패턴(42)과 제2도전층패턴(48) 사이에는 '에어갭(50)-스페이서(45)'의 절연구조가 형성된다.
희생스페이서(46)를 제거하기 위해 습식식각(Wet Etch) 또는 건식식각(Dry Etch)이 적용될 수 있다. 희생스페이서(46)를 제거할 때, 스페이서(45), 제2도전층패턴(48) 및 하드마스크패턴(43)은 선택비를 가져 손상되지 않는다.
위와 같이, 에어갭(50)을 형성하므로써 제1도전층패턴(42)과 제2도전층패턴(48) 사이의 기생캐패시턴스가 감소한다.
도 5g에 도시된 바와 같이, 전처리를 실시한다. 전처리는 수소분위기의 베이크를 포함할 수 있다. 베이크는 900℃에서 진해할 수 있다. 이와 같이, 전처리를 실시하므로써 시드층(49)의 표면을 깨끗하게 유지할 수 있다.
에어갭(50)을 캡핑하는 캡핑층(51)을 형성한다. 캡핑층(51)은 도전물질을 포함할 수 있다. 캡핑층(51)은 에피택셜성장을 통해 형성할 수 있다. 캡핑층(51)은 선택적에피택셜성장(SEG)을 통해 형성할 수 있다. 캡핑층(51)은 실리콘함유층을 포함할 수 있다. 캡핑층(51)은 선택적에피택셜성장을 통해 성장된 실리콘저마늄 에피택셜층(SiGe epitaxial layer)을 포함할 수 있다. 시드층(49)의 표면으로부터 선택적에피택셜성장을 통해 캡핑층(51)이 형성될 수 있다. 예를 들어, 시드층(49)이 비정질실리콘층을 포함하므로, 선택적에피택셜성장을 통해 실리콘저마늄을 함유하는 캡핑층(51)을 성장시킬 수 있다. 캡핑층(51)은 금속함유층을 포함하는 제2도전층패턴(48)의 측벽에서 성장되지 않는다. 선택적에피택셜성장을 진행할 때 시드층(49)의 측벽에서도 성장이 이루어지므로 에어갭(50)의 입구가 채워진다.
캡핑층(51)을 형성하기 위한 선택적에피택셜성장 공정은, DCS, GeH4, HCl 및 H2를 사용할 수 있다. 캡핑층(51) 형성시 공정 온도는 700℃로 할 수 있다.
상술한 바와 같이, 선택적에피택셜성장(SEG)을 이용하여 캡핑층(51)을 형성하므로써, 제2도전층패턴(48)의 상부 표면 및 에어갭(50)을 충분히 캡핑할 수 있다. 또한, 선택적에피택셜성장(SEG)을 이용하여 캡핑층(51)을 형성하므로써, 후속 공정으로부터 에어갭(50)이 오픈되는 것을 방지할 수 있다.
위와 같이, 캡핑층(51)을 형성하면, 제2도전층패턴(48), 시드층(49) 및 캡핑층(51)을 포함하는 제2도전구조물(52)이 형성된다. 제1도전구조물(24)과 제2도전구조물(52) 사이에는 에어갭(50)이 형성된다. 제2도전구조물(52)은 스토리지노드콘택플러그가 될 수 있다. 제2도전층패턴(48)이 금속함유층을 포함하므로, 스토리지노드콘택플러그는 메탈콘택플러그(metal contact plug) 구조가 형성될 수 있다.
에어갭(50)은 제1도전층패턴(42)과 제2도전층패턴(48) 사이에 형성될 수 있다. 제1도전층패턴(42)이 비트라인을 포함하고, 제2도전층패턴(48)이 스토리지노드콘택플러그를 포함하는 경우, 비트라인과 스토리지노드콘택플러그 사이에 에어갭(50)이 형성될 수 있다. 제1도전층패턴(42)이 게이트전극을 포함하고, 제2도전층패턴(48)이 콘택플러그를 포함하는 경우, 에어갭(50)은 게이트전극과 콘택플러그 사이에 형성될 수 있다.
도 6a 및 도 6b는 본 실시예들의 비교예를 설명하기 위한 도면이다.
도 6a 및 도 6b를 참조하면, 기판(11) 상에 제1도전층(12)과 하드마스크층(13)이 적층된 복수의 제1도전구조물(14)이 형성되고, 제1도전구조물(14) 사이에 제2도전구조물의 제2도전층(16)이 형성된다. 제1도전구조물(14)와 제2도전층(16) 사이에 에어갭(17)이 형성된다. 제1도전구조물(14)의 측벽에 스페이서(15)가 형성된다.
비교예는 캡핑층(18)으로서 절연물질이 사용될 수 있다. 캡핑층(18)은 실리콘질화물 또는 실리콘산화물이 사용될 수 있다. 캡핑층(18)으로서 절연물질이 사용됨에 따라, 제2도전층(16)의 표면으로부터 캡핑층(18)이 선택적으로 제거되어야 한다.
그러나, 에어갭(17)을 충분히 캡핑하기 위해 캡핑층(18)의 두께를 증가시키는 경우에는 탑오픈마진(TCD1)이 감소함에 따라 후속에 형성되는 제3도전층에 보이드(Void) 등의 갭필불량이 발생한다. 또한, 캡핑층(18)이 에어갭(17)으로 흘러들어가 기생캐패시턴스가 개선되지 않을뿐만 아니라, 기생캐패시턴스의 균일도가 열화된다.
탑오픈마진을 확보하기 위해(TCD2), 도 6b에 도시된 바와 같이, 캡핑층(18)의 두께를 얇게 하는 경우에는, 에어갭(17)을 충분히 캡핑하기 어렵기 때문에, 에어갭(17)이 노출되는 문제가 있다(도면부호 '19' 참조).
위와 같이, 절연물질을 이용하여 캡핑층(18)을 형성하는 경우에는 탑오픈마진과 에어갭 캡핑능력이 트레이드오프(trade-off) 관계를 갖는다.
결국, 본 실시예들과 같이, 도전성의 캡핑층을 이용하여 에어갭을 캡핑하므로써 탑오픈마진을 확보할뿐만 아니라, 에어갭을 충분히 캡핑할 수 있다. 또한, 선택적에피택셜성장 공정으로 에어갭의 캡핑층을 형성하므로써 콘택 크기 감소를 방지할 수 있고, 캡핑층이 도전물질이므로 콘택플러그로 사용할 수 있다.
도 7a는 DRAM의 메모리셀을 도시한 배치도이고, 도 7b은 도 7a의 A-A'선에 따른 단면도이다. 도 7c는 도 7a의 B-B'선에 따른 단면도이다.
도 7a 내지 도 7c를 참조하면, 기판(61)에 소자분리영역(62)에 의해 활성영역(63)이 정의된다. 활성영역(63)과 소자분리영역(62)을 가로지르는 트렌치(64)에 매립게이트전극(66)이 형성된다. 매립게이트전극(66)과 교차하는 방향으로 연장된 비트라인(71)이 기판(61) 상부에 형성되며, 비트라인(71)은 비트라인콘택플러그(70)를 통해 활성영역(63)과 연결된다. 활성영역(63)에 연결되는 스토리지노드콘택플러그가 형성된다. 스토리지노드콘택플러그는 제1플러그(76), 캡핑층(78), 안정화층(79) 및 제2플러그(80)가 적층될 수 있다. 스토리지노드콘택플러그의 제2플러그(80) 상에 캐패시터의 스토리지노드(81)가 형성된다.
스토리지노드콘택플러그는 본 실시예들에 따른 제2도전구조물에 대응할 수 있고, 비트라인은 제1도전구조물의 제1도전층패턴에 대응할 수 있다. 따라서, 스토리지노드콘택플러그와 비트라인(71) 사이에 에어갭(777)이 형성될 수 있다. 스토리지노드콘택플러그는 제1플러그(76)와 제2플러그(80)를 포함할 수 있고, 제1플러그(76)와 제2플러그(80) 사이에 형성된 도전성의 캡핑층(78)을 더 포함할 수 있다. 캡핑층(78)은 제1플러그(76) 및 에어갭(77)을 캡핑할 수 있다. 캡핑층(78)은 본 실시예들에 따른 캡핑층에 대응될 수 있고, 따라서, 선택적에피택셜성장(SEG)을 통해 형성된 실리콘저마늄에피택셜층을 포함할 수 있다.
도 7a 내지 도 7c를 참조하여 메모리셀의 제조 방법을 살펴보면 다음과 같다.
기판(61)은 반도체 물질을 포함할 수 있다. 기판(51)은 반도체기판을 포함할 수 있다. 기판(61)은 실리콘 기판을 포함할 수 있으며, 예를 들어, 단결정 실리콘 기판을 포함할 수 있다. 소자분리영역(62)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(62)에 의해 활성영역(63)이 정의될 수 있다. 소자분리영역(62)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
트렌치(64)는 활성영역(63)과 소자분리영역(62)에서 동시에 형성될 수 있다. 활성영역(63)과 소자분리영역(62)의 식각률 차이에 의해 소자분리영역(62)에서 더 깊게 형성될 수 있다.
매립게이트전극(66)을 형성하기 전에 트렌치(64)의 표면에 게이트절연층(65)을 형성할 수 있다. 매립게이트전극(66)은 트렌치(64)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극(66)은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다.
매립게이트전극(66) 상에 실링층(Sealing layer, 67)을 형성한다. 실링층(67)은 매립게이트전극(66) 상에서 트렌치(64)를 갭필할 수 있다. 실링층(67)은 후속 공정으로부터 매립게이트전극(66)을 보호하는 역할을 수행할 수 있다. 실링층(67)은 절연물질을 포함할 수 있다. 실링층(67)은 실리콘질화물을 포함할 수 있다.
제1층간절연층(68)을 형성한 후 제1층간절연층(68)과 실링층(67)을 식각하여 비트라인콘택홀(69)을 형성한다. 비트라인콘택홀(69)에 도전층을 형성하여 비트라인콘택플러그(70)를 형성한다. 비트라인콘택플러그(70) 상에 비트라인(71)과 비트라인하드마스크층(72)을 포함하는 비트라인구조물을 형성한다. 비트라인콘택플러그(70)는 폴리실리콘층 또는 금속함유층을 포함할 수 있다. 비트라인(71)은 텅스텐층을 포함할 수 있고, Ti/TiN 등의 배리어층과 배리어층 상의 텅스텐층을 포함할 수도 있다. 비트라인하드마스크층(72)은 실리콘질화물을 포함할 수 있다.
비트라인구조물의 양측벽에 스페이서(73)를 형성한다. 이후, 제2층간절연층(74)을 형성한 후, 제2층간절연층(74), 제1층간절연층(68) 및 실링층(67)을 식각하여 스토리지노드콘택홀(75)을 형성한다. 스토리지노드콘택홀(75)에 제1플러그(76)를 리세싱시킨 후, 희생스페이서를 제거하여 에어갭(77)을 형성한다.
다음으로, 제1플러그(76)의 표면으로부터 캡핑층(78)을 성장시켜 에어갭(77) 및 제1플러그(76)를 캡핑한다. 캡핑층(78) 상에 안정화층(79)을 성장시킨다. 캡핑층(78)과 안정화층(79)은 인시튜로 형성할 수 있다. 캡핑층(78)과 안정화층(79)은 선택적에피택셜성장(SEG)을 이용하여 형성할 수 있다. 캡핑층(78)은 실리콘저마늄에피택셜층을 포함할 수 있다. 안정화층(79)은 실리콘에피택셜층을 포함할 수 있다.
안정화층(79) 상에 제2플러그(80)를 형성한다. 제2플러그(80)는 금속함유층을 포함할 수 있다. 제2플러그(80)은 텅스텐층을 포함할 수 있다. 도시하지 않았으나, 제2플러그(80)은 배리어층을 더 포함할 수 있다. 따라서, 제2플러그(80)은 배리어층과 금속함유층을 적층하여 형성할 수 있다. 배리어층은 티타늄을 함유하는 물질을 포함할 수 있다. 배리어층은 티타늄을 단독으로 형성하거나 또는 티타늄과 티타늄질화물을 적층하여 형성할 수 있다.
제2플러그(80) 상에 캐패시터의 스토리지노드(81)를 형성한다. 스토리지노드(81)는 실린더형태일 수 있고, 다른 실시예에서 필라 형태를 가질 수도 있다. 도시하지 않았지만, 스토리지노드(81) 상에 유전층 및 플레이트노드를 더 형성할 수 있다.
도시하지 않았으나, 메모리셀의 변형예로서, 도 3에 도시된 구조와 같이, 제1플러그의 측벽에 보호층이 더 형성될 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 8은 메모리 카드를 보여주는 개략도이다.
도 8을 참조하면, 메모리 카드(300)는 제어기(310) 및 메모리(320)를 포함할 수 있다. 제어기(310) 및 메모리(320)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(310)의 명령에 따라서 메모리(320) 및 제어기(310)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(300)는 메모리(320)에 데이터를 저장하거나 또는 메모리(320)로부터 데이터를 외부로 출력할 수 있다. 메모리(320)는 앞서 설명한 바와 같은 에어갭을 구비한 제2도전구조물 또는 스토리지노드콘택플러그를 포함할 수 있다. 이러한 메모리 카드(300)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(300)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 9는 전자 시스템을 보여주는 블록도이다.
도 9를 참조하면, 전자 시스템(400)은 프로세서(410), 입/출력 장치(430) 및 칩(420)을 포함할 수 있고, 이들은 버스(440)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 전자 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 전자 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(420)은 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(410)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(420)은 앞서 설명한 에어갭을 구비한 제2도전구조물 또는 스토리지노드콘택플러그를 포함할 수 있다. 전자 시스템(400)은 칩(420)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 제1도전층
103 : 하드마스크층 104 : 제1도전구조물
105 : 스페이서 106 : 제2도전층
107 : 에어갭 108 : 캡핑층
109 : 안정화층 110 : 제3도전층
111 : 제2도전구조물

Claims (23)

  1. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계;
    상기 콘택홀 내에 제1플러그를 리세싱하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 제1플러그 및 에어갭을 캡핑하는 도전성 캡핑층을 형성하는 단계;
    상기 도전성 캡핑층 상에 안정화층을 형성하는 단계; 및
    상기 안정화층 상에 제2플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 도전성 캡핑층을 형성하는 단계는,
    상기 제1플러그의 표면으로부터 선택적에피택셜성장을 통해 형성하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 도전성 캡핑층을 형성하는 단계와 안정화층을 형성하는 단계는,
    인시튜 선택적에피택셜성장을 통해 형성하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 도전성 캡핑층을 형성하는 단계에서,
    상기 도전성 캡핑층은 실리콘저마늄층을 선택적으로 에피택셜성장시키는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 안정화층을 형성하는 단계에서,
    상기 안정화층은 실리콘층을 선택적으로 에피택셜성장시키는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 제1플러그는 폴리실리콘층을 포함하고, 상기 도전성 캡핑층은 상기 제1플러그 표면으로부터 실리콘저마늄층을 선택적으로 에피택셜성장시키는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 콘택홀을 포함한 전면에 희생층을 형성하는 단계; 및
    상기 희생층을 식각하여 상기 희생스페이서를 형성하는 단계를 포함하고,
    상기 콘택홀을 형성하는 단계 이전에,
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 희생스페이서는 티타늄질화물 또는 실리콘산화물을 포함하고, 상기 스페이서는 실리콘산화물 또는 실리콘질화물을 포함하는 반도체장치 제조 방법.
  9. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계;
    상기 콘택홀에 리세스된 금속함유층을 포함하는 스토리지노드콘택플러그를 형성하는 단계;
    상기 스토리지노드콘택플러그 상에 시드층을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 시드층으로부터 선택적으로 도전성 캡핑층을 성장시켜 상기 에어갭을 캡핑하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 도전성 캡핑층을 형성하는 단계는,
    상기 시드층의 표면으로부터 선택적으로 선택적으로 에피택셜성장시켜 형성하는 반도체장치 제조 방법.
  11. 제9항에 있어서,
    상기 시드층은, 비정질실리콘층을 포함하는 반도체장치 제조 방법.
  12. 제9항에 있어서,
    상기 도전성 캡핑층을 형성하는 단계는,
    상기 시드층으로부터 실리콘저마늄층을 선택적으로 에피택셜성장시키는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 스토리지노드콘택플러그는 텅스텐층을 포함하는 반도체장치 제조 방법.
  14. 제9항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 콘택홀을 포함한 전면에 희생층을 형성하는 단계; 및
    상기 희생층을 식각하여 상기 희생스페이서를 형성하는 단계를 포함하고,
    상기 콘택홀을 형성하는 단계 이전에,
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 희생층은 실리콘산화물을 포함하는 반도체장치 제조 방법.
  16. 기판 상에 형성된 비트라인구조물;
    상기 비트라인구조물 사이에 리세스된 제1스토리지노드콘택플러그;
    상기 비트라인구조물의 측벽과 상기 제1스토리지노드콘택플러그 사이에 형성된 에어갭;
    상기 제1스토리지노드콘택플러그와 에어갭을 캡핑하는 도전성 캡핑층;
    상기 도전성 캡핑층 상에 형성된 안정화층; 및
    상기 안정화층 상에 형성된 제2스토리지노드콘택플러그
    를 포함하는 반도체장치.
  17. 제16항에 있어서,
    상기 제1스토리지노드콘택플러그, 도전성 캡핑층 및 안정화층은 실리콘함유물질을 포함하는 반도체장치.
  18. 제16항에 있어서,
    상기 도전성 캡핑층은 실리콘저마늄 에피택셜층을 포함하고, 상기 안정화층은 실리콘 에피택셜층을 포함하는 반도체장치.
  19. 제16항에 있어서,
    상기 제1스토리지노드콘택플러그는 폴리실리콘층을 포함하고, 상기 제2스토리지노드콘택플러그는 금속함유층을 포함하는 반도체장치.
  20. 제19항에 있어서,
    상기 제2스토리지노드콘택플러그는 텅스텐층을 포함하는 반도체장치.
  21. 기판 상에 형성된 비트라인구조물;
    상기 비트라인구조물 사이에 리세스된 금속함유층을 포함하는 스토리지노드콘택플러그;
    상기 비트라인구조물의 측벽과 상기 스토리지노드플러그 사이에 형성된 에어갭;
    상기 스토리지노드콘택플러그 상에 형성된 시드층; 및
    상기 시드층 상에 형성되며 상기 스토리지노드콘택플러그와 에어갭을 캡핑하는 도전성 캡핑층
    를 포함하는 반도체장치.
  22. 제21항에 있어서,
    상기 도전성 캡핑층은 실리콘저마늄 에피택셜층을 포함하는 반도체장치.
  23. 제21항에 있어서,
    상기 시드층은 비정질실리콘층을 포함하는 반도체장치.
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