KR20120091211A - 반도체 디바이스 - Google Patents

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KR20120091211A
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Abstract

측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 구조는 소스(source)를 기재(substrate) 및 게이트 실드(gate shield)에 접촉시키고, 이는 상기 접촉을 위한 감소된 면적을 활용하는 동안 이루어진다. 상기 구조는 전기 도전성 기재층(electrically conductive substrate layer), 소스, 및 드레인 접촉부(drain contact)를 포함하고, 상기 드레인 접촉부는 최소한 하나의 간섭층(intervening layer)에 의해 기재층으로부터 분리된다. 전기 도전성 트렌치형(trench-like) 피드-스루 요소(feed-through element)는 상기 간섭층을 통과하고, 드레인 접촉부와 기재층을 전기적으로 연결하도록 상기 기재 및 소스와 접촉한다.

Description

반도체 디바이스 {SEMOCONDUCTOR DEVICE}
본 발명에 따른 실시예들은 일반적으로 반도체 디바이스와 관련된다.
직류-직류(DC-DC) 전력 공급기에서, 조절 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 최적화는 도전 및 스위칭 손실들의 최소화를 요구한다. 역사상, 평면(planar) 또는 트렌치(trench) 확산 MOS(DMOS) 디바이스들은 그것의 낮은 저항 및 그로 인한 낮은 도전 손실 때문에 스위칭을 위하여 사용되어 왔다. 그러한 MOSFET 구조들은 웨이퍼의 기재를 통하여 드레인 접촉(drain contact)을 활용해왔다. 비록, 상기 구조들이 낮은 저항을 제공하지만, 낮은 스위칭 손실과 관련하여 만족스럽지 않다. 측면 확산 MOS(laterally diffused MOS; LDMOS) 디바이스들은 역사적으로 높은 주파수에서 매우 낮은 스위칭 손실을 요구하는 무선 주파수(radio frequency; RF) 용도로 사용되어 왔다. 만약 LDMOS 디바이스들이 평면 또는 트렌치 DMOS 디바이스의 그것과 비교할만한 저항을 얻을 수 있다면, 감소된 스위칭 손실덕분에 더 높은 변환 효율을 가질 것이다.
상기 LDMOS 셀 피치(cell pitch)를 감소시키는 기술들은 더 낮은 저항을 얻기 위해서 필요하다. 한 묶음에 조절(control) 및 동기(synchronous) MOSFET의 혼합 패키징(co-packaging)에 있어서, 다이(die)의 상단에 드레인 접촉(drain contact)를 가지고 다이의 하단에 소스 접촉(source contact)를 가지는 조절 MOSFET를 가지는 것이 바람직하다. 패키지가 차지하는 공간(package footprint)을 감소시키기 위하여, 상기 조절 MOSFET는 동기 MOSFET의 상단에 적층될 수 있다.
종래 RF LDMOS 전력 트랜지스터(RF LDMOS power transistor)에서, 다이의 상단에 LDMOS의 드레인 접촉을 가지기 위하여, 상기 소스 접촉은 다이의 하단에 위치해야만 한다. 이는 n+ 표면 소스 영역(n+ surface source region)과 p+ 기재(p+ substrate) 사이의 접촉을 요구한다. 이러한 접촉은 셀 피치(cell pitch)를 감소시켜 제공된 면적을 위한 MOSFET의 전체 저항을 감소시키기 때문에 작은 면적을 차지하는 것은 중요하다. 상기 접촉이 MOSFET의 저항에 유의적으로 기여하지 못하기 위해서 매우 낮은 저항을 가지는 것도 중요하다. 또한, 소스 전극(source electrode)에 연결된 게이트 실드(gate shield)는 디바이스의 게이트와 드레인 영역들 사이의 전계(electric field)를 감소시키기 위하여 포함되어야 한다. 상기 게이트 실드 저항은 양호하고 높은 주파수 성능을 위해 낮아야 하고, 이는 상기 게이트 실드가 상기 소스에 국부적으로 연결되면 얻어질 수 있다. 별도의 전력 MOSFET에서, 진행 과정에서 하나의 금속 층만 있고 이 금속 층이 드레인 연결(drain connection) 및 게이트 루팅(gate routing)을 위해 사용되기 때문에, 상기 게이트 실드는 금속으로 제조될 수 없다. 따라서, 상기 게이트 실드는 금속 아래에 누워있는 도전체로 만들어진다. 상기 실드에 사용되는 도전체는 형성의 용이함 및 안정성 때문에 고농도 도핑된(heavily doped) 폴리실리콘(polysilicon)이다.
소스-투-기재(source-to-substrate) 연결을 형성하기 위한 이전의 시도들은 n+ 소스(n+ source)에서 p+ 싱커(sinker)로의 버딩 접촉(budding contact)을 사용해왔다. 이러한 기술은 너무 많은 면적을 차지하고, 기재를 접촉하기 위하여 금속피복(metallization)을 사용하지 않기 때문에 높은 저항을 가진다. 다른 기술은 트렌치를 기재까지 에칭시키고, 규화물 및 알루미늄 금속을 사용하여 기재에 상기 소스를 연결시킨다. 이 기술 역시 상기 트렌치가 알루미늄 비움(aluminum voiding)을 방지하기 위하여 매우 경사진 프로파일(sloped profile)을 가져야 하기 때문에 너무 많은 면적을 차지한다. 접합을 형성함에 있어서, 트렌치는 에칭될 수 있고, 저항을 감소시키기 때문에 n+ 소스(n+ source)를 p+ 기재(p+ substrate)에 연결하기 위하여 금속 피복(metallization)이 사용될 수 있다. 그러나, 상기 금속 피복은 협소한 개구(narrow opening)를 통하여 p+ 기재에 도달할 수 있어야만 한다.
이러한 상황에서, 개선된 반도체 디바이스가 요구되고 있다.
본 출원은 "피드-스루 소스-투-기재 접촉을 가지는 트랜지스터 구조(Transistor Structure with Feed-Through Source-to Substrate Contact)"라는 명칭의 2009년 11월 2일에 K. Terrill에 의해 출원된 미국 가출원 제61/257,362호 및 "피드-스루 소스-투-기재 접촉을 가지는 트랜지스터 구조(Transistor Structure with Feed-Through Source-to-Substrate Contact)"라는 명칭의 2010년 11월 1일에 K. Terrill에 의해 출원된 미국 출원 제 12/917,172 호에 우선권을 주장하고, 그것들의 전체 내용은 본 명세서에 합체된다.
본 발명에 따른 실시예들은 상기 설명된 문제점에 대한 해결책을 제공한다. 하나의 예에서, LDMOS 구조는 소스를 기재 및 게이트 실드에 접촉시키고, 이는 상기 접촉을 위한 감소된 면적을 활용하는 동안 이루어진다. 하나의 예에서, 상기 게이트 실드는 고농도 도핑된(heavily doped) 폴리실리콘을 사용하여 구성되고, 드레인 금속피복으로부터 분리된다. 상기 과정은 하나의 금속 층만을 필요로 한다. 하나의 예에서, 상기 게이트 실드, n+ 소스 및 p+ 기재를 접촉하는 텅스텐 피드-스루들이 사용된다. 상기 피드-스루들은, 높은 종횡비(high aspect ratio)를 채우기 위한 향상된 공정 능력(process capability), 화학적 증착법(chemical vapor deposition; CVD) 티타늄(Ti)에 의한 깊은 트렌치(deep trench), 티타늄-질화물(TiN) 및 텅스텐(W) 플러그 프로세싱(plug processing) 때문에 상대적으로 감소된 너비를 가진다.
실시예는 LDMOS(측면 확산 금속 산화물 반도체) 구조가 상기 소스를 기재 및 게이트 실드에 접촉시키고, 이는 상기 접촉을 위한 감소된 면적을 활용하는 동안 이루어지는 것을 포함한다. 상기 구조는 전기 도전성 기재 층, 소스 및 드레인 접촉을 포함하고, 상기 드레인 접촉은 적어도 하나의 간섭 층(intervening layer)에 의해 기재 층으로부터 분리된다. 전기 도전성 트렌치형(trench-like) 피드-스루 요소(feed-through element)는 상기 간섭층을 통과하고 상기 드레인 접촉 및 기재 층을 전기적으로 연결하도록 기재 및 소스에 접촉한다.
본 명세서는 일반적으로 피드-스루 소스-투-기재 접촉(source-to-substrate contact)를 가지는 트랜지스터 구조의 교시를 포함한다.
당업자가 다양한 도면들에서 설명된 이하의 자세한 내용을 읽은 뒤에 이러한 및 다른 목적과 이점들을 인식할 것이다.
본 명세서는 최소한 하기 컨셉트를 개시한다.
컨셉트 1. 에피택셜 층(epitaxial layer)과 고농도 도핑(heavily doped) 기재 층 모두 제 1 도전형(first conductivity type)이고, 상기 고농도 도핑층 상에서 성장된 에피택셜 층;
상기 에피택셜 층에서 제 2 도전형(second conductivity type)의 소스 영역(source region);
상기 에피택셜 층에서 제 2 도전형의 드레인 영역(drain region);
상기 에피택셜 및 기재 층들이 역방향 접합과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널에 의해 분리되어 있는, 상기 드레인 영역에 대한 드레인 접촉부(drain contact); 및
상기 에피택셜 층을 통과하고 상기 기재 층 및 소스 영역에 접촉하는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)로서, 상기 드레인 접촉부와 기재 층을 전기적으로 연결하도록 동작할 수 있는 전기 전도성 트렌치형 피드-스루 요소;
를 포함하는 것을 특징으로 하는 반도체 디바이스.
컨셉트 2. 상기 피드-스루 요소에 접촉하는 게이트 실드(gate shield)를 추가로 포함하는 컨셉트 1의 반도체 디바이스.
컨셉트 3. 상기 게이트 실드는 상기 소스 영역에도 접촉하고 있는 컨셉트 2의 반도체 디바이스.
컨셉트 4. 상기 게이트 실드는 폴리실리콘을 포함하는 컨셉트 2의 반도체 디바이스.
컨셉트 5. 상기 피드-스루 요소는 텅스텐을 포함하고 있는 컨셉트 1의 반도체 디바이스.
컨셉트 6. 상기 피드-스루 요소는 배리어 층(barrier layer)를 형성하는 보호막(conformal coating)을 포함하는 컨셉트 1의 반도체 디바이스.
컨셉트 7. 상기 보호막은 티타늄 질화물(titanium nitride)을 포함하는 컨셉트 6의 반도체 디바이스.
컨셉트 8. 상기 디바이스는 플립 칩(flip chip)을 포함하는 컨셉트 1의 반도체 디바이스.
컨셉트 9. 상기 디바이스는 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스를 포함하는 컨셉트 1의 반도체 디바이스.
컨셉트 10. 에피택셜 층(epitaxial layer)과 고농도 도핑(heavily doped) 기재 층 모두 제 1 도전형(first conductivity type)이고, 상기 고농도 도핑층 상에서 성장된 에피택셜 층;
상기 에피택셜 층에서 제 2 도전형(second conductivity type)의 소스 영역(source region);
상기 에피택셜 층에서 제 2 도전형의 드레인 영역(drain region);
상기 에피택셜 및 기재 층들이 역방향 접합과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널에 의해 분리되어 있는, 금속층에 연결된 드레인 접촉부(drain contact);
상기 에피택셜 층을 통과하고 상기 기재 층에 접촉하는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)로서, 상기 피드-스루 요소는 적어도 하나의 간섭 층(intervening layer)에 의해 상기 금속 층으로부터 분리되고, 상기 드레인 접촉부 및 상기 피드-스루 요소는 상기 에피택셜 층에 의해 분리되는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element); 및
게이트 구조로서, 상기 게이트 구조로의 전위의 적용이 상기 기재 층, 드레인 접촉부, 에피택셜 층 및 피드-스루 요소를 포함하는 전기적 패스(electrical path)를 형성하는 게이트 구조;
를 포함하는 것을 특징으로 하는 반도체 디바이스.
컨셉트 11. 상기 피드-스루 요소에 접촉하는 게이트 실드(gate shield)를 추가로 포함하는 컨셉트 10의 반도체 디바이스.
컨셉트 12. 상기 게이트 실드는 상기 소스 영역에도 접촉하고 있는 컨셉트 11의 반도체 디바이스.
컨셉트 13. 상기 게이트 실드는 폴리실리콘을 포함하고, 상기 피드-스루 요소는 텅스텐을 포함하는 컨셉트 11의 반도체 디바이스.
컨셉트 14. 상기 피드-스루 요소는 배리어 층(barrier layer)을 형성하는 보호막(conformal coating)을 포함하는 컨셉트 10의 반도체 디바이스.
컨셉트 15. 상기 디바이스는 플립 칩(flip chip)을 포함하는 컨셉트 10의 반도체 디바이스.
컨셉트 16. 상기 디바이스는 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스를 포함하는 컨셉트 10의 반도체 디바이스.
컨셉트 17. 반도체 디바이스를 제조하는 방법으로서,
애피텍셜 층(epitaxial layer)과 고농도 도핑(heavily doped) 기재 층 모두 제 1 도전형(first conductivity type)이고, 상기 고농도 도핑(heavily doped) 기재 층 상에서 성장된 에피택셜 층(epitaxial layer)에 모두 제 2 도전형인 소스 영역 및 드레인 영역을 형성하는 단계;
상기 에피택셜 및 기재 층들이 역방향 접합과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널에 의해 분리되어 있는, 드레인 접촉부(drain contact)을 형성하는 단계; 및
상기 에피택셜 층을 통과하고 상기 기재 층 및 상기 소스 영역에 접촉하는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)로서, 상기 피드-스루 요소는 상기 드레인 접촉부와 기재 층을 전기적으로 연결하도록 동작할 수 있는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)를 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
컨셉트 18. 상기 피드-스루 요소 및 소스 영역과 접촉하는 게이트 실드(gate shield)를 형성하는 단계를 추가로 포함하는 컨셉트 17의 제조방법.
컨셉트 19. 상기 피드-스루 요소를 형성하는 단계는,
상기 간섭층(intervening layer)에 트렌치(trench)를 형성하고, 상기 기재 층으로 연장하는 과정;
상기 트렌치를 배리어 층(barrier layer)으로 코팅하는 과정; 및
상기 트렌치를 전기 전도성 물질로 채우는 과정;
을 포함하는 컨셉트 17의 제조방법.
컨셉트 20. 상기 디바이스는 플립 칩(flip chip); 및 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스;로 이루어진 군에서 선택되는 컨셉트 17의 제조방법.
상기 반도체 디바이스 및 그 제조방법은 다른 디바이스 및 제조방법보다 실질적인 장점을 제공한다.
도 1은 실시예에 따른 반도체 디바이스를 제조하는 방법의 순서도(flowchart)이다;
도 2, 3, 4, 5 및 6은 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 요소들을 보여주는 횡단면도이다;
도 7은 실시예에 따른 반도체 디바이스의 요소들을 나타내는 횡단면도이다.
본 명세서의 일부를 형성하며 통합된 도면들은 실시예들을 나타내고, 내용과 함께 교시의 원리를 설명한다. 도면과 명세서를 통틀어, 유사한 번호들은 유사한 요소를 의미한다.
본 발명은 본 발명의 바람직한 실시예들에서 첨부하는 도면에 도시된 실시예에 의해 자세하게 설명될 것이다. 예시적인 실시예들을 참조하여 본 발명을 기술하였지만, 당업자들은 본 발명의 범주를 벗어나지 않으면서 구성요소들에 대해 다양한 변형이 행해질 수 있고 균등 치환이 행해질 수 있음을 이해할 것이다.
본 발명의 하기 상세한 설명에서, 많은 구체적인 세부 사항들이 본 발명의 철저한 이해를 위하여 개진된다. 그러나, 본 발명은 이러한 구체적인 세부 사항들 없이도 수행될 수 있는 것으로 이해된다. 다른 예에서, 잘 알려진 방법, 과정, 성분 및 회로들은 본 발명을 불필요하게 모호하게 하지 않는 한, 자세하게 설명되지 않는다.
이하의 상세한 설명 중 일부 부분들은 절차(procedure), 논리 블록(logic block), 프로세싱(processing) 및 반도체 디바이스를 제조하기 위한 작업의 상징적 묘사의 형태로 표현된다. 이러한 설명 및 묘사는 당업자에 의해 그들의 일의 핵심을 다른 당업자에게 가장 효과적으로 전달하기 위하여 사용되는 의미이다. 본 명세서에서, 절차, 논리 블록, 프로세스 등은 소망하는 결과를 야기하는 단계 또는 지시의 일관성있는 배열인 것으로 표현된다. 상기 단계들은 물리적 수량의 그것이 요구하는 물리적 작업이다. 그러나, 이 표현 및 유사한 표현들의 모두는 적절한 물리적 수량과 관계있고, 상기 수량에 적용된 편리한 라벨(convenient labels)일 뿐이다. 이하 논의로부터 명백한 다른 것들이 구체적으로 언급되지 않는 한, 본 명세서를 통틀어 "형성(forming)", "수행(performing)", "제조(producing)", "증착(depositing)", "에칭(etching)" 등과 같은 용어를 사용하는 논의는 반도체 디바이스 제조의 동작 및 과정을 나타낸다.
여기에서 사용되는 바와 같이, 철자 "n"은 n형(n-type) 도펀트를 나타내고, 철자 "p"은 p형(p-type) 도펀트를 나타낸다. 플러스 사인 "+" 또는 마이너스 사인 "-"은 각각 도펀트의 상대적으로 높고 낮은 농도를 나타내는 데 사용된다.
용어 "채널(channel)"은 여기서 일반적으로 인정되는 방법으로 사용된다. 즉, 전류가 채널의 전계 효과 트랜지스터(FET) 내에서 소스 연결(source connection)으로부터 드레인 연결(drain connection)으로 이동한다. 채털은 n형 또는 p형 반도체 물질로 만들어질 수 있고, 따라서, FET는 n-채널(n-channel) 또는 p-채널(p-channel) 디바이스로 규정된다. 비록 실시예들이 n-채널 디바이스의 내용에서 설명되지만, 이들로 제한되지 않는다. 즉, 여기에서 설명된 특징들은 p-채널 디바이스에 활용될 수 있다. 상기 설명은 n형 도펀트와 물질들을 대응하는 p형 도펀트와 물질들로 치환함으로써 p-채널 디바이스에 손쉽게 적용될 수 있고, 반대도 마찬가지다.
첫번째 설명되는 것은 실시예에 따른 디바이스를 제조하기 위한 프로세스이다. 비록 구체적인 단계들이 개시되지만, 그러한 단계들은 단지 예시일 뿐이다. 즉, 실시예들은 인용된 단계들의 다양한 다른 단계들 또는 변형들을 수행하는데 적합하다. 도면들은 비율대로 그려지지 않았고, 상기 구조를 형성하는 다양한 층들뿐만 아니라 구조들의 부분들만이 도면에 나타날 수 있다. 또한, 제조 프로세스 및 단계들은 여기에서 논의되는 과정 및 단계들을 따라 수행될 수 있고, 즉, 여기에서 나타나고 설명되는 단계들 전, 후, 사이에 많은 과정 단계들이 있을 수 있다. 중요하게는, 실시예들은 이러한 다른(종래의) 구조들, 과정들 및 단계들과 함께 그것들을 심각하게 교란하지 않고 시행될 수 있다. 일반적으로, 실시예들은 종래 디바이스의 부분들 또는 과정을 지엽적인 구조, 과정 및 단계에 심각한 영향을 미치지 않으면서 대체할 수 있다.
도 1의 블록(10)과 도 2를 참고하면, p형 에피택셜(epi) 층(106)은 고농도 도핑(heavily doped) (e.g., p++) 기재(102) 상에서 성장된다. 추가 p형 임플란트(implants)(도시하지 않음)는 에피택셜 농도를 선택적으로 향상시키기 위하여 실행될 수 있다. 제물 산화층(sacrificial oxide layer)(도시하지 않음)은 성장되고 벗겨질 수 있고, 층(112)의 부분을 형성할 게이트 산화층(gate oxide layer)가 성장될 수 있다. 도핑된 폴리실리콘 및 WSix(텅스텐 규화물)이 게이트 산화물 상에서 게이트 구조(115)를 형성의 전조(prelude)로서 증착될 수 있다.
도 1의 블록(12) 및 도 2를 참조하면, 게이트 구조(115)가 형성된다. 보다 구체적으로, 하나의 예에서, 포토리소그래픽 과정(photolithographic process)은 상기 게이트 구조(115)가 형성되는 영역 상에서 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있다. 플라즈마 에칭(plasma etch) 단계는 상기 영역의 바깥쪽에서 WSix 및 도핑된 폴리실리콘을 제거하기 위하여 사용될 수 있고, 그렇게 함으로써 WSix 층(117) 및 폴리실리콘 층(118)을 모두 포함하는 게이트 구조(115)를 형성한다.
도 1의 블록(14) 및 도 2를 참조하면, 다른 구조들은 에피택셜 층(106) 내부 및 위에서 형성된다. 더욱 구체적으로, 하나의 예에서, 다른 포토리소그래픽 과정은 p형 바디 영역(109)이 형성되는 영역의 바깥쪽 모든 영역에서 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있다. 수직 및 각진 임플란트들의 조합은 상기 바디 영역(109)를 형성하도록 사용될 수 있다.
웨이퍼를 청소한 후에, 임플란트 담금질(implant anneal) 또는 바디 드라이브(body drive)가 수행될 수 있다. 산화물 층(112의 부분)이 열산화(thermal oxidation) 또는 산화물 스페이서 형성 기법(oxide spacer formation techniques)을 사용하여 상기 게이트 구조(115)의 측면에 형성된다.
포토리소그래픽 과정은 n-LDD(lightly doped drain; 저농도 도핑 드레인) 영역(111)이 형성되는 영역의 바깥쪽 영역에서 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있다. 이후, 임플란트들이 연장된 드레인 LDD 영역(111)을 형성하도록 사용될 수 있다.
포토리소그래픽 과정은 n+ 소스 영역(source region)(104) 및 n+ 드레인 영역(drain region)(108)이 형성되는 영역의 바깥쪽 모든 영역에서 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있고, 비소 임플란트(arsenic implant)는 상기 소스 영역(104) 및 드레인 영역(108)을 형성하도록 사용될 수 있다. 웨이퍼의 청소 후에, 소스 임플란트 담금질(source implant anneal)이 수행된다.
플라즈마 또는 TEOS(tetraethyl orthosilicate) 산화물은 게이트 실드 산화물 층(gate shield oxide layer)(112)을 완성하도록 증착되고 담금질될 수 있다.
도 1의 블록(16) 및 도 3을 참조하면, 게이트 실드(114)가 형성된다. 보다 구체적으로, 하나의 예에서, 게이트 실드를 제외한 영역에서 포토레지스트(도시하지 않음)를 n+ 소스 접촉 영역(n+ source contact region)(140)에 선택적으로 증착하도록 포토리소그래픽 과정이 사용될 수 있다. 상기 게이트 실드 산화물 층(112)은 영역(140)에서 에칭되어 나가서, 밑에 있는 소스 영역(104)을 노출시킬 수 있다. 웨이퍼의 청소 및 희석한 HF 마지막 전처리를 사용한 후에, 게이트 실드(114)가 산화물 층(112)의 나머지 부분 및 소스 영역(104) 상에 증착될 수 있다. 구체적으로, 상기 게이트 실드(114)는 밑에 있는 소스 영역(104)과 접촉하고 있다. 하나의 예에서, 상기 게이트 실드(114)는 도핑된 폴리실리콘을 사용하여 형성된다.
도 3을 참조하면, 포토리소그래픽 과정이 영역(142)을 제외한 게이트 실드(114) 상에 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있다. 플라즈마 에칭 단계(plasma etch step)가 도 4에서 보여지는 바와 같이, 포토레지스트에 의해 덮인 영역의 바깥쪽일 영역(142)에서 게이트 실드 물질을 제거하도록 사용될 수 있다. 웨이퍼의 청소 후에, 도 4에서 보여지는 바와 같이, 게이트 실드(114)의 노출 없이 평탄한 표면을 형성하도록 상대적으로 두꺼운 TEOS 층(116)이 증착되고, 다시 에칭될 수 있다.
도 1의 블록 18 및 도 5를 참조하면, 소스-투-기재(source-to-substrate) 피드-스루 요소(feed-through element)(120)가 형성된다. 더욱 구체적으로, 포토리소그래픽 과정이 소스-투-기재 피드-스루 접촉이 형성되는 영역의 바깥쪽 부분에서 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있다. 2 단계(two-step) 플라즈마 에칭(plasma etch)이 피드-스루 접촉을 위한 트렌치(114)를 에칭하도록 사용될 수 있다. 먼저, 플라즈마 산화물 에칭(plasma oxide etch)이 에피택셜 층(106) 상단의 TEOS 층(116)을 에칭하도록 사용될 수 있다. 이후, 플라즈마 실리콘 에칭(plasma silicon etch)이 에피택셜 층(106)을 통과하고 p+ 기재(p+ substrate)(102)로 연장하는 트렌치(144)를 형성하도록 사용될 수 있다. 웨이퍼의 청소 및 희석한 HF 마지막 전처리를 사용한 후에, 상기 트렌치(144)의 상부는 하부보다 더 넓어서, 게이트 실드(14)가 피드-스루 요소(120)를 만나는 포인트(60)에서 리지(ledge)를 형성한다. 티타늄(Ti) 층 및 티타늄-질화물(TiN) 층의 보호막(conformal coating)이 상기 트렌치(144)의 측면 및 하단을 정렬하도록 증착될 수 있고, 티타늄-규화물 접촉(titanium-silicide contact)을 형성하도록 고속 열처리(rapid thermal anneal)가 뒤따른다.
CVD 텅스텐(W) 층이 피드-스루 요소(120)를 형성하도록 트렌치(144)로 증착될 수 있다. 상기 텅스텐 층은 트렌치를 완전히 채울 수 있을 정도로 두껍다. 상기 텅스텐은 텅스텐의 에칭 없이 노출되는 Ti 및 TiN 층을 제거하도록 에칭될 수 있다. 상기 리지(160)은 금속과 인접한 실리콘 사이의 접촉을 향상시키고, 접촉 저항을 감소시킨다.
저온 산화물(low temperature oxide; LTO) 층(124) 및 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG) 층(126)이 피드-스루 요소(120) 및 TEOS 층(116)의 상부 표면 상에서 증착될 수 있고, 상기 물질들을 안정화하도록 담금질된다.
도 1의 블록(20) 및 도 6을 참조하면, 드레인 접촉(drain contact)(122)가 형성된다. 더욱 구체적으로, 하나의 예에서, 포토리소그래픽 과정이 드레인 접촉 영역 바깥쪽에서 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있다. 플라즈마 산화물 에칭이 산화물(TEOS 층(116))을 에칭하고 트렌치(151)를 형성하도록 사용될 수 있다. 웨이퍼의 청소 및 희석한 HF 마지막 전처리를 사용한 후에, 트렌치(151)를 정렬하고 BPSG(126)의 표면 상에 연장되는 배리어 층(152)은 Ti 층 및 TiN 층을 증착시킴으로써 형성된다. 고속 열처리가 티타늄-규화물 접촉을 형성하도록 사용될 수 있다. CVD 텅스텐 층이 드레인 접촉(122)을 형성하도록 트렌치(151)를 완전히 채우기에 충분한 두께로 증착될 수 있다. 상기 텅스텐은 드레인 접촉(122)의 내부에만 남겨지도록 텅스텐을 평탄화하도록 에칭될 수 있다. 게이트 접촉들(gate contacts)(도시하지 않음)은 유사한 방법으로 형성된다.
도 1의 블록(22)에서, 금속 층(130)이 형성된다. 보다 구체적으로, 하나의 예에서, 티타늄 층(도시하지 않음) 및 두꺼운 알루미늄 층은 증착된다. 포토리소그래픽 과정이 금속피복(metallization) 영역 상에 포토레지스트(도시하지 않음)를 선택적으로 증착하도록 사용될 수 있고, 플라즈마 에칭(plasma etch)이 상기 영역 바깥쪽의 알루미늄 및 티타늄 층들을 제거하도록 사용될 수 있다.
설명된 과정의 결과로, 도 7에서 도시된 것과 같은 LDMOS 구조가 형성된다. 도 7은 본 발명의 실시예에 따른 반도체 디바이스(100)의 부분을 나타내는 횡단면도이다. 상기 디바이스(100)는 플립-칩(flip-chip)으로 구성될 수 있다.
상기 디바이스(100)는 도전성(e.g., p++) 기재층(conductive (e.g., p++) substrate layer)(102)을 포함한다. 플립-칩 실시예에서, 상기 기재층(102)에 인접한 후면 금속층(back metal layer)(도시하지 않음)이 있을 수 있다. 도 7의 지시를 고려하면, 상기 후면 금속층은 상기 기재층(102) 아래에 있을 수 있다. 상기 디바이스는 또한 에피택셜 층(106)을 포함한다. 상기 에피택셜 층은 n+ 소스 영역(n+ source region)(104), n+ 드레인 영역(n+ drain region)(108), p+ 바디 영역(p+ body region)(109) 및 n-LDD 영역(n-LDD region)(111)을 포함한다. 상기 에피택셜 층(106)은 도 7에 도시되지 않은 추가 구조, 층 또는 영역을 포함할 수 있다. 상기 기재층(102) 및 에피택셜 층(106)은 역방향 접합(reverse-biased junction)과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널(channel)에 의해 드레인 접촉(122)으로부터 분리된다.
산화물 층(112)은 게이트 실드(114)를 그 밑에 있는, 제 1 층(e.g., WSix)(117) 및 제 2 층(e. g., 폴리실리콘)(118)을 포함하는 게이트(115)를 포함하는 영역들로부터 분리한다. 상기 게이트 실드(114)는 또한 드레인 접촉(122)로부터 분리된다. 그러나, 상기 게이트 실드는 소스 영역(104)과 접촉하고 있다. 상기 게이트 실드(114)는 또한 피드-스루 요소(120)과 접촉하고 있다.
상기 피드-스루 요소(120)는 또한 상기 소스 영역(104) 및 기재(102)와 접촉하고 있다.
배리어층(121)(e.g., Ti/TiN)은 상기 피드-스루 요소(120)의 내부를 정렬한다. 상기 피드-스루 요소(120)는 제 1 층(e.g., LTO)(124) 및 제 2 층(e.g., BPSG)(126)에 의해 알루미늄 층(130)으로부터 분리된다.
종래 디바이스와 비교하면, 상기 피드-스루 요소(120)이 차지하는 면적과 부피 모두가 실질적으로 감소된다. 따라서, 각 셀(cell)의 크기는 감소될 수 있고, 이로 인하여 셀 밀도의 증가 및/또는 디바이스 크기의 감소가 가능하며, 이는 상기 디바이스(100)가 휴대전화(cell phones) 및 스마트폰(smart phones)과 같은 모바일/휴대(mobile/hand-held) 디바이스에 사용될 때 중요한 고려사항이다. 또한, 상기 피드-스루 요소(120)는 종래 싱커(sinker)보다 더 빨리 제조될 수 있어서, 제조시간을 감소시키고 처리량을 증가시키며, 이로 인하여 비용을 줄일 수 있다.
하나의 예에서, 상기 피드-스루 요소(120)는, 텅스텐의 온도 계수(thermal coefficient)가 도핑된 실리콘의 그것보다 실리콘과 보다 잘 맞고, 도핑된 실리콘보다 본질적으로 더 낮은 저항을 가지기 때문에, 텅스텐으로 만들어진다.
상기 디바이스(100)는 소스 접촉(도시하지 않음), 소스 금속 및 드레인 금속, 에피택셜 층(106)의 구조, 기재층(102), 드레인 접촉(122), 및 피드-스루 요소(120)를 포함하는 회로를 완성하도록 게이트 구조(115)에 전위를 적용함으로써 작동될 수 있다.
요약컨대, 실시예들은 상기 소스를 기재 및 게이트 실드에 연결하는 LDMOS 구조를 제공하고, 이는 그러한 접촉을 위한 감소된 면적을 활용하는 동안 이루어진다. 상기 게이트 실드는 고농도 도핑된 폴리실리콘을 사용하여 제조될 수 있고, 드레인 금속피복으로부터 분리될 수 있다. 피드-스루 요소들(e.g., 텅스텐 피드-스루 요소들)은 게이트 실드, n+ 소스 및 p++ 기재와 접촉한다. 상기 피드-스루 요소들은 상대적으로 작은 너비를 가진다. 그 결과로, 셀들의 크기 및 디바이스의 크기가 감소될 수 있고, 셀 밀도가 증가될 수 있다.
본 발명의 특정 실시예들의 상기 설명은 도면 및 설명의 목적으로 제시되었다. 예시적인 실시예들을 참조하여 본 발명을 기술하였지만, 당업자들은 본 발명의 범주를 벗어나지 않으면서 구성요소들에 대해 다양한 변형이 행해질 수 있고 균등 치환이 행해질 수 있음을 이해할 것이다. 더욱이, 본 발명의 본질적인 범위를 벗어나지 않으면서 본 발명의 교시에 특별한 상황 또는 물질을 적용하기 위해 많은 수정이 행해질 수 있다. 그러므로, 본 발명은 본 발명을 수행하기 위해 개시되어 있는 특정 실시예들로 한정되지 않고, 첨부된 청구항들의 범주에 속하는 모든 실시예들을 포함하는 것으로 의도된다. 여기에서 설명된 모든 요소, 부분 및 단계들은 바람직하게 포함된다. 이러한 요소, 부분, 단계들의 어느 것도 다른 요소, 부분 및 단계들로 대체되거나 당업자에게 자명한 것과 같이 모두 함께 삭제될 수도 있다.

Claims (20)

  1. 에피택셜 층(epitaxial layer)과 고농도 도핑(heavily doped) 기재 층 모두 제 1 도전형(first conductivity type)이고, 상기 고농도 도핑층 상에서 성장된 에피택셜 층;
    상기 에피택셜 층에서 제 2 도전형(second conductivity type)의 소스 영역(source region);
    상기 에피택셜 층에서 제 2 도전형의 드레인 영역(drain region);
    상기 에피택셜 및 기재 층들이 역방향 접합과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널에 의해 분리되어 있는, 상기 드레인 영역에 대한 드레인 접촉부(drain contact); 및
    상기 에피택셜 층을 통과하고 상기 기재 층 및 소스 영역에 접촉하는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)로서, 상기 드레인 접촉부와 기재 층을 전기적으로 연결하도록 동작할 수 있는 전기 전도성 트렌치형 피드-스루 요소;
    를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 피드-스루 요소에 접촉하는 게이트 실드(gate shield)를 추가로 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 게이트 실드는 상기 소스 영역에도 접촉하고 있는 것을 특징으로 하는 반도체 디바이스.
  4. 제 2 항에 있어서, 상기 게이트 실드는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 피드-스루 요소는 텅스텐을 포함하고 있는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 피드-스루 요소는 배리어 층(barrier layer)를 형성하는 보호막(conformal coating)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서, 상기 보호막은 티타늄 질화물(titanium nitride)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 디바이스는 플립 칩(flip chip)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서, 상기 디바이스는 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스를 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 에피택셜 층(epitaxial layer)과 고농도 도핑(heavily doped) 기재 층 모두 제 1 도전형(first conductivity type)이고, 상기 고농도 도핑층 상에서 성장된 에피택셜 층;
    상기 에피택셜 층에서 제 2 도전형(second conductivity type)의 소스 영역(source region);
    상기 에피택셜 층에서 제 2 도전형의 드레인 영역(drain region);
    상기 에피택셜 및 기재 층들이 역방향 접합과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널에 의해 분리되어 있는, 금속층에 연결된 드레인 접촉부(drain contact);
    상기 에피택셜 층을 통과하고 상기 기재 층에 접촉하는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)로서, 상기 피드-스루 요소는 적어도 하나의 간섭 층(intervening layer)에 의해 상기 금속 층으로부터 분리되고, 상기 드레인 접촉부 및 상기 피드-스루 요소는 상기 에피택셜 층에 의해 분리되는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element); 및
    게이트 구조로서, 상기 게이트 구조로의 전위의 적용이 상기 기재 층, 드레인 접촉부, 에피택셜 층 및 피드-스루 요소를 포함하는 전기적 패스(electrical path)를 형성하는 게이트 구조;
    를 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서, 상기 피드-스루 요소에 접촉하는 게이트 실드(gate shield)를 추가로 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 11 항에 있어서, 상기 게이트 실드는 상기 소스 영역에도 접촉하고 있는 것을 특징으로 하는 반도체 디바이스.
  13. 제 11 항에 있어서, 상기 게이트 실드는 폴리실리콘을 포함하고, 상기 피드-스루 요소는 텅스텐을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 10 항에 있어서, 상기 피드-스루 요소는 배리어 층(barrier layer)을 형성하는 보호막(conformal coating)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 10 항에 있어서, 상기 디바이스는 플립 칩(flip chip)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 10 항에 있어서, 상기 디바이스는 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스를 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 반도체 디바이스를 제조하는 방법으로서,
    애피텍셜 층(epitaxial layer)과 고농도 도핑(heavily doped) 기재 층 모두 제 1 도전형(first conductivity type)이고, 상기 고농도 도핑(heavily doped) 기재 층 상에서 성장된 에피택셜 층(epitaxial layer)에 모두 제 2 도전형인 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 에피택셜 및 기재 층들이 역방향 접합과 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 채널에 의해 분리되어 있는, 드레인 접촉부(drain contact)을 형성하는 단계; 및
    상기 에피택셜 층을 통과하고 상기 기재 층 및 상기 소스 영역에 접촉하는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)로서, 상기 피드-스루 요소는 상기 드레인 접촉부와 기재 층을 전기적으로 연결하도록 동작할 수 있는 전기 전도성 트렌치형(trench-like) 피드-스루 요소(feed-through element)를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  18. 제 17 항에 있어서, 상기 피드-스루 요소 및 소스 영역과 접촉하는 게이트 실드(gate shield)를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 제조방법.
  19. 제 17 항에 있어서, 상기 피드-스루 요소를 형성하는 단계는,
    상기 간섭층(intervening layer)에 트렌치(trench)를 형성하고, 상기 기재 층으로 연장하는 과정;
    상기 트렌치를 배리어 층(barrier layer)으로 코팅하는 과정; 및
    상기 트렌치를 전기 전도성 물질로 채우는 과정;
    을 포함하는 것을 특징으로 하는 제조방법.
  20. 제 17 항에 있어서, 상기 디바이스는 플립 칩(flip chip); 및 측면 확산 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 디바이스;로 이루어진 군에서 선택되는 것을 특징으로 하는 제조방법.
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