CN117995839A

CN117995839A - 半导体装置及其形成方法

Info

Publication number: CN117995839A
Application number: CN202211339612.4A
Authority: CN
Inventors: 李文山; 李宗晔; 陈富信
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp
Priority date: 2022-10-27
Filing date: 2022-10-27
Publication date: 2024-05-07

Abstract

本申请公开一种半导体装置及其形成方法，其中，半导体装置包括具有一第一导电类型的一基底、形成于前述基底上的一外延层、自前述外延层的顶表面延伸至外延层中的一井区、形成于前述外延层中且与前述井区的底表面接触的一漂移区、一栅极结构以及一导电结构。前述外延层具有前述第一导电类型，前述井区具有一第二导电类型，且前述漂移区具有前述第一导电类型。前述栅极结构是自前述外延层的前述顶表面延伸穿过前述井区并且接触前述漂移区。前述导电结构形成于前述漂移区中且位于前述栅极结构的下方，其中前述栅极结构的一栅极介电层分隔前述导电结构和前述栅极结构的一栅极电极。

Description

半导体装置及其形成方法

技术领域

本发明是关于半导体装置及其形成方法，特别是关于具有萧特基二极管(Schottky diode)的半导体装置及其形成方法。

背景技术

半导体产业持续地改善不同的电子组件的整合密度，借由持续降低最小元件尺寸，让更多组件能够在给定的面积中整合。例如，被广泛地应用在电力开关(power switch)元件的沟槽式栅极金属氧化物半导体场效应晶体管(metal-oxide-semiconductor fieldeffect transistor；MOSFET)，便是利用垂直结构的设计，降低单元间距(cell pitch)以提升功能密度，其利用晶片的背面做为漏极，而于晶片的正面制作多个晶体管的源极以及栅极，因此驱动电流由平面方向的流动发展为垂直方向的流动，如此也可以使半导体装置达到高反向耐压与低导通电阻。

然而，随着对半导体装置的功能密度要求不断提升，半导体装置所整合的组件及其形成方法的复杂度亦跟着增加，并且有一些性能权衡折衷(trade off)的电子特性需要考量。因此，虽然现有的半导体装置通常是适当的而且足以满足它们的预期目的，但是它们在所有方面并不是完全令人满意的。

发明内容

本申请的一些实施例提供一种半导体装置，包括具有一第一导电类型的一基底、形成于前述基底上的一外延层、自前述外延层的顶表面延伸至外延层中的一井区、形成于前述外延层中且与前述井区的底表面接触的一漂移区、一栅极结构以及一导电结构。前述外延层具有前述第一导电类型，前述井区具有一第二导电类型，且前述漂移区具有前述第一导电类型。前述栅极结构是自前述外延层的前述顶表面延伸穿过前述井区并且接触前述漂移区。前述导电结构形成于前述漂移区中且位于前述栅极结构的下方，其中前述栅极结构的一栅极介电层分隔前述导电结构和前述栅极结构的一栅极电极。

本申请的一些实施例提供一种半导体装置的形成方法，包括提供具有一第一导电类型的一基底；在前述基底上形成具有前述第一导电类型的一外延层；自前述外延层的顶表面掺杂，以在前述外延层中形成一井区，且前述井区具有一第二导电类型，其中在前述井区的下方为一漂移区，前述漂移区具有前述第一导电类型且与前述井区的底表面接触；在前述漂移区中形成多个导电结构；在前述导电结构的上方分别形成栅极结构，其中前述栅极结构自前述外延层的前述顶表面延伸穿过前述井区，所述多个栅极结构的底部部分位于前述漂移区中，且前述栅极结构各包括一栅极介电层包覆一栅极电极。其中，前述栅极介电层分隔相应的前述导电结构和前述栅极结构。

本申请内容的实施例提供了半导体装置及其形成方法，可制得包含有萧特基二极管的半导体装置，以使基体二极管失能，进而降低导通电阻和减少功率损失，改善半导体装置的开关特性。并且，实施例提出将可构成萧特基二极管的导电结构设置于栅极结构的下方，除了可以减少栅极-漏极电容，亦不需要额外占用外延层的台面区域。换言之，不用额外提供外延层表面的横向空间来构成萧特基二极管，因此实施例所提出的半导体装置可以缩小装置中相邻单元之间的间距，例如两个相邻栅极结构的间距，进而降低通道区电阻。

附图说明

图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18是根据本申请的一些实施例中，包含栅极结构和导电结构的半导体装置在各个中间制造阶段的剖面示意图。

图19、图20是根据本申请的一些实施例，在形成栅极结构之后，形成接触插塞和源极金属层的中间制造阶段的剖面示意图。

附图标记

100:基底

102:外延层

1021:第一外延部分

1022:第二外延部分

104,1041,1042:掺杂区

104’,1041’,1042’:遮蔽区域

106:井区

R_D:漂移区

1110:第一重掺杂部

1120:第二重掺杂部

108,109:图案化硬质遮罩

108H,109H:开口

111:第一重掺杂区

112:第二重掺杂区

114:衬垫氧化层

116:氮化物硬质遮罩

117:图案化光阻层

121,121-1,121-2:第一沟槽

123:绝缘层

124:间隔物层

126,126-1,126-2:第二沟槽

130:导电结构

131:金属硅化物衬层

1320:第一导电材料

132,142’:导电部

GS:栅极结构

134:介电层

134’:栅极介电层

135:底部部分

136,136’:侧壁部分

137:顶部部分

1420,142:第二导电材料

142’:栅极电极

100a,1021a,102a,106a,111a,112a,114a,130a,132a,134a,1420a,142a,1721a,1722a:顶表面

100b,106b,111b,112b,121b,126b,131b,132b,135b,142b:底表面

121s,126s:侧表面

124s,132s,142s:侧壁

1341:第一侧

1342:第二侧

160:层间介电层

162:接触孔

172:接触插塞

1721:接触阻障层

1722:接触导电层

182:金属层(源极金属层)

IP-1,IP-2,IP-3:离子注入工艺

W1,W2,W_G,W_S,W_P:宽度

T_B,T_S:厚度

L_C-L_C:线

h1:第一距离

h2:第二距离

A_G,A_S,A_P:投影范围

P:间距

D1:第一方向

D2:第二方向

D3:第三方向

具体实施方式

以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一元件和第二元件直接接触的实施例，也可能包含额外的元件形成在第一元件和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。

再者，在以下叙述中可使用空间上相关措辞，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语，以简化一元件或部件与其他元件或其他部件之间如图所示的关系的陈述。此空间相关措辞除了包含图式所描绘的方向，还包含装置在使用或操作中的不同方位。装置可以朝其他方向定位(旋转90度或在其他方向)，且在此使用的空间相关描述可依此相应地解读。

以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。

本申请内容的实施例提供了半导体装置及其形成方法，可制得包含有萧特基二极管(Schottky diode)的半导体装置，以使基体二极管(body diode)失能，进而降低导通电阻和减少功率损失，改善半导体装置的开关特性。并且，实施例提出将可构成萧特基二极管的导电结构设置于栅极结构的下方，除了可以减少栅极-漏极电容(Cgd)，亦不需要额外占用外延层的台面(mesa)区域。换言之，不用额外提供外延层表面的横向空间来构成萧特基二极管，因此实施例所提出的半导体装置可以缩小装置中相邻单元之间的间距(cellpitch)，例如两个相邻栅极结构的间距，进而降低通道区电阻。实施例的内容可应用于金属氧化物半导体(metal-oxide-semiconductor；MOS)装置，例如金属氧化物半导体场效应晶体管(MOS field effect transistor；MOSFET)。在以下的一些实施例中，是以沟槽式栅极金属氧化物半导体场效应晶体管(trench gate MOSFET)做为半导体结构的示例说明。

图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18是根据本申请的一些实施例中，包含栅极结构和导电结构的半导体装置在各个中间制造阶段的剖面示意图。导电结构形成于栅极结构的下方，且各个导电结构在后续工艺中与源极电极电连接，以与漂移区整体构成一萧特基二极管(Schottky diode)，使基体二极管失能，进而降低导通电阻和减少功率损失。

参照图1，根据一些实施例，提供具有第一导电类型的一基底100。在一些实施例中，基底100可为一块状半导体基板，像是一半导体晶圆。例如，基底100为一硅晶圆。在一些实施例中，基底100可由硅或其他半导体材料制成，或者，基底100可包含其他元素半导体材料，例如锗(Ge)。在一些实施例中，基底100可包括化合物半导体，例如碳化硅、氮化镓、砷化镓、砷化铟、或磷化铟。在一些实施例中，基底100可包括合金半导体，例如硅锗、碳化硅锗、磷化砷镓、或磷化铟镓。在一些实施例中，基底100也可包括一绝缘层上覆硅(silicon oninsulator；SOI)或其他合适的基底。可利用氧植入隔离(SIMOX)工艺、晶圆接合工艺、其他可应用的方式、或前述之组合形成SOI基板。在一些实施例中，基底100可由不同半导体材料组成，例如硅、硅锗、碳化硅等。在此一示例中，基底100例如是掺杂有第一导电类型的掺杂物的硅晶圆。在一垂直型沟槽式栅极金属氧化物半导体场效应晶体管(vertical trench-gate MOSFET)的应用中，具有第一导电类型的基底100可做为半导体装置的漏极区域(drain region)。再者，在此示例中，第一导电类型为n型，但本申请并不限定于此。在一些其他的示例中，第一导电类型也可以是p型。

在一些实施例中，进行一外延成长(epitaxial growth)工艺，以在基底100上形成一外延层102。外延过程中例如是朝着第一方向D1(例如Z方向)成长，而形成外延层102。在此示例中，是以分两阶段的方式形成外延层102，以在外延层102的内部形成掺杂区。此些掺杂区可作为后续形成的导电结构的遮蔽区域(shielding regions)。

参照图1，根据一些实施例，在基底100的顶表面100a上进行外延成长工艺，以形成外延层102的第一外延部分1021。之后，在外延层102的第一外延部分1021中进行注入，以形成掺杂区104(例如1041和1042)。在一示例中，掺杂区1041和掺杂区1042之间在第二方向D2(例如X方向)上彼此相隔一距离。再者，掺杂区1041和掺杂区1042可以是(但不限于)邻近于外延层102的第一外延部分1021的顶表面1021a。可通过调整注入能量或其他合适的方式，来控制在外延层102的第一外延部分1021的适当深度中形成掺杂区1041和掺杂区1042。

在一些实施例中，基底100和外延层102的第一外延部分1021具有相同的导电类型，例如第一导电类型。在此示例中，基底100和外延层102的第一外延部分1021为n型。再者，外延层102的第一外延部分1021的掺杂浓度小于基底100的掺杂浓度。

在一些实施例中，掺杂区1041和掺杂区1042具有与外延层102不同的导电类型，例如第二导电类型。在此示例中，掺杂区1041和掺杂区1042为p型。在一些实施例中，掺杂区1041和掺杂区1042的掺杂物可为铝(Al)、或其他合适的掺杂物。在一些实施例中，掺杂区1041和掺杂区1042的掺杂浓度在大约1E16 atoms/cm³至大约1E18 atoms/cm³的范围内。

之后，参照图2，根据一些实施例，在第一外延部分1021的顶表面1021a上继续朝着第一方向D1(例如Z方向)外延成长，而形成第二外延部分1022。第二外延部分1022同样具有第一导电类型，例如n型。此示例中，第一外延部分1021和第二外延部分1022共同构成一外延层102。

在一些实施例中，可以通过金属有机物化学气相沉积(metal organic chemicalvapor deposition；MOCVD)、、分子束外延(molecular beam epitaxy；MBE)、氢化物气相外延(hydride vapour phase epitaxy；HVPE)、液相外延(liquid phase epitaxy；LPE)、氯化物气相外延(Cl-VPE)、其他合适的工艺方法或前述方法的组合，以进行上述的外延成长工艺，而形成外延层102。在一半导体装置例如垂直型沟槽式栅极金属氧化物半导体场效应晶体管(MOSFET)的应用中，在完成晶体管的制作后，具有第一导电类型(例如n型)的外延层102可做为半导体装置的漂移区(drift region)。

参照图3，根据一些实施例，形成一井区106于外延层102中，且此井区106具有与外延层102不同的导电类型，例如第二导电类型。在此示例中，井区106为p型(又可称p型基体区域(p-body region))。井区106、掺杂区1041和掺杂区1042的导电类型相同。在一些实施例中，井区106的掺杂浓度小于掺杂区1041和掺杂区1042的掺杂浓度。在一些实施例中，井区106的掺杂浓度在大约1E16 atoms/cm³至大约1E18 atoms/cm³的范围之间。根据一些实施例，井区106可做为一半导体装置的通道区。

在一些实施例中，可通过例如一离子注入工艺IP-1，以在外延层102中形成井区106。在一示例中，可自外延层102的顶表面102a掺杂，以在外延层102中形成一井区106。因此，井区106是自外延层102的顶表面102a向下掺杂至外延层102的一特定深度。井区106是在第一方向D1、第二方向D2和第三方向D3上延伸的一掺杂区域。再者，在井区106之下的外延部分则为一漂移区(drift region)R_D，此漂移区R_D具有第一导电类型(例如n型)，且此漂移区R_D接触井区106的底表面106b，如图3所示。

根据一些实施例，可以通过沉积工艺、光刻图案化工艺、刻蚀工艺以及注入(implantation)工艺，而形成上述的井区106。例如在一示例中，可在外延层102的顶表面102a(图2)上方沉积一氧化物硬质遮罩材料层(oxide hardmask material layer)(未示出)，然后在此氧化物硬质遮罩材料层上形成对应井区106位置的一图案化光阻(patternedPR)、根据此图案化光阻对氧化物硬质遮罩材料层进行刻蚀以形成一氧化物硬质遮罩、去除图案化光阻、根据形成的氧化物硬质遮罩对外延层102进行掺杂，以在外延层102中形成井区106，之后去除氧化物硬质遮罩。

接着，根据一些实施例，如图4、图5、图6所示，在井区106中交替形成不同导电类型的第一重掺杂部(first heavily doped portions)1110和第二重掺杂部1120(secondheavily doped portions)。第一重掺杂部1110和第二重掺杂部1120的形成方法例如是类似于井区106的形成方法。

参照图4，根据一些实施例，例如自井区106的顶表面106a(即，外延层102的顶表面102a)在106井区中掺杂，以在井区106中形成多个第一重掺杂部1110。且此些第一重掺杂部1110是(例如在第二方向D2上)相距设置。在一示例中，此些第一重掺杂部1110具有与井区106相同的第二导电类型，例如p型。在一些实施例中，第一重掺杂部1110的掺杂浓度是大于井区106的掺杂浓度。在一些实施例中，第一重掺杂部1110的掺杂浓度在大约1E18 atoms/cm³至大约1E21 atoms/cm³的范围之间。

根据一些实施例，可以通过沉积工艺、光刻图案化工艺、刻蚀工艺以及注入(implantation)工艺，而形成上述的第一重掺杂部1110。在一示例中，可在井区106的顶表面106a上方沉积一硬质遮罩材料层(hardmask material layer)(未示出)(例如氧化物硬质遮罩材料层)，然后在此硬质遮罩材料层上形成一图案化光阻(未示出)、根据此图案化光阻对硬质遮罩材料层进行刻蚀以形成一图案化硬质遮罩108(例如氧化物硬质遮罩)。图案化硬质遮罩108的多个开口108H对应于欲形成的第一重掺杂部1110的位置。之后，去除图案化光阻，留下图案化硬质遮罩108，如图4所示。根据形成的图案化硬质遮罩108对井区106进行一离子注入工艺IP-2，以在井区106中形成第一重掺杂部1110。因此第一重掺杂部1110自井区106的顶表面106a(即，外延层102的顶表面102a)向下延伸至井区106中。之后，去除图案化硬质遮罩108。

参照图5，根据一些实施例，例如自井区106的顶表面106a(即，外延层102的顶表面102a)在106井区中掺杂，以在井区106中形成多个第二重掺杂部1120。且此些第二重掺杂部1120(例如在第二方向D2上)相距设置。在一示例中，此些第二重掺杂部1120具有与外延层102导电类型相同的第一导电类型，例如n型。在一些实施例中，第二重掺杂部1120的掺杂浓度是大于外延层102的掺杂浓度。在一些实施例中，第二重掺杂部1120的掺杂浓度在大约1E18 atoms/cm³至大约1E21 atoms/cm³的范围之间。

根据一些实施例，可以通过沉积工艺、光刻图案化工艺、刻蚀工艺以及注入(implantation)工艺，而形成上述的第二重掺杂部1120。在一示例中，可在井区106的顶表面106a上方沉积另一硬质遮罩材料层(hardmask material layer)(未示出)(例如氧化物硬质遮罩材料层)，然后在此硬质遮罩材料层上形成另一图案化光阻(未示出)、根据此图案化光阻对硬质遮罩材料层进行刻蚀以形成一图案化硬质遮罩109(例如氧化物硬质遮罩)。图案化硬质遮罩109的多个开口109H对应于欲形成的第二重掺杂部1120的位置。之后，去除图案化光阻，留下图案化硬质遮罩109，如图5所示。根据形成的图案化硬质遮罩109对井区106进行一离子注入工艺IP-3，以在井区106中形成第二重掺杂部1120。因此第二重掺杂部1120自井区106的顶表面106a(即，外延层102的顶表面102a)向下延伸至井区106中。之后，去除图案化硬质遮罩109。

参照图6，根据一些实施例，去除图案化硬质遮罩109(图5)之后，可以通过高温活化工艺(high temperature activation)，以活化第一重掺杂部1110和第二重掺杂部1120中的掺杂物。如图6所示，第一重掺杂部1110和第二重掺杂部1120在井区106的顶表面106a(即，外延层102的顶表面102a)处交替地设置。

再者，在外延层102包含碳化硅(SiC)的一些实施例中，可在外延层102的顶表面102a上覆盖一石墨层(graphite cap)(未示出)之后进行高温活化工艺。石墨层可以保护碳化硅表面在高温活化工艺期间免于硅的向外扩散(out-diffusion of Si)。在完成高温活化工艺后，去除石墨层。

之后，参照图7，根据一些实施例，去除第一重掺杂部1110的部分、第二重掺杂部1120的部分、部分的井区106和部分的外延层102，以形成多个第一沟槽121。在一些实施例中，此些第一沟槽121的位置是对应于之后可作为后续形成的导电结构的遮蔽区域(shielding regions)104’的位置，例如第一沟槽121-1和第一沟槽121-2的位置分别对应于下方具有第二导电类型(例如p型)的掺杂区1041和掺杂区1042。

在一些实施例中，此些第一沟槽121，例如图7中相距设置的两个第一沟槽121-1和121-2，自外延层102的顶表面102a延伸穿过井区106，且到达漂移区R_D，其中第一沟槽121的侧表面121s的下方部分和底表面121b暴露出漂移区R_D。

再者，形成第一沟槽121之后，第一重掺杂部1110的留下部分成为第一重掺杂区111，可使后续在第一重掺杂区111上方形成的接触插塞172(图20)与井区106有良好的欧姆接触(ohmic contact)。而第二重掺杂部1120的留下部分成为第二重掺杂区112，之后可作为源极区域(source regions)。第一重掺杂区111具有第二导电类型，例如p型。第二重掺杂区112具有第一导电类型，例如n型。在一些实施例中，如图7所示，各个第一沟槽121的相对两侧分别接触第一重掺杂区111的其中一者和第二重掺杂区112的其中一者。而第一沟槽121的侧表面121s的上方部分则暴露出井区106、第一重掺杂区111以及第二重掺杂区112。

根据一些实施例，可以通过沉积工艺、光刻图案化工艺以及刻蚀工艺，而形成上述的第一沟槽121。在一示例中，可在第一重掺杂部1110和第二重掺杂部1120的上方沉积一衬垫氧化材料层(pad oxide material layer)(未示出)和一氮化物硬质遮罩材料层(nitride hardmask material layer)(未示出)，并且在氮化物硬质遮罩材料层上形成一图案化光阻层117。衬垫氧化材料层的设置可以避免氮化物硬质遮罩材料层与外延层(例如包含碳化硅)直接接触而产生的过高应力。然后，根据此图案化光阻层117对氮化物硬质遮罩材料层、衬垫氧化材料层和下方的重掺杂部(包括部分的第一重掺杂部1110、部分的第二重掺杂部1120)以及井区106依序进行刻蚀工艺，并且去除部分的漂移区R_D，而形成上述的第一沟槽121。在一些实施例中，前述刻蚀工艺包括一干式刻蚀工艺、一湿式刻蚀工艺、一等离子体刻蚀工艺、一反应性离子刻蚀工艺、其他合适的工艺、或前述工艺的组合。另外，可以理解的是，第一沟槽121的尺寸、形状、以及位置仅为例示说明之用，并非用以限制本发明的实施例。

在一些实施例中，形成第一沟槽121之后，去除图案化光阻层117，而在第一重掺杂区111以及第二重掺杂区112的上方留下衬垫氧化层114以及氮化物硬质遮罩116。并且对结构进行一清洗工艺(clean process)。

之后，参照图8，根据一些实施例，在第一沟槽121的侧表面121s和底表面121b上形成一绝缘层(insulating layer)123。在一些实施例中，绝缘层123可为氧化硅、或其它合适的半导体氧化物材料、或前述材料的组合。在一些示例中，可通过一氧化工艺(oxidationprocess)，以在绝缘层123的侧表面121s和底表面121b上顺应性的(conformably)形成绝缘层123。在一些实施例中，氧化工艺可以是热氧化法(thermal oxidation)、自由基氧化法(radical oxidation)、或是其他合适的工艺。在外延层102包含碳化硅(SiC)的一示例中，通过一高温工艺(例如使用高温炉管)，使第一沟槽121的侧表面121s和底表面121b的碳化硅氧化而形成氧化硅，以作为绝缘层123。

之后，在第一沟槽121的下方进行导电结构130(图14)的制作。根据本申请的一些实施例，制作导电结构130的一些中间阶段例如(但不限于)图9、图10、图11、图12、图13、图14所示。

参照图9，根据一些实施例，形成一间隔物层(spacer layer)124于第一沟槽121中。在一些实施例中，可通过一沉积工艺在氮化物硬质遮罩116的顶表面和侧表面上、衬垫氧化层114的侧表面上、以及第一沟槽121中的绝缘层123上共形的沉积间隔物层124。在此一示例中，间隔物层124可覆盖第一沟槽121中的绝缘层123的所有暴露表面。间隔物层124也缩小了第一沟槽121在第二方向D2(例如X方向)上的宽度。

在一些实施例中，间隔物层124包括氮化硅、氮氧化硅、其它合适的间隔物材料、或前述材料的组合。间隔物层124的材料可以与氮化物硬质遮罩116的材料相同、或是与氮化物硬质遮罩116的材料不同。在此一示例中，间隔物层124与氮化物硬质遮罩116包括氮化硅。再者，间隔物层124的沉积工艺例如是一顺应性沉积工艺(conformal depositionprocess)，且可以是一物理气相沉积(PVD)工艺、一化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、其他合适的沉积工艺、或前述工艺的组合。

参照图10，根据一些实施例，可通过刻蚀工艺，去除一部分的间隔物层124和一部分的绝缘层123，以暴露出漂移区R_D的外延材料。此刻蚀工艺为非等向性刻蚀(anisotropicetching)工艺，可使第一沟槽121继续朝着基底100的方向延伸，例如沿着第一方向D1(例如Z方向)延伸。具体而言，对于待刻蚀的材料层，前述刻蚀工艺在第一方向D1上刻蚀，但在第二方向D2上大致上不刻蚀。

在一些实施例中，上述刻蚀工艺包括一毯式刻蚀工艺(blanket etch)，在无需使用任何光阻的情况下，沿着间隔物层124在第一沟槽121中的侧壁124s，对间隔物层124的底部和绝缘层123的底部进行非等向性刻蚀，以去除部分的间隔物层124和部分的绝缘层123，并且以外延层102(漂移区R_D的外延材料层)为此毯式刻蚀工艺的一刻蚀停止层。在此一示例中，前述毯式刻蚀工艺为一干式刻蚀工艺。

再者，在此一示例中，留在衬垫氧化层114上方的氮化物硬质遮罩116可以阻挡前述毯式刻蚀工艺，以避免沿着第一方向D1进行的非等向性刻蚀损伤到衬垫氧化层114和下方的第一重掺杂区111和第二重掺杂区112。

参照图11，根据一些实施例，自延伸的第一沟槽121的底表面去除部分的外延层102(漂移区R_D的外延材料层)、部分的掺杂区1041以及部分的掺杂区1042，以形成多个第二沟槽(second trenches)126。此些第二沟槽126分别连通相应的第一沟槽121，并且第二沟槽126的底表面126b是停止在掺杂区1041和掺杂区1042中。再者，在一些实施例中，第二沟槽126的侧表面126s是自对准(self-aligned)于在第一沟槽121中的间隔物层124的侧壁124s。

具体而言，在此一示例中，第二沟槽126-1的位置例如是接续第一沟槽121-1以在外延层102中延伸，并去除部分的掺杂区1041，使第二沟槽126-1的底表面126b停止在掺杂区1041中。形成第二沟槽126-1后，掺杂区1041的留下部分可做为后续形成的导电结构130(图14)的遮蔽区域(shielding region)1041’。同样的，第二沟槽126-2的位置例如是接续第一沟槽121-2以在外延层102中延伸，并去除部分的掺杂区1042，使第二沟槽126-2的底表面126b停止在掺杂区1042中。形成第二沟槽126-2后，掺杂区1042的留下部分可做为后续形成的导电结构130(图14)的遮蔽区域1042’。

在一些实施例中，此些第二沟槽126，例如图11中相距设置的两个第二沟槽126-1和126-2，接续第一沟槽121而在外延层102中延伸，并且到达遮蔽区域1041’和遮蔽区域1042’。换言之，在此示例中，第二沟槽126-1的侧表面126s的上方部分暴露出漂移区R_D，第二沟槽126-1的侧表面126s的下方部分和底表面126b则暴露出遮蔽区域1041’。第二沟槽126-2的侧表面126s的上方部分暴露出漂移区R_D，第二沟槽126-2的侧表面126s的下方部分和底表面126b则暴露出遮蔽区域1042’。

在一些实施例中，可通过合适的刻蚀工艺以去除部分的外延层102(漂移区R_D的外延材料层)、部分的掺杂区1041以及部分的掺杂区1042，而形成第二沟槽126。前述刻蚀工艺包括一干式刻蚀工艺、一湿式刻蚀工艺、一等离子体刻蚀工艺、一反应性离子刻蚀工艺、其他合适的工艺、或前述工艺的组合。另外，可以理解的是，第二沟槽126的尺寸、形状、以及位置仅为例示说明之用，并非用以限制本发明的实施例。

在形成第二沟槽126后，去除间隔物层124和氮化物硬质遮罩116，因而暴露出位于第一重掺杂区111和第二重掺杂区112上方的衬垫氧化层114以及位于第一沟槽121中的绝缘层123的留下部分。在一些实施例中，例如通过等向刻蚀工艺(isotropic etchprocess)、湿式刻蚀工艺(例如酸蚀)、或是其他可接受的工艺，以将上述间隔物层124和氮化物硬质遮罩116去除。

再者，在一些实施例中，在去除间隔物层124和氮化物硬质遮罩116之后，各个第一沟槽121的宽度(例如在第二方向D2上的宽度)W1是大于各个第二沟槽126的宽度(例如在第二方向D2上的宽度)W2。

根据上述，所形成的第二沟槽126在后续工艺中会填入合适的导电材料，而形成导电结构130。

参照图12，根据一些实施例，在各个第二沟槽126的侧表面126s和底表面126b上形成一金属硅化物衬层(metal silicide liner)131。在一些实施例中，各个第二沟槽126中的金属硅化物衬层131是与外延层102(漂移区R_D的外延材料层)以及遮蔽区域(例如遮蔽区域1041’或遮蔽区域1042’)直接接触。

在外延层102包含碳化硅(SiC)的一示例中，金属硅化物衬层131例如是包括可与碳化硅反应的一金属材料在反应后所产生的金属硅化物。在一些实施例中，金属硅化物衬层131包括硅化钛(titanium silicide；TiSi₂)、硅化镍(nickel silicide；NiSi)、硅化铂(platinum silicide；PtSi)、或其他合适的金属硅化物材料。

根据一些实施例，外延层102包含碳化硅(SiC)，可以先整面的沉积可与碳化硅反应的一金属材料层，此金属材料层例如是共形的沉积于衬垫氧化层114、第一沟槽121中的绝缘层123的留下部分以及第二沟槽126的侧表面126s和底表面126b之上。在一些实施例中，可借由化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、其他合适的工艺、或前述工艺的组合，以沉积金属材料层。然后，例如通过快速加热工艺(rapidthermal processing，RTP)，使得沉积于第二沟槽126中的金属材料层可以与碳化硅(SiC)产生硅化(silicidation)反应，而形成金属硅化物，例如硅化钛、硅化镍、硅化铂或其他的金属硅化物。而沉积在衬垫氧化层114和绝缘层(例如包括氧化物)123的留下部分上的金属材料层，则不与衬垫氧化层114和绝缘层123反应而仍为金属材料层。之后，去除(例如使用合适的酸刻蚀剂)未反应的金属材料层，以暴露出衬垫氧化层114和第一沟槽121中的绝缘层123的留下部分，而在各个第二沟槽126的侧表面126s和底表面126b上形成金属硅化物衬层131，如图12所示。在一些实施例中，各个第二沟槽126中的金属硅化物衬层131的最顶部是邻近、或直接接触第一沟槽121中绝缘层123的留下部分的最底部。

在各个第二沟槽126中形成金属硅化物衬层131之后，形成一导电部132于各个第二沟槽126中，以在第二沟槽126中形成导电结构130。一些示例的制法说明如下。

参照图13，根据一些实施例，在如图12所示的结构上方沉积第一导电材料1320，且此第一导电材料1320填满第二沟槽126和第一沟槽121，并过量地高过衬垫氧化层114的顶表面114a。如图13所示。

在一些实施例中，第一导电材料1320可以由金属、合金、多晶硅、其他合适的导电材料、或前述材料的组合所形成。在一些实施例中，第一导电材料1320可以是单层或多层结构。在此一示例中，第一导电材料1320包括单层的多晶硅。在第二沟槽126中的第一导电材料1320的部分是以金属硅化物衬层131而与外延层102分隔开来。

在一些示例中，上述沉积工艺可以是物理气相沉积(physical vapordeposition；PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺、或是前述工艺的组合，以沉积第一导电材料1320。

之后，参照图14，根据一些实施例，去除部分的第一导电材料1320，使第一导电材料1320的留下部分填满第二沟槽126，而形成导电部132。

在一些实施例中，各个第二沟槽126中的金属硅化物衬层131和导电部132是共同构成一导电结构130。其中，金属硅化物衬层131是包覆导电部132的侧壁132s和底表面132b，如图14所示。

在一些示例中，上述去除部分的第一导电材料1320的步骤可以(但不限于)包含：在第一导电材料1320的上方形成一图案化光阻，并根据图案化光阻对第一导电材料1320进行刻蚀，以去除部分的第一导电材料1320至一特定深度，而在第二沟槽126中形成如图14所示的导电部132。

在一些其他的示例中，上述去除部分的第一导电材料1320的步骤可以(但不限于)包含：首先以一平坦化工艺去除第一导电材料1320的过量部分，例如位于衬垫氧化层114上方的第一导电材料1320的部分，以暴露出衬垫氧化层114。上述平坦化工艺例如是一化学机械抛光(CMP)工艺、一机械抛光工艺、一刻蚀工艺、其它合适的工艺、或前述工艺的组合。之后，对于在第一沟槽126中的第一导电材料1320的部分进行回刻蚀，以使第一导电材料1320下凹一特定深度至第二沟槽126中，而形成如图14所示的导电部132。

根据一些实施例，在第二沟槽126中的导电结构130，其金属硅化物衬层131可作为具有第二导电类型(例如n型)的漂移区R_D和导电部132的接面的一萧特基阻障部(Schottkybarrier)。而且各个导电结构130在后续工艺中与源极电极(例如图20的金属层182)电连接，以与漂移区R_D整体构成一个萧特基二极管(Schottky diode)。在不同导电类型的井区106和漂移区R_D的界面所固有寄生的二极管(intrinsic diode)称为基体二极管(bodydiode)，实施例的萧特基二极管会与基体二极管并联。由于萧特基二极管的能障比基体二极管的能障更低，即导通电阻(Von)更低，在操作半导体装置时，载子会经由萧特基二极管而非基体二极管流动。因此，根据实施例提出的导电结构130在后续电连接到源极电极后，可形成上述的萧特基二极管，而使基体二极管失能，进而使半导体装置达到降低导通电阻和减少功率损失的益处。

再者，根据本申请的一些实施例，导电结构130位于下方的漂移区R_D中，而非邻近外延层102的顶表面102a而占据外延层102的台面(mesa)区域。因此，实施例提出的导电结构130并不需要额外占用外延层102的台面区域，因此可缩小装置中相邻单元之间的间距(cell pitch)，进而降低通道区电阻。

在一些实施例中，如图14所示，导电结构130的顶表面130a(亦即，导电部132的顶表面132a)是低于外延层102的顶表面(亦即，井区106的顶表面106a)。

在一些实施例中，如图14所示，导电结构130的顶表面130a(亦即，导电部132的顶表面132a)是低于第一重掺杂区111的顶表面111a，也低于第一重掺杂区111的底表面111b。类似的，导电结构130的顶表面130a是低于第二重掺杂区112的顶表面112a，也低于第二重掺杂区112的底表面112b。

在一些实施例中，如图14所示，导电结构130的顶表面130a是低于井区106的底表面106b。因此，根据一些实施例，导电结构130是埋置于漂移区R_D中，并且导电结构130的顶表面130a与井区106的底表面106b在第一方向D1(例如Z方向)上相隔一距离。

之后，在导电结构130上方进行栅极结构GS(图18)的制作。根据本申请的一些实施例，制作栅极结构GS的一些中间阶段例如(但不限于)图15、图16、图17、图18所示。

参照图15，根据一些实施例，至少在第一沟槽121的侧表面121s和底表面121b上形成一介电层134。在此一示例中，在如图14所示的结构上形成一介电材料，包括在衬垫氧化层114上以及在第一沟槽121中的绝缘层123的留下部分上形成此介电材料，而形成如图15所示的介电层134。具体而言，在第一沟槽121中，在导电结构130的上方并且对应沉积于第一沟槽121的下方部分所形成的介电材料是介电层134的底部部分(bottom portion)135。在第一沟槽121中，于绝缘层123的留下部分(图14)上形成的介电材料是与绝缘层123共同称为介电层134的侧壁部分(sidewall portions)136。在衬垫氧化层114(图14)上形成的介电材料与衬垫氧化层114共同称为介电层134的顶部部分(top portions)137。亦即，介电层134包括前述的底部部分135、侧壁部分136以及顶部部分137。

在一些实施例中，如图15所示，介电层134的底部部分135的厚度T_B大于介电层134的侧壁部分136的厚度T_S。厚度T_B例如是在第一方向D1(如Z方向)上的厚度，厚度T_S例如是在第二方向D2(如Z方向)上的厚度。在一些实施例中，第一沟槽121中的介电层134的底部部分135可以用来使后续形成的栅极电极142’与下方的导电结构130电性隔绝。而因此，具有足够厚度T_B的介电层134的底部部分135可以使栅极电极142’与导电结构130良好地电性隔绝。

在一些实施例中，绝缘层123可以与介电层134包括相同材料、或不同材料。在一些实施例中，衬垫氧化层114可以与介电层134包括相同材料、或不同材料。为简化图式，图15、图16、图17、图18、图19、图20省略示出衬垫氧化层114以及/或绝缘层123。

在一些实施例中，介电层134可包括氧化物例如氧化硅、或是其它合适的介电材料，或是前述材料的组合。在一些实施例中，介电层134可以是单层或多层的介电材料。

在一些实施例中，可通过一沉积工艺在第一重掺杂区111、第二重掺杂区112、以及第一沟槽121的侧表面121s和底表面121b上形成介电层134。前述沉积工艺例如是一顺应性沉积工艺(conformal deposition process)，且可以是一化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、其他合适的沉积工艺、或前述工艺的组合。

在此一示例中，可使用一高密度等离子体化学气相沉积(high density plasmachemical vapor deposition；HDP CVD)工艺进行介电材料的沉积，以形成如图15所示的介电层134。在高密度等离子体化学气相沉积工艺中，介电材料在垂直方向(例如第一方向D1)上的沉积速度会大于在水平方向(例如第二方向D2)上的沉积速度。因此，在一些实施例中，如图15所示，介电层134的底部部分135的厚度T_B大于介电层134的侧壁部分136的厚度T_S。再者，介电层134的顶部部分137也由于在垂直方向和水平方向上沉积速度的差异，而形成锥形剖面，如图15所示。然而，可以理解的是，如图15所示的介电层134的尺寸、形状及其形成方法，仅为例示说明之用，并非用以限制本发明的实施例。

根据一些实施例，在经过后续工艺以去除部分的介电层134之后，各个第一沟槽121中的介电层134的留下部分可做为栅极结构的一栅极介电层(gate dielectric layer)134’(图18)，其工艺详述于后。

参照图16，根据一些实施例，在外延层102的顶表面102a上沉积一第二导电材料1420，且第二导电材料1420位于介电层134上并填满第一沟槽121。再者，在一些实施例中，若介电层134具有高低起伏的表面，则第二导电材料1420可过量的沉积至一特定厚度，使得第二导电材料1420的顶表面1420a除了高过介电层134的最顶部，还呈现一平坦表面(flatsurface)。

在一些实施例中，第二导电材料1420可以由金属、合金、多晶硅、其他合适的导电材料、或前述材料的组合所形成。在一些实施例中，第二导电材料1420可以是单层或多层结构。为简化图式，在此示例中绘制单层的第二导电材料1420。

再者，在第二沟槽126中的导电结构130(包含由第一导电材料1320制得的导电部132)，是以介电层134的底部部分135而与第二导电材料1420分隔开来。在一些实施例中，第一导电材料1320和第二导电材料1420包含相同的导电材料。在一些其他实施例中，第一导电材料1320和第二导电材料1420包含不同的导电材料。在此示例中，第一导电材料1320和第二导电材料1420包含多晶硅。

在一些示例中，上述沉积工艺可以是物理气相沉积(physical vapordeposition；PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺、或是前述工艺的组合，以沉积第二导电材料1420。

之后，根据一些实施例，去除部分的第二导电材料1420，使第二导电材料1420的留下部分填满第一沟槽121，而形成导电部142’(图18)。可通过平坦化工艺和刻蚀工艺形成导电部142’，如下所述。

如图16所示，根据一些实施例，先以一平坦化工艺去除一部分过量的第二导电材料1420。例如，先去除在线L_C-L_C表示的平面以上的第二导电材料1420的部分。平坦化工艺后，第二导电材料1420的留下部分具有平坦的顶表面，如线L_C-L_C所示，且此平坦的顶表面接近介电层134的最顶部，但仍覆盖介电层134。

上述平坦化工艺例如是一化学机械抛光(CMP)工艺、一机械抛光工艺、一刻蚀工艺、其它合适的工艺、或前述工艺的组合。

然后，参照图17，根据一些实施例，再去除一部分的第二导电材料1420，以下凹第二导电材料1420至暴露出介电层134的顶部部分137。第二导电材料1420的留下部分142填满第一沟槽121，并且覆盖介电层134的侧壁部分136和介电层134的顶部部分137。在一些示例中，第二导电材料1420的留下部分142的顶表面142a略高于外延层102的顶表面102a。在一些示例中，第二导电材料1420的留下部分142的顶表面142a是与外延层102的顶表面102a大致共平面。

在一些实施例中，可通过一毯式刻蚀工艺(blanket etch)去除一部分的第二导电材料1420，以形成第二导电材料的留下部分142。在毯式刻蚀工艺中，无需使用任何光阻，而是沿着介电层134对第二导电材料1420进行选择性刻蚀，以去除部分的第二导电材料1420至一特定深度。在此一示例中，前述毯式刻蚀工艺为一干式刻蚀工艺。在此示例中，在毯式刻蚀工艺之后，第二导电材料1420的留下部分142的顶表面142a大致上与外延层102的顶表面102a共平面。

之后，参照图18，根据一些实施例，去除部分的介电层143，以暴露出第一重掺杂区111和第二重掺杂区112。其中，介电层143的留下部分则在各个第一沟槽121中形成一栅极介电层134’。在此示例中，栅极介电层134’包括侧壁部分136’和底部部分135。

在一些实施例中，可通过一平坦化工艺去除介电层134的顶部部分137(图17)和一部分的侧壁部分136。且亦可通过此工艺一并平坦化第二导电材料1420的留下部分142。上述平坦化工艺例如是一化学机械抛光(CMP)工艺、一机械抛光工艺、一刻蚀工艺、其它合适的工艺、或前述工艺的组合。此示例中，例如是使用CMP工艺对介电层134(或是连同第二导电材料1420的留下部分142)进行抛光。

如图18所示，在进行上述去除步骤后，介电层143的留下部分在各个第一沟槽121中形成一栅极介电层134’，第二导电材料1420的留下部分则在各个第一沟槽121中形成一导电部142’。栅极介电层134’以及导电部142’共同构成一栅极结构GS，其中栅极介电层134’包覆导电部142’的侧壁142s和底表面142b。

此一示例中，相邻的栅极结构GS在第二方向D2上相隔开来，且各个栅极结构GS在第三方向D3上延伸，且栅极结构GS的一部分(例如底部部分)位于漂移区R_D中。类似的，在栅极结构GS下方的导电结构130是在第二方向D2上相隔开来，且各个导电结构130在第三方向D3上延伸。

再者，在一些实施例中，栅极介电层134’的顶表面134a与导电部142’的顶表面142a大致上共平面。在一些实施例中，栅极介电层134’的顶表面134a、导电部142’的顶表面142a、第一重掺杂区111的顶表面111a以及第二重掺杂区112的顶表面112a大致上共平面。

在一些实施例中，各个第一沟槽121中的栅极结构GS与下方第二沟槽121中的导电结构130物理性和电性隔绝。例如，栅极结构GS的导电部142’与下方的导电结构130的导电部132是通过栅极介电层134’(特别是其底部部分135)相隔开来，而彼此物理性地及电性地隔离。如图18所示，导电结构130的导电部132(的顶表面132a)和金属硅化物衬层131(的顶表面131a)直接接触栅极结构GS的栅极介电层134’。

再者，根据一些实施例，对于一个栅极结构GS，其相对侧分别与不同导电类型的重掺杂区接触。具体而言，如图18所示，第一重掺杂区111(例如p型)的其中之一是位于一个栅极结构GS的第一侧1341，第二重掺杂区112(例如n型)的其中之一则位于此栅极结构GS的第二侧1342，第二侧1342相对于第一侧1341，其中第一重掺杂区111直接接触邻近第一侧1341的栅极介电层134’的部分，第一重掺杂区112直接接触邻近第二侧1342的栅极介电层134’的部分。

再者，根据一些实施例提出的导电结构130与栅极结构GS的形成方法，是在外延层102中形成接续的沟槽(包括贯穿井区106的第一沟槽121和位于漂移区R_D中的第二沟槽126)，然后在第二沟槽126中形成导电结构130，再于导电结构130上方的第一沟槽121中形成栅极结构GS。因此，实施例提出的导电结构130不会额外占据外延层102的台面区域。在一些实施例中，栅极结构GS的底表面(亦即介电层134的底部部分135的底表面135b)到井区106的底表面106b之间沿第一方向D1具有第一距离h1，导电结构130的底表面(亦即金属硅化物衬层131的底表面131b)到井区106的底表面106b之间沿第一方向D1具有第二距离h2，第二距离h2大于第一距离h1。

再者，根据一些实施例，若自井区106的上方俯视，栅极结构GS与下方的导电结构130于基底100的投影范围重叠。根据一些实施例，自井区106的上方俯视，栅极结构GS与下方的遮蔽区域1042’(或1041’)于基底100的投影范围亦重叠。

具体而言，如图18所示，在一些实施例中，例如以栅极结构GS的宽度W_G表示其于基底100的投影范围A_G的宽度，以导电结构130的宽度W_S表示其于基底100的投影范围A_S的宽度，栅极结构GS的宽度W_G大于下方的导电结构130的宽度W_S，因此栅极结构GS于基底100的投影范围A_G涵盖了导电结构于基底100的投影范围A_S。再者，在一些实施例中，以遮蔽区域1042’(或1041’)的宽度W_P表示其于基底100的投影范围A_P的宽度，栅极结构GS的宽度W_G可能大于、小于或大约等于遮蔽区域1042’(或1041’)的宽度W_P，而包覆导电结构130的底部的一部分的遮蔽区域1042’(或1041’)的投影范围A_P会与栅极结构GS于基底100的投影范围A_S重叠。

如上述实施例，由于导电结构130设置于栅极结构GS的下方，例如图18所示的栅极结构GS、第一重掺杂区111以及第二重掺杂区112是在外延层102的顶表面102a交替设置，因此在相邻的两个栅极结构GS之间，外延层102的顶表面102a只形成一个第一重掺杂区111以及一个第二重掺杂区112。因此，实施例所形成的导电结构130可以大幅缩减栅极结构GS的间距(pitch)P。

在完成如上述的外延层102、井区106、第一重掺杂区111、第二重掺杂区112、导电结构130以及栅极结构GS之后，形成接触插塞172(图20)以与第一重掺杂区111、第二重掺杂区112以及井区106电连接，并且形成源极金属层182(图20)和漏极金属层(省略未示出)。图19、图20是根据本申请的一些实施例，形成接触插塞和源极金属层的中间制造阶段的剖面示意图。

参照图19，根据一些实施例，在外延层102的上方形成一层间介电(ILD)层160，且此层间介电层160覆盖栅极结构GS以及部分的第一重掺杂区111和部分的第二重掺杂区112。在一些示例中，层间介电层160具有多个接触孔(contact hole)162。此些接触孔162是位于相邻的两栅极结构GS之间。且各个接触孔162暴露出一个第一重掺杂区111的部分以及一个第二重掺杂区112的部分。如图19所示，各个接触孔162暴露出第一重掺杂区111的部分的顶表面111a以及第二重掺杂区112的部分的顶表面112a。

在一些实施例中，层间介电层160可以是氧化硅、或其它合适的介电材料、或前述材料的组合。在一些实施例中，层间介电层160的材料不同于栅极介电层134’的材料。在一些其他的实施例中，层间介电层160的材料相同于栅极介电层134’的材料。

依据一些实施例，可以通过一沉积工艺、一光刻图案化工艺及刻蚀工艺，以形成具有接触孔162的层间介电层160。在一示例中，首先以一沉积工艺在第一重掺杂区111、第二重掺杂区112和栅极结构GS上沉积一层间介电材料(未示出)。接着进行一光刻图案化工艺以去除部分的层间介电材料，而形成接触孔162。

在一些实施例中，上述沉积工艺可为化学气相沉积工艺、或其他合适的工艺、或前述的组合。在一些实施例中，上述光刻图案化工艺包含光阻涂布(例如，旋转涂布)、软烘烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗及干燥(例如，硬烘烤)、其他合适的工艺、或前述工艺的组合。在一些实施例中，上述刻蚀工艺可为干式刻蚀工艺、湿式刻蚀工艺、等离子体刻蚀工艺、反应性离子刻蚀工艺、其他合适的工艺、或前述工艺的组合。

之后，参照图20，根据一些实施例，在接触孔162中形成接触插塞(contact plug)172。接触插塞172位于外延层102上，并且直接接触第一重掺杂区111和第二重掺杂区112。

在一些实施例中，具有第一导电类型(例如n型)的第二重掺杂区112为源极区域(source regions)；而具有第二导电类型(例如p型)的第一重掺杂区111则与下方井区106直接接触，使形成的接触插塞172可通过第一重掺杂区111而与井区106有良好的欧姆接触(ohmic contact)。

在一些实施例中，接触插塞172包括接触阻障层(contact barrier layer)1721和接触导电层(contact conductive layer)1722。接触阻障层1721形成于接触孔162(图19)的侧壁和底部而做为一阻障衬层(barrier liner)，接触导电层1722则填满接触孔162中剩余的空间。在此示例中，如图20所示，接触阻障层1721的顶表面1721a与接触导电层1722的顶表面1722a与层间介电层160的顶表面160a共平面。

在一些示例中，可通过沉积工艺以于层间介电层160上形成一阻障材料(未示出)，且阻障材料顺应性的沉积(conformably deposited)于接触孔162(图19)中；再于阻障材料层的上方沉积一导电材料(未示出)，且导电材料填满接触孔162中剩余的空间。接着，去除(例如刻蚀)层间介电层160上方的导电材料和阻障材料的过量部分，以在接触孔162中形成接触阻障层1721和接触导电层1722。

在一些实施例中，接触阻障层1721的材料可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钴(Co)、其他合适的阻障材料、或是前述材料的组合。在一些实施例中，可借由化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、其他合适的工艺、或前述工艺的组合而形成接触阻障层1721。

在一些实施例中，接触导电层1722可以是一层或多层结构，其导电材料可以包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride；TiN)、氮化钽(tantalum nitride；TaN)、硅化镍(nickel silicide；NiSi)、硅化钴(cobalt silicide；CoSi)、其他合适的金属、或前述材料的组合。再者，在一些实施例中，可借由化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、其他合适的工艺、或前述工艺的组合而形成此导电材料。

根据本申请的一些实施例，各个接触插塞172所对应的第一重掺杂区111(例如p+区域)和第二重掺杂区112(例如n+区域)彼此电连接。若源极区域(即第二重掺杂区112)与基体(即井区106)之间有电荷聚集(使电压不为零)，则会对半导体装置的临界电压产生影响，造成不稳定的临界电压，此称为基体效应(body effect)。而根据本申请的一些实施例，由于第二重掺杂区112(即源极区域)接地，且第一重掺杂区111和第二重掺杂区112彼此物理性接触和电连接，因此操作半导体装置时在井区106处所累积的电荷可以经由第一重掺杂区111流动至接地的第二重掺杂区112而予以排除，进而避免上述基体效应，使半导体装置具有稳定的临界电压。

再参照图20，根据一些实施例，在形成接触插塞172之后，于层间介电层160和接触插塞172的上方形成一金属层182。金属层182覆盖接触插塞172，并与接触插塞172物理性和电性接触。因此，金属层182通过接触插塞172而与第一重掺杂区111、第二重掺杂区112以及和井区106电连接。

根据一些实施例，此金属层182可做为一半导体装置的顶部金属，以与做为源极区域的第二重掺杂区112电连接，因此又可称为源极金属层(source metal layer)182。在一些实施例中，导电结构130经由其他内连线(未示出)与源极金属层182电连接。

在一些实施例中，金属层182可包含铜、银、金、铝、钨、其他合适的金属材料、或前述材料的组合。在一些实施例中，金属层182的材料相同于接触插塞172的材料。在一些其他实施例中，金属层182的材料不同于接触插塞172的材料。依据一些实施例，可通过沉积工艺在接触插塞172上形成金属层182。在一些实施例中，沉积工艺可为物理气相沉积工艺、化学气相沉积工艺、其他合适的工艺或前述的组合。

再者，根据一些实施例，具有第一导电类型的基底100可做为半导体装置的漏极区域(drain region)。除了上述的源极金属层182，亦在具有第一导电类型(例如n型)的基底100的背面形成一漏极金属层(未示出)，而完成一半导体装置的工艺。在一些示例中，可通过背面抛光工艺(backside grounding process)先减薄晶圆厚度，再形成一背面金属(backside metal)于晶圆背面上，例如基底100的底表面100b上，以形成漏极金属层。

综合上述，本申请一些实施例所提出的半导体装置及其形成方法具有许多益处。根据一些实施例的半导体装置的导电结构130，可经由其他内连线(未示出)而电连接至源极金属层182。由于操作半导体装置时，第二重掺杂区112(即源极区域)和源极金属层182接地，因此，和源极电连接的导电结构130可与漂移区R_D(具有第二导电类型，例如n型)构成一萧特基二极管。而在井区106(具有第一导电类型，例如p型)和漂移区R_D的界面所产生的基体二极管是与实施例的萧特基二极管并联。在操作实施例的半导体装置时，载子会经由导通电阻(Von)更低的萧特基二极管流动，而非经由基体二极管流动。因此，根据实施例所提出的导电结构130，其电连接至源极(包括源极金属层182和源极区域(即第二重掺杂区112))所构成的上述萧特基二极管，可以使基体二极管失能，降低半导体装置的导通电阻，进而减少功率损失。

再者，根据本申请的一些实施例，其可构成萧特基二极管的导电结构130是设置于栅极结构GS的下方，例如位于栅极结构GS下方的漂移区R_D中，除了可以减少栅极-漏极电容(Cgd)，也不会额外占用外延层的台面区域，因此可缩小装置中相邻单元之间的间距(cellpitch)，进而降低通道区电阻以及缩减外延层的横向尺寸。一些实施例中，两个相邻的栅极结构GS之间仅包括一个第一重掺杂区111以及一个第二重掺杂区112(图20)，因此可以大幅缩减栅极结构GS的间距，进而缩减外延层的横向尺寸和半导体装置的面积。

再者，根据一些实施例所提出的导电结构130与栅极结构GS的形成方法，是在外延层102中形成接续的沟槽，例如贯穿井区106的第一沟槽121和延伸至漂移区R_D中的第二沟槽126，以在第二沟槽126中形成导电结构130和在第一沟槽121中形成栅极结构GS。因此，本申请提出的形成方法可以借由在外延层102中沟槽的延伸方向来控制导电结构130与栅极结构GS的形成位置，使导电结构130和栅极结构GS可精准的对位。因此，综合上述，实施例所提出的半导体装置及其形成方法可以通过与现有工艺相容的工序，即可使导电结构130能准确对位于上方的栅极结构GS，并且所制得的半导体装置在能形成萧特基二极管而降低导通电阻和减少功率损失的情况下，又可以同时达到缩减相邻单元(例如相邻的栅极结构GS)之间的间距，进而缩小半导体装置的面积等益处。

Claims

1.一种半导体装置，其特征在于，包括：

一基底，具有一第一导电类型；

一外延层，形成于该基底上，且该外延层具有该第一导电类型；

一井区，自该外延层的顶表面延伸至该外延层中，且该井区具有一第二导电类型；

一漂移区，形成于该外延层中且与该井区的底表面接触，且该漂移区具有该第一导电类型；

一栅极结构，自该外延层的该顶表面延伸穿过该井区并接触该漂移区；以及

一导电结构，形成于该漂移区中且位于该栅极结构的下方；其中该栅极结构的一栅极介电层分隔该导电结构和该栅极结构的一栅极电极。

2.如权利要求1所述的半导体装置，其特征在于，该导电结构的顶表面低于该井区的该底表面。

3.如权利要求1所述的半导体装置，其特征在于，该栅极结构的底表面到该井区的该底表面具有第一距离，该导电结构的底表面到该井区的该底表面具有第二距离，该第二距离大于该第一距离。

4.如权利要求1所述的半导体装置，其特征在于，该栅极结构的宽度大于该导电结构的宽度。

5.如权利要求1所述的半导体装置，其特征在于，自该井区的上方俯视时，该栅极结构于该基底的投影范围涵盖了该导电结构于该基底的投影范围。

6.如权利要求1所述的半导体装置，其特征在于，该栅极介电层包括一底部部分和一侧壁部分，该底部部分的厚度大于该侧壁部分的厚度；其中该底部部分使该导电结构和该栅极电极电性隔绝。

7.如权利要求1所述的半导体装置，其特征在于，更包括一遮蔽区域，形成于该漂移区中且包覆该导电结构的底表面和部分的侧表面；其中该遮蔽区域具有该第二导电类型；其中自该井区的上方俯视时，该栅极结构于该基底的投影范围与该遮蔽区域于该基底的投影范围重叠。

8.如权利要求1所述的半导体装置，其特征在于，该导电结构包括:一导电部和一金属硅化物衬层包覆该导电部的侧壁和底表面。

9.如权利要求8所述的半导体装置，其特征在于，该导电部和该金属硅化物衬层直接接触该栅极结构的该栅极介电层。

10.如权利要求1所述的半导体装置，其特征在于，更包括：

一第一重掺杂区，形成于该井区中且位于该栅极结构的一第一侧；其中该第一重掺杂区具有该第二导电类型；以及

一第二重掺杂区，形成于该井区中且位于该栅极结构的相对于该第一侧的一第二侧；其中该第二重掺杂区具有该第一导电类型，该第一导电类型不同于该第二导电类型。

11.如权利要求10所述的半导体装置，其特征在于，该第一重掺杂区直接接触邻近该栅极结构的该第一侧的该栅极介电层的部分，该第二重掺杂区直接接触邻近该栅极结构的该第二侧的该栅极介电层的部分。

12.如权利要求11所述的半导体装置，其特征在于，该导电结构的顶表面低于该第一重掺杂区的底表面以及低于该第二重掺杂区的底表面。

13.如权利要求11所述的半导体装置，其特征在于，更包括：

另一第一重掺杂区形成于该井区中，且该另一第一重掺杂区邻近并直接接触该第二重掺杂区；

其中，该第二重掺杂区位于该另一第一重掺杂区与该栅极结构之间。

14.如权利要求13所述的半导体装置，其特征在于，更包括：

另一栅极结构邻近该栅极结构，且该另一栅极结构自该外延层的该顶表面延伸穿过该井区并接触该漂移区；

其中，该另一第一重掺杂区位于该另一栅极结构与该第二重掺杂区之间，且该另一第一重掺杂区直接接触该另一栅极结构。

15.一种半导体装置的形成方法，其特征在于，包括：

提供具有一第一导电类型的一基底；

在该基底上形成具有该第一导电类型的一外延层；

自该外延层的顶表面掺杂，以在该外延层中形成一井区，且该井区具有一第二导电类型；其中在该井区的下方为一漂移区，该漂移区具有该第一导电类型且与该井区的底表面接触；

在该漂移区中形成多个导电结构；以及

在所述多个导电结构的上方分别形成栅极结构；其中所述多个栅极结构自该外延层的该顶表面延伸穿过该井区，所述多个栅极结构的底部部分位于该漂移区中，且所述多个栅极结构各包括一栅极介电层包覆一栅极电极；

其中，该栅极介电层分隔相应的该导电结构和该栅极结构。

16.如权利要求15所述的半导体装置的形成方法，其特征在于，在形成该井区之后和形成所述多个导电结构之前，更包括：

自该外延层的该顶表面在该井区中掺杂，以形成交替设置的多个第一重掺杂部和多个第二重掺杂部；其中所述多个第一重掺杂部具有该第二导电类型，所述多个第二重掺杂部具有该第一导电类型；以及

去除所述多个第一重掺杂部和所述多个第二重掺杂部的各个的一些部分，并且去除部分的该井区和部分的该外延层，以形成多个第一沟槽；其中所述多个第一沟槽自该外延层的该顶表面延伸穿过该井区，且所述多个第一沟槽的底表面暴露出该漂移区。

17.如权利要求16所述的半导体装置的形成方法，其特征在于，该漂移区中包括多个遮蔽区域，且所述多个遮蔽区域分别对应所述多个第一沟槽的下方，所述多个遮蔽区域具有该第二导电类型。

18.如权利要求17所述的半导体装置的形成方法，其特征在于，更包括：

自所述多个第一沟槽的所述多个底表面去除部分的该漂移区和部分的所述多个遮蔽区域，以形成多个第二沟槽；其中所述多个第二沟槽分别连通相应的所述多个第一沟槽，且所述多个第二沟槽的底表面暴露出所述多个遮蔽区域。

19.如权利要求18所述的半导体装置的形成方法，其特征在于，所述多个第一沟槽的各个的宽度大于所述多个第二沟槽的各个的宽度。

20.如权利要求18所述的半导体装置的形成方法，其特征在于，形成所述多个导电结构包括：

在所述多个第二沟槽的各个形成一金属硅化物衬层；

在该外延层的该顶表面的上方沉积一第一导电材料，且该第一导电材料填入所述多个第二沟槽和所述多个第一沟槽；以及

去除部分的该第一导电材料，在所述多个第二沟槽的该第一导电材料的留下部分形成第一导电部；

其中在所述多个第二沟槽的各个第二沟槽中，该金属硅化物衬层包覆该第一导电部的侧壁和底表面。

21.如权利要求20所述的半导体装置的形成方法，其特征在于，形成所述多个栅极结构包括：

在所述多个第一沟槽的侧壁和底表面上形成一介电层；

在该外延层的该顶表面上沉积一第二导电材料，该第二导电材料位于该介电层上，且该第二导电材料填入所述多个第一沟槽中；以及

去除部分的该第二导电材料和部分的该介电层；其中在所述多个第一沟槽的各个第一沟槽中，该第二导电材料的留下部分形成一第二导电部，该介电层的留下部分形成该栅极介电层；

其中，在所述多个第一沟槽的各个第一沟槽中，该栅极介电层包覆该第二导电部的侧壁和底表面，且该第二导电部与下方的该第一导电部是以该栅极介电层相隔开来。

22.如权利要求16所述的半导体装置的形成方法，其特征在于，所述多个第一重掺杂部的留下部分和所述多个第二重掺杂部的留下部分分别为第一重掺杂区和第二重掺杂区，且所述多个第一沟槽的各个的相对两侧分别接触所述多个第一重掺杂区的其中一个和所述多个第二重掺杂区的其中一个。

23.如权利要求15所述的半导体装置的形成方法，其特征在于，更包括：

于该井区中形成多个第一重掺杂区，所述多个第一重掺杂区相距设置；其中所述多个第一重掺杂区具有该第二导电类型；以及

于该井区中形成多个第二重掺杂区，所述多个第二重掺杂区相距设置；其中所述多个第二重掺杂区具有该第一导电类型，该第一导电类型不同于该第二导电类型。

24.如权利要求23所述的半导体装置的形成方法，其特征在于，相邻的两所述多个栅极结构之间包括所述多个第一重掺杂区的其中之一以及所述多个第二重掺杂区的其中之一。