JP3610779B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の外部接続技術、及び半導体装置のパッケージ技術に関する。
【０００２】
【従来の技術】
従来、半導体基板上に回路を構成する素子が形成され、かつ回路の入出力および電源電圧を供給するためのパッドを有し、該パッド上に形成されたパッシベーションの開口部を介して金属膜及び金属メッキバンプを形成する場合、特開昭５７−１２６１５０号公報のように回路の保護膜としてリンガラス膜及び窒化膜よりなる事は周知で有る。また、特開平１−４２８４１号公報による金属メッキバンプ形成後に第二のパッシベーション膜を形成する方法や特開昭６０−２４５２５７号公報、特開昭５７−２５４９号公報のように構造で工夫する方法が提案されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記前述した従来技術の方法であるパッシベーション膜を２層にする方法では、パッシベーションの膜厚が不明で、薄い場合、金属メッキバンプを介して例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍｅｔｅｄ Ｂｏｎｄｉｎｇ）で実装すると５００℃近い温度と加重により前記パッシベーション膜にクラックが入る事があり不安定で信頼性にかけていた。また後述した各方法では構造が複雑で、コストもかかり、且つ各膜を形成する場合の整合性および各膜の欠陥等による他の不良を引き起こし安定性にかけていた。
【０００４】
【課題を解決するための手段】
本発明の半導体装置は、かかる問題に鑑み、半導体基板上に回路を構成する素子が形成され、かつ前記回路の入出力および電源電圧を供給するためのパッドを有し、前記パッド上に形成されたパッシベーションの開口部を介して金属膜及び金属メッキバンプを形成された半導体装置において、前記金属メッキバンプの下には、Ｔｉ、ＴｉＷ、Ｔａ、Ｃｒ、Ａｌのいずれかもしくは積層からなる第１の金属層と、Ｎｉ、Ｐｔ、Ｐｄ、Ｃｕ、Ｗ、Ｍｏ、Ａｕのいずれかもしくは積層からなる第２の金属層とを有し、前記パッシベーション膜の厚みは２マイクロメートル以上であり、前記パッシベーション膜は酸化シリコン膜からなる第１のパッシベーション膜と、前記第１のパッシベーション膜上に形成され、窒化シリコン膜からなる第２のパッシベーション膜と、を有し、前記第１のパッシベーション膜は前記パッド上に形成された第１の開口部を有し、前記第２のパッシベーション膜は前記パッド上に形成された第２の開口部を有し、前記第２の開口部は前記第１の開口部よりも大きいことを特徴とする。
【０００５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面を用いて説明する。
【０００６】
（第一実施形態）図１を用いて本発明の半導体装置形成プロセスの一例を説明する。尚、半導体基板上に回路を構成する工程は従来の半導体プロセスと同様であるので説明を省略し、回路を構成し、該回路の入出力及び電源電圧を供給するためのパッド１２を前記半導体基板１１上に形成後、本発明のパッシベーション膜１３を酸化シリコンでＣＶＤ法を用い２．２±０．２マイクロメートルの範囲で形成した後、開口部１４を形成する。該半導体基板上に図１の（１）から（４）のプロセスを経て金属メッキバンプを形成する。まず、図１の（１）に記載するように前記半導体基板１１上に連続スパッタにて密着金属層１５をＴｉＷで２０００オングストローム形成し、続けてバリアー金属層１６をＡｕで２０００オングストローム形成した。次に図１の（２）に記載するようにフォトレジスト１７を３０マイクロメートル厚で塗布後、所定の工程を経て選択メッキ用開口部１８を形成する。次に図１（３−１）に記載するようにメッキ用給電部１９を用いてＡｕの金属メッキバンプ２０を析出、成長させる。のち図１（３−２）に記載のように前記フォトレジスト１７を所定の工程で剥離、除去し、図１（４）に記載するように前記金属メッキバンプ２０をマスクにしてヨウ化カリウムとヨウ素の混合液にて前記バリアー金属層１６であるＡｕをエッチング、続けて、過酸化水素水と水の混合液を用いて前記密着金属層１５で有るＴｉＷをエッチングする。前記図１で説明したプロセスを経て、図２に記載の半導体装置を完成させた。
【０００７】
前記で説明した構造、プロセスにてパッシベーション膜１３の厚みを振った半導体装置を作成し該半導体装置を用いてＴＡＢ実装を行い評価した結果を図３及び図６を用いて説明する。図３は本発明を適応して有効な半導体装置を回路基板にＴＡＢ実装した一例の断面図である。この実施例の金属メッキバンプは回路が形成された基板２１の上に形成された後、製品回路を組み込むための回路基板２３上に形成された金属配線２４にバンプ部２２を介して１バンプ部２２当り５２０℃加熱、加重５０ｇの条件で加熱圧着した。評価した結果、図６に記載のように１０バンプずつ確認し、酸化シリコン膜が２．０マイクロメートル以上の時良好な結果を得た。尚、前記パッシベーション膜をリンガラスにして同じく作成した半導体装置も図６に記載するように良好な結果を得る事ができた。前記半導体装置を−３０℃及び８０℃の温度サイクル試験に投入したがパッシベーション膜の厚みが２．０マイクロメートル以上の物は回路のストレスマイグレーションも無くクラックも発生しなかった。
【０００８】
（第二実施形態）第二の実施形態を図４を用いて説明する。回路を形成した基板１１上にパッド１２を形成後、ＣＶＤを用いて第一のパッシベーション膜１３を酸化シリコンにて成膜後開口部１４を空けて形成した。該第一のパッシベーション膜１３上に同じくＣＶＤ法で窒化シリコンで第二のパッシベーション膜２５を成膜後、開口部１４を重なるように形成した。但し、第一のパッシベーション膜１３及び第二のパッシベーション膜２５は本実施形態の説明では重なる用に形成したが、望ましくは第二のパッシベーション膜２５の開口部が第一のパッシベーション膜１３より少なくとも大きく設定した方がステップカバレッジは良くなる。更に望ましくは３マイクロメートル以上大きくした方が良い。前記パッシベーション膜を重ねた構造にて窒化シリコン膜厚を振り評価した結果を図６に記載する。第一実施形態と同様の良好な結果を得る事が出来た。
【０００９】
（第三実施形態）図５を用いて説明する。図１で記載したフォトレジストの変わりに感光性ポリイミドを用いて金属メッキバンプを形成する。本実施形態では、前記感光性ポリイミド２６の膜厚を１５マイクロメートルとし金属メッキバンプ２０を２０マイクロメートルで形成した。第一実施形態および第二実施形態と同様の評価を行い、本発明の効果を確認出来た。尚本発明の半導体装置をＴＡＢ以外の例えばＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）に適応しても何ら問題は無く、適応される実装方法に制約される事が無い事は言うまでも無い。
【００１０】
【発明の効果】
以上説明したように、本発明は半導体基板上に回路を構成する素子が形成され、かつ回路の入出力および電源電圧を供給するためのパッドを有する半導体装置において、パッシベーションの膜厚を単層もしくは積層においても全膜厚２．０マイクロメートル以上とするという新たな観点から調査し、従来と異なるプロセスを取る事なく、簡単に実装時のパッシベーション膜のクラックを防止出来る事を新たな効果を発見し確認出来た。本発明により半導体装置の信頼性を大幅に向上する事が可能となった。
【図面の簡単な説明】
【図１】本発明の好適なプロセス一実施形態を示す工程図。
【図２】本発明の好適な一実施形態を示す断面構造図。
【図３】本発明の半導体装置を一実装実施形態を示すした断面構造を示す図。
【図４】本発明の第二の好適な実施形態を示す断面構造図。
【図５】本発明の第三の好適な実施形態を示す断面構造図。
【図６】本発明を適用した場合の評価結果を示す図。
【符号の説明】
１１ 半導体基板
１２ パッド
１３ パッシベーション膜
１４ 開口部
１５ 密着金属層
１６ バリアー金属層
１７ フォトレジスト
１８ 選択メッキ用開口部
１９ メッキ用給電部
２０ 金属メッキバンプ
２１ 回路が形成された基板
２２ バンプ部
２３ 製品回路を組み込むための回路基板
２４ 金属配線
２５ 第二のパッシベーション膜
２６ 感光性ポリイミド
Claims (3)
- 半導体基板上に回路を構成する素子が形成され、かつ前記回路の入出力および電源電圧を供給するためのパッドを有し、前記パッド上に形成されたパッシベーションの開口部を介して金属膜及び金属メッキバンプを形成された半導体装置において、
前記金属メッキバンプの下には、Ｔｉ、ＴｉＷ、Ｔａ、Ｃｒ、Ａｌのいずれかもしくは積層からなる第１の金属層と、Ｎｉ、Ｐｔ、Ｐｄ、Ｃｕ、Ｗ、Ｍｏ、Ａｕのいずれかもしくは積層からなる第２の金属層とを有し、
前記パッシベーション膜の厚みは２マイクロメートル以上であり、
前記パッシベーション膜は酸化シリコン膜からなる第１のパッシベーション膜と、前記第１のパッシベーション膜上に形成され、窒化シリコン膜からなる第２のパッシベーション膜と、を有し、
前記第１のパッシベーション膜は前記パッド上に形成された第１の開口部を有し、
前記第２のパッシベーション膜は前記パッド上に形成された第２の開口部を有し、
前記第２の開口部は前記第１の開口部よりも大きいことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、前記パッシベーション膜上に形成された有機樹脂層を有することを特徴とする半導体装置。
- 請求項２記載の半導体装置において、前記有機樹脂層をメッキ時の選択メッキ用マスクとして用いられることを特徴とする半導体装置。
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