JP2023175143A - 半導体装置 - Google Patents

Abstract

【課題】おもて面電極、めっき膜の局所的な腐食を抑制することができ、信頼性の高い半導体装置を提供する。【解決手段】半導体装置は、半導体基体１８と、半導体基体１８の表面に設けられた第１電極１２と、第１電極１２の端部を覆う保護膜２４と、保護膜２４の開口部において、第１電極１２上に設けられた第２電極２０と、第２電極２０上に設けられた金属板とを備える。第２電極２０の最表面Ｓ１の半導体基体１８からの高さｈ１＋ｈ２は保護膜２４の最表面Ｓ２の半導体基体１８からの高さｈ３より高い。【選択図】図２Ａ

Description

この発明は、半導体装置に関する。

パワー半導体モジュールは、１つまたは複数の半導体装置を内蔵して、直流と交流の変換、直流同士、または交流同士の電圧電流変換接続の一部または全体を構成し、かつ、半導体装置と積層基板または金属基板との間が電気的に絶縁された構造を持つパワー半導体デバイスである。パワー半導体モジュールは、産業用途としてエレベータなどのモータ駆動制御インバータなどに使われている。さらに近年では、車載用モータ駆動制御インバータに広く用いられるようになっている。車載用インバータでは、燃費向上のため小型・軽量化や、エンジンルーム内の駆動用モータ近傍に配置されることから、高温動作での長期信頼性が求められる。

パワー半導体モジュールに採用される半導体装置には、例えばＳｉ（珪素）あるいはＳｉＣ（炭化珪素）を基材とする半導体素子が使用されることが多い。図５は、従来の半導体装置の構造を示す上面図である。図５に示すように、半導体装置１５０には、オン状態のときに電流が流れる活性領域１４０と、活性領域１４０の周囲を囲んで耐圧を保持するエッジ終端領域１４１からなり、活性領域１４０には、例えば、Ａｌ（アルミニウム）からなるおもて面電極（不図示）およびゲート電極パッド１２２が設けられている。半導体装置１５０は、例えば、半導体基板上にＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が形成されている半導体素子である。

半導体素子のおもて面電極周囲には、半導体素子内部へのイオンの拡散を防止し、半導体素子を絶縁するための保護膜として、おもて面電極上にポリイミド膜（パッシベーション膜）１２４が成膜されている。従来、保護膜として、ＳｉＮ（窒化シリコン）膜、無機材料が使用されているが、有機材料であるポリイミド膜１２４が多く使用されている。ポリイミド膜１２４は、スピンコート法やインクジェット法などの湿式方式で成膜が行われ、無機材料の成膜よりもポリイミド膜１２４の成膜は簡易であるという効果がある。

また、リードフレーム配線１２５をおもて面電極にはんだ（不図示）で接合しやすくするために、ポリイミド膜１２４の開口部にＮｉ（ニッケル）等のめっき膜１２０が設けられる。ポリイミド膜１２４は、めっき膜１２０をめっき法でＮｉ等を形成する際、めっき膜１２０がおもて面電極上に選択的に析出するよう、マスクとしての機能を有する。めっき膜１２０は、ポリイミド膜の端部１２１で、ポリイミド膜１２４上に一部が重なっている。

図６は、従来の半導体装置の他の構造を示す上面図である。従来の半導体装置１５０の他の構造では、半導体装置の信頼性をさらに向上させるために、メイン半導体素子と同一の半導体基板に、電流センス部（不図示）、温度センス部（不図示）および過電圧保護部（不図示）等の高機能領域を配置する半導体装置が提案されている。このような高機能領域を配置する場合、図６に示すように、高機能領域の電極パッドである信号電極パッド１２３が活性領域１４０内に配置される。

おもて面電極上のポリイミド膜の端部１２１の形状を平面視において外側へ膨らむ凸形状の部分を含むようにして、この部分のＲ（曲率半径）を２００μｍ以上とする方法が公知である（例えば、下記特許文献１参照）。これにより、応力が緩和されて、おもて面電極上のポリイミド膜１２４の開口部に形成されるめっき膜１２０と、ポリイミド膜１２４との密着性が向上し、Ａｌからなるおもて面電極とＮｉからなるめっき膜１２０との電極腐食を抑制できる。

また、パワーＭＯＳＦＥＴの集積回路部において、パッシベーション層より厚いニッケルめっき膜（金属ストラップ層）を設けることより、バスの抵抗を大幅に減少させる方法が公知である（例えば、下記特許文献２参照）。

特許第６９０６６８１号公報 特開平８－２６４７８５号公報

ここで、図７は、従来の半導体装置の構造を示す断面図である。図７は、図５および図６のｂ－ｂ’部分の断面を示している。図７に示すように、めっき膜１２０の最表面の半導体基体１１８からの高さ（めっき膜１２０の高さｈ１１とおもて面電極１１２の高さｈ１２の和）が、ポリイミド膜１２４の最表面の半導体基体１１８からの高さ（ポリイミド膜１２４の高さｈ１３）より低くなっている（ｈ１１＋ｈ１２＜ｈ１３）。このようにすることで、ポリイミド膜１２４の開口部でめっき膜１２０とおもて面電極１１２との密着性を向上させている。

しかしながら、上述した従来の構造では、ポリイミド膜の端部１２１にてめっき膜１２０の厚さｈ１１にばらつきが発生する。特に、図６の従来の半導体装置の他の構造のように、信号電極パッド１２３を配置すると、ポリイミド膜の端部１２１でＲが大きい部分が生じ、この部分でばらつきの差が大きくなる。この場合、はんだ接合を行う際に、溶融はんだの流れが生じ、はんだ厚さの局部ばらつきが発生して、その箇所で熱集中が発生する。このため、めっき膜１２０とポリイミド膜１２４との密着性が弱くなる部分ができ、この部分のめっき膜１２０とポリイミド膜１２４との境界に空隙が発生し、この空隙部分より、Ａｌからなるおもて面電極１１２、Ｎｉからなるめっき膜１２０が局所的に腐食し、信頼性が低下するという課題がある。

この発明は、上述した従来技術による問題点を解消するため、おもて面電極、めっき膜の局所的な腐食を抑制することができ、信頼性の高い半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基体の表面に第１電極が設けられる。前記第１電極の端部を覆う保護膜が設けられる。前記保護膜の開口部において、前記第１電極上に第２電極が設けられる。前記第２電極上に金属板が設けられる。前記第２電極の最表面の前記半導体基体からの高さは、前記保護膜の最表面の前記半導体基体からの高さより高い。

また、この発明にかかる半導体装置は、上述した発明において、前記第２電極の最表面の前記半導体基体からの高さは、前記保護膜の最表面の前記半導体基体からの高さより１μｍ以上１０μｍ高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記金属板上にリードフレーム配線が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２電極は複数設けられており、前記金属板は複数の前記第２電極を電気的に接続することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記金属板は、前記半導体基体、前記第１電極、前記保護膜および前記第２電極を有する複数の半導体チップの前記第２電極を電気的に接続することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記複数の半導体チップは、ＩＧＢＴとダイオードであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記複数の半導体チップは、複数のＭＯＳＦＥＴであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、ゲート電極をさらに備え、前記ゲート電極に前記第２電極が設けられることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記金属板は、水冷されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、アルミニウムを含む合金であり、前記第２電極は、ニッケルを含む合金であり、前記保護膜は、ポリイミド膜であることを特徴とする。

上述した発明によれば、めっき膜（第２電極）の最表面の半導体基体からの高さを、ポリイミド膜（保護膜）の最表面の半導体基体からの高さより高くしているため、半導体チップ内部にて分断されためっき膜を、めっき膜上に金属板を設けることで電気的に接続することが可能になり、この上にリードフレーム配線を構成できる。これにより、おもて面電極、めっき膜の局所的な腐食を抑制することができる。また、リードフレーム配線の面積を従来構造より５倍以上にすることができ、この金属板によりチップの表面からの放熱を従来構造より１０倍以上に改善することができる。このため、半導体装置の寿命を大幅に改善することができる。

本発明にかかる半導体装置によれば、おもて面電極、めっき膜の局所的な腐食を抑制することができ、信頼性が高い。

実施の形態にかかる半導体装置の構造を示す上面図である。 実施の形態にかかる半導体装置の構造を示す断面図である。 実施の形態にかかる半導体装置の構造を示す断面図である。 実施の形態にかかる半導体装置の他の構造を示す断面図である。 実施の形態にかかる半導体装置の半導体基体の構造を示す断面図である。 従来の半導体装置の構造を示す上面図である。 従来の半導体装置の他の構造を示す上面図である。 従来の半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

（実施の形態）
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図１は、実施の形態にかかる半導体装置の構造を示す上面図である。図１に示す実施の形態にかかる半導体装置５０は、オン状態で半導体基板の深さ方向にドリフト電流が流れる縦型半導体素子であってよい。

半導体装置５０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）、あるいはダイオードチップ等の半導体素子である。

活性領域４０はオン状態で電流が流れる領域であり、エッジ終端領域４１は、活性領域４０の周囲を囲み、半導体装置５０のおもて面側の電界を緩和して耐圧を保持する領域である。エッジ終端領域４１には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

活性領域４０には、半導体装置５０のオン時に主電流が流れるメイン有効領域（不図示）や、半導体装置５０を保護・制御するための回路部（不図示）が配置される。メイン有効領域は、例えば略矩形状の平面形状を有し、活性領域４０の大半の表面積を占めている。回路部は、例えば、電流センス部、温度センス部、過電圧保護部および演算回路部等の高機能部である。

メイン有効領域上におもて面電極（第１電極）１２が設けられる。おもて面電極１２は、後述するめっき膜２０およびポリイミド膜（保護膜）２４に覆われているため、図１では図示されていない（図２Ａ参照）。おもて面電極１２は、ＭＯＳＦＥＴの場合、ソース電極であり、ＩＧＢＴの場合、エミッタ電極であり、例えば、ＡｌＳｉ（アルミニウムシリコン合金）で形成される。なお、おもて面電極１２は、ＡｌＳｉに限定されるものではない。

おもて面電極１２上にポリイミド膜２４が成膜されている。ポリイミド膜２４の開口部内に、後述する金属板２６をおもて面電極１２にはんだ（不図示）で接合しやすくするために、めっき膜（第２電極）２０が設けられている。ポリイミド膜２４は、保護膜として機能する樹脂膜である。樹脂膜は、ポリイミド膜に限らず、他の有機樹脂膜であってもよく、ＳｉＮ（窒化シリコン）膜の無機材料でもよい。

めっき膜２０は、ＮｉまたはＮｉＰ（ニッケルリン）やＮｉＢ（ニッケルボロン）などのＮｉ合金でもよく、銅やアルミニウムや金でもよい。また、これらの積層膜でもよい。また、Ｎｉめっき膜の上にさらにＡｕめっき膜を形成してもよい。めっき膜２０は、ポリイミド膜の端部２１で、ポリイミド膜２４上に重なっている（図２Ａ参照）。

図２Ａ、図２Ｂは、実施の形態にかかる半導体装置の構造を示す断面図である。図２Ａは、図１のａ－ａ’部分の断面構造を示す断面図である。図２Ｂは、図１の切断線ｂ－ｂ’部分の断面構造を示す断面図である。図２Ａ、図２Ｂに示すように、半導体基体１８上に２つのおもて面電極１２とポリイミド膜２４が設けられる。ポリイミド膜２４は、おもて面電極１２の一部を覆い、２つのおもて面電極１２のそれぞれにおいて、おもて面電極１２上のポリイミド膜２４が覆っていない開口部にめっき膜２０が設けられる。ポリイミド膜２４およびめっき膜２０は、ともに断面が傾斜しており、めっき膜２０の一部は、ポリイミド膜の端部２１上に重なっている。

図２Ａに示すように、めっき膜２０の最表面Ｓ１の半導体基体１８からの高さ（めっき膜２０の高さｈ１とおもて面電極１２の高さｈ２との和ｈ１＋ｈ２）が、ポリイミド膜２４の最表面Ｓ２の半導体基体１８からの高さ（ポリイミド膜２４の高さｈ３）より高くなっている（ｈ１＋ｈ２＞ｈ３）。最表面とは、半導体基板のおもて面に垂直な方向に、半導体基体１８から最も離れた面である。この差（ｈ１＋ｈ２－ｈ３）は、１μｍ以上１０μｍ以下であることが好ましい。例えば、この構造は、めっき膜２０の高さｈ１をポリイミド膜２４の高さｈ３より高くすることで、実現できる。

このように、めっき膜２０の最表面Ｓ１の半導体基体１８からの高さｈ１＋ｈ２を、ポリイミド膜２４の最表面Ｓ２の半導体基体１８からの高さｈ３より高くすることで、ポリイミド膜の端部２１にてめっき膜２０の厚さのばらつきを抑制でき、特に、ポリイミド膜の端部２１でＲが大きい部分のばらつきの差を小さくすることができる。これにより、はんだ接合を行う際に、溶融はんだの流れが生じるが、はんだ厚さの局部ばらつきが抑制されているため、その箇所で熱集中が発生しない。このため、めっき膜２０とポリイミド膜２４との密着性が強くなり、おもて面電極１２、めっき膜２０が局所的に腐食することを抑制でき、信頼性の高い半導体装置を提供できる。

また、図１に示すように、ゲート電極パッド２２等の他の電極パッドにより、おもて面電極１２上のめっき膜２０は、半導体チップ内部で複数に分断されている。めっき膜２０の最表面Ｓ１の半導体基体１８からの高さｈ１＋ｈ２を、ポリイミド膜２４の最表面Ｓ２の半導体基体１８からの高さｈ３より高くしているため、半導体チップ内部にて複数に分断されためっき膜２０において、複数のめっき膜２０上にわたる金属板２６を設けることで電気的に接続することが可能になり、この上にリードフレーム配線２５を構成できる。金属板２６は、例えば、放熱性に優れた銅板である。これにより、リードフレーム配線２５の面積を従来構造より５倍以上にすることができ、この金属板２６によりチップの表面からの放熱を従来構造より１０倍以上に改善することができる。このため、半導体装置の寿命を大幅に改善することができる。図１では、ゲート電極パッド２２、信号電極パッド（不図示）により分断されためっき膜２０の２つの領域を金属板２６で電気的に接続している。

おもて面電極１２は、他の回路部に比べて電流能力が大きいため、メイン有効領域のほぼ全面を覆う。おもて面電極１２は、他の電極パッドと離れて配置されている。他の電極パッドは、例えば略矩形状の平面形状であり、外部端子電極やワイヤの接合に必要な表面積を有する。他の電極パッドは、例えば、ゲート電極パッド２２や信号電極パッドであり、信号電極パッドは、電流センス部の電極パッド、温度センス部のカソードパッド、アノードパッド、過電圧保護部の電極パッドおよび演算回路部の電極パッド等である。

図１では、信号電極パッドは、金属板２６に覆われているため、図１では図示されていない。おもて面電極１２以外の他の電極パッドは、ゲート電極パッド２２が複数の構成であったり、信号電極パッドが複数の構成であってもよい。

図３は、実施の形態にかかる半導体装置の他の構造を示す断面図である。図３では、半導体チップ２８と半導体チップ２９を並列接続し、金属板２７上に設けた半導体装置を示す。めっき膜２０の最表面Ｓ１の半導体基体１８からの高さｈ１＋ｈ２を、ポリイミド膜２４の最表面Ｓ２の半導体基体１８からの高さｈ３より高くしているため、半導体チップと半導体チップ同士をめっき膜２０上に設けた金属板２６で電気的に接続することが可能になり、この上にリードフレーム配線２５を構成できる。これにより、２つの半導体チップを並列接続する場合、リードフレーム配線２５の面積を従来構造より１０倍以上にすることができ、この金属板２６により半導体チップの表面からの放熱を従来構造より２０倍以上に改善することができる。このため、半導体チップを並列接続する際の半導体チップ間の熱も分散され、半導体装置の寿命を大幅に改善することができる。

図３では、２つの半導体チップを並列接続した半導体装置を示すが、３つ以上の半導体チップを並列接続してもよい。２つの半導体チップは、同じ構造の半導体チップであってもよいし、異なる構造の半導体チップであってもよい。例えば、ＭＯＳＦＥＴとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）の組み合わせや、ＩＧＢＴとＦＷＤの組み合わせであってもよく、ＭＯＳＦＥＴを並列接続して大電流化してもよい。

半導体チップ２８，２９の裏面電極１３と金属板２７、および半導体チップ２８，２９のめっき膜２０と金属板２６は、それぞれはんだで接合されている。また、金属板２６および金属板２７は、はんだで接合する以外に圧接で接合してもよい。さらに、金属板２６および金属板２７を水冷することで、半導体チップを放熱してもよい。また、リードフレーム配線２５ではなく、金属パターン付き絶縁基板を用いることもできる。この場合、ゲート電極１０もメッキすることで、ゲート電極１０も同時に配線できる（図４参照）。

半導体基体１８は、半導体基板上に設けられた複数の半導体層から構成される。図４は、実施の形態にかかる半導体装置の半導体基体の構造を示す断面図である。図４では、炭化珪素（ＳｉＣ）を用いて作製（製造）されたトレンチ型ＭＯＳＦＥＴ７０の場合の半導体基体１８を示す。

図４に示すように、実施の形態にかかる半導体装置は、ｎ⁺型炭化珪素基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ^-型炭化珪素エピタキシャル層２が堆積されている。

ｎ⁺型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ^-型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。

ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層６が設けられている。以下、ｎ⁺型炭化珪素基板１とｎ^-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とが半導体基体（炭化珪素からなる半導体基板）１８となる。

ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち半導体基体１８の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。

炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ⁺型炭化珪素基板１側に対して反対側（半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ^-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するおもて面電極１２が設けられている側）からおもて面電極１２側に突出していてもよい。

ｎ型高濃度領域５（２）のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ⁺型ベース領域３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と深さ方向（おもて面電極１２から裏面電極１３への方向）に対向する位置に第２ｐ⁺型ベース領域４が設けられている。第１ｐ⁺型ベース領域３は、第２ｐ⁺型ベース領域４と同じ厚さの下部第１ｐ⁺型ベース領域３ａと、下部第１ｐ⁺型ベース領域３ａおよびｐ型ベース層６と接する上部第１ｐ⁺型ベース領域３ｂとから構成されている。第２ｐ⁺型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ⁺型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ⁺型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。

また、ｎ^-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ⁺型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ⁺型領域１７が設けられる。なお、深い位置とは、第１ｐ⁺型ベース領域３よりもドレイン電極１３に近い位置のことである。

ｐ型ベース層６の内部には、炭化珪素半導体基体１８の第１主面側にｎ⁺型ソース領域７が選択的に設けられている。また、ｐ⁺型コンタクト領域８が選択的に設けられていてもよい。ｎ⁺型ソース領域７の不純物濃度は、ｎ^-型炭化珪素エピタキシャル層２の不純物濃度よりも高い。またｐ⁺型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度よりも高い。

層間絶縁膜１１は、半導体基体１８の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極となるおもて面電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ型ベース層６に接する。また、ｐ⁺型コンタクト領域８が設けられる場合、おもて面電極１２は、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接する。おもて面電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。おもて面電極１２上には、ソース電極パッド（不図示）が設けられている。おもて面電極１２と層間絶縁膜１１との間に、例えばおもて面電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。

また、ゲート電極パッド２２や信号電極パッド２３が設けられている領域では、ＭＯＳゲート構造が形成されず、半導体基体１８上に層間絶縁膜１１が設けられ、半導体基体１８が、ゲート電極パッド２２や信号電極パッド２３と絶縁している。

以上、説明したように、実施の形態によれば、めっき膜の最表面の半導体基体からの高さを、ポリイミド膜の最表面の半導体基体からの高さより高くしているため、おもて面電極１２、めっき膜２０が局所的に腐食することを抑制でき、信頼性の高い半導体装置を提供できる。また、半導体チップ内部にて分断されためっき膜を、複数のめっき膜上にわたる金属板を設けることで電気的に接続することが可能になり、この上にリードフレーム配線を構成できる。これにより、リードフレーム配線の面積を従来構造より５倍以上にすることができ、この金属板によりチップの表面からの放熱を従来構造より１０倍以上に改善することができる。このため、半導体装置の寿命を大幅に改善することができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、半導体として、炭化珪素（ＳｉＣ）の他、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）などの半導体にも適用可能である。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型炭化珪素エピタキシャル層
３ 第１ｐ⁺型ベース領域
３ａ 下部第１ｐ⁺型ベース領域
３ｂ 上部第１ｐ⁺型ベース領域
４ 第２ｐ⁺型ベース領域
５ ｎ型高濃度領域
６ ｐ型ベース層
７ ｎ⁺型ソース領域
８ ｐ⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２、１１２ おもて面電極
１３ 裏面電極
１６ トレンチ
１７ ｎ⁺型領域
１８、１１８ 半導体基体
２０、１２０ めっき膜
２１、１２１ ポリイミド膜の端部
２２、１２２ ゲート電極パッド
２３、１２３ 信号電極パッド
２４、１２４ ポリイミド膜
２５、１２５ リードフレーム配線
２６、２７ 金属板
２８、２９ 半導体チップ
４０、１４０ 活性領域
４１、１４１ エッジ終端領域
５０、１５０ 半導体装置
７０ トレンチ型ＭＯＳＦＥＴ

Claims (10)

1. 半導体基体と、
   前記半導体基体の表面に設けられた第１電極と、
   前記第１電極の端部を覆う保護膜と、
   前記保護膜の開口部において、前記第１電極上に設けられた第２電極と、
   前記第２電極上に設けられた金属板と、
   を備え、
   前記第２電極の最表面の前記半導体基体からの高さは、前記保護膜の最表面の前記半導体基体からの高さより高いことを特徴とする半導体装置。
2. 前記第２電極の最表面の前記半導体基体からの高さは、前記保護膜の最表面の前記半導体基体からの高さより１μｍ以上１０μｍ高いことを特徴とする請求項１に記載の半導体装置。
3. 前記金属板上にリードフレーム配線が設けられていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２電極は複数設けられており、前記金属板は複数の前記第２電極を電気的に接続することを特徴とする請求項１に記載の半導体装置。
5. 前記金属板は、前記半導体基体、前記第１電極、前記保護膜および前記第２電極を有する複数の半導体チップの前記第２電極を電気的に接続することを特徴とする請求項１に記載の半導体装置。
6. 前記複数の半導体チップは、ＩＧＢＴとダイオードであることを特徴とする請求項５に記載の半導体装置。
7. 前記複数の半導体チップは、複数のＭＯＳＦＥＴであることを特徴とする請求項５に記載の半導体装置。
8. ゲート電極をさらに備え、
   前記ゲート電極に前記第２電極が設けられることを特徴とする請求項１に記載の半導体装置。
9. 前記金属板は、水冷されていることを特徴とする請求項１に記載の半導体装置。
10. 前記第１電極は、アルミニウムを含む合金であり、
    前記第２電極は、ニッケルを含む合金であり、
    前記保護膜は、ポリイミド膜であることを特徴とする請求項１～９のいずれか一つに記載の半導体装置。

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