JPH065625A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ｉ型半導体膜のチャンネルとなる領域を保護す
るブロッキング膜をゲート絶縁膜にダメージを与えるこ
となく形成して、薄膜トランジスタの製造歩留を向上さ
せる。 【構成】基板１上にゲート電極２を形成し、その上にゲ
ート絶縁膜３とｉ型半導体膜４と金属膜１０とを成膜
し、金属膜１０をパターニングしてブロッキング膜１０
ａを形成した後、ｉ型半導体膜４の表面のシリサイド層
１１を酸化処理とエッチング処理とにより除去してか
ら、ｉ型半導体膜４の上にｎ型半導体膜５を介してソー
ス，ドレイン電極６，７を形成するとともにｎ型半導体
膜５を分離し、この後、ブロッキング膜１０ａを除去
し、次いでｉ型半導体膜４のチャンネル領域の表面のシ
リサイド層１１を酸化処理とエッチング処理とにより除
去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関するものである。

【０００２】

【従来の技術】薄膜トランジスタとして、逆スタガー型
と呼ばれる構造のものがある。図２は従来の逆スタガー
型薄膜トランジスタの断面図である。

【０００３】この薄膜トランジスタは、ガラス等からな
る絶縁性基板１の上に形成されたゲート電極２と、この
ゲート電極２を覆うＳi Ｎ（窒化シリコン）からなるゲ
ート絶縁膜３と、このゲート絶縁膜３の上に前記ゲート
電極２に対向させて形成されたａ−Ｓi （アモルファス
シリコン）からなるｉ型半導体膜４と、このｉ型半導体
膜４の上に、ｎ型不純物をドープしたａ−Ｓi からなる
ｎ型半導体膜５を介して形成されたソース電極６および
ドレイン電極７とで構成されており、上記ｎ型半導体膜
５は、ソース電極６とドレイン電極７との間において分
離されて、前記ｉ型半導体膜４にチャンネルを形成して
いる。

【０００４】また、上記逆スタガー型の薄膜トランジス
タでは、一般に、ｉ型半導体層４のの上に、そのチャン
ネルとなる領域を保護するブロッキング膜８を設けてい
る。このブロッキング膜８は、薄膜トランジスタの製造
においてｉ型半導体膜４の上に成膜したｎ型半導体膜５
を分離する際に、ｉ型半導体膜４のチャンネル領域がダ
メージを受けるのを防ぐために設けられており、このブ
ロッキング膜５は一般に、Ｓi Ｎで形成されている。

【０００５】上記薄膜トランジスタは、次のような製造
方法で製造されている。

【０００６】［工程１］まず、基板１上にゲート電極２
を形成し、その上に、ゲート絶縁膜３と、ｉ型半導体膜
４と、ブロッキング膜用絶縁膜とを順次成膜する。な
お、ゲート電極２は、基板１上にゲート電極用金属膜を
スパッタ装置により成膜し、この金属膜をフォトリソグ
ラフィ法によりパターニングして形成されており、ま
た、ゲート絶縁膜３とｉ型半導体膜４とブロッキング膜
５は、プラズマＣＶＤ装置により連続して成膜されてい
る。

【０００７】［工程２］次に、上記ブロッキング膜用絶
縁膜をフォトリソグラフィ法によりパターニングし、ｉ
型半導体膜４のチャンネルとなる領域を覆うブロッキン
グ膜８を形成する。

【０００８】［工程３］次に、上記ｉ型半導体膜４の上
に、ｎ型半導体膜５を介してソース電極６およびドレイ
ン電極７を形成するとともに、前記ｎ型半導体膜５をブ
ロッキング膜８の上において分離してｉ型半導体膜４に
チャンネルを形成し、薄膜トランジスタを完成する。

【０００９】なお、この工程では、ｎ型半導体膜５をプ
ラズマＣＶＤ装置によって成膜し、その上にソース，ド
レイン電極用金属膜をスパッタ装置により成膜した後、
前記金属膜とｎ型半導体膜５とその下のｉ型半導体膜４
とをフォトリソグラフィ法によってトランジス素子の外
形にパターニングし、この後、前記金属膜をｉ型半導体
膜４のチャンネル領域に対応する部分において分離して
ソース，ドレイン電極６，７を形成するとともに、この
ソース，ドレイン電極６，７間において前記ｎ型半導体
膜５を分離している。

【００１０】この場合、ｎ型半導体膜５は、ブロッキン
グ膜８の上においてエッチングされるため、ｎ型半導体
膜５の分離時にｉ型半導体膜４のチャンネルとなる領域
がエッチングされてダメージを受けることはない。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタの製造方法では、ｉ型半導体膜４
のチャンネルとなる領域を保護するブロッキング膜８を
ゲート絶縁膜３と同質の絶縁膜（Ｓi Ｎ膜）で形成して
いるため、このブロッキング膜用絶縁膜をパターニング
してブロッキング膜８を形成する際に、ｉ型半導体膜４
の下のゲート絶縁膜３にダメージを与えてしまうことが
あった。

【００１２】これは、ｉ型半導体膜４にピンホールがあ
るため、ブロッキング用絶縁膜のパターニング時に、そ
のエッチング液がｉ型半導体膜４のピンホールを通って
ゲート絶縁膜３に達し、このゲート絶縁膜３もエッチン
グされてしまうからであり、そのため、ゲート絶縁膜３
にピンホール等の欠陥が発生してしまう。

【００１３】なお、ブロッキング用絶縁膜のパターニン
グを、エッチング液を用いるウエットエッチングによっ
て行なっているのは、ドライエッチングでは、ブロッキ
ング用絶縁膜のエッチングに続いてその下のｉ型半導体
膜４もエッチングされてしまうためである。

【００１４】そして、上記のようにゲート絶縁膜３にピ
ンホール等の欠陥が発生すると、ゲート電極２とソー
ス，ドレイン電極６，７との間に短絡が発生して、薄膜
トランジスタが欠陥品となってしまう。このため、従来
の製造方法は、薄膜トランジスタの製造歩留が悪いとい
う問題をもっていた。

【００１５】本発明は、ｉ型半導体膜のチャンネルとな
る領域を保護するブロッキング膜をゲート絶縁膜にダメ
ージを与えることなく形成して、薄膜トランジスタの製
造歩留を向上させることができる薄膜トランジスタの製
造方法を提供することを目的としたものである。

【００１６】

【課題を解決するための手段】本発明は、基板上にゲー
ト電極を形成し、その上に、ゲート絶縁膜と、シリコン
からなるｉ型半導体膜と、ブロッキング膜用金属膜とを
順次成膜する工程と、前記ブロッキング膜用金属膜をパ
ターニングして前記ｉ型半導体膜のチャンネルとなる領
域を覆うブロッキング膜を形成する工程と、前記ブロッ
キング膜用金属膜のパターニングにより露出されたｉ型
半導体膜の表面をまず酸化処理し、次いでエッチング処
理して、前記ブロッキング膜用金属膜の成膜時に前記ｉ
型半導体膜の表面に生成したメタルシリサイド層を除去
する工程と、前記ｉ型半導体膜の上にｎ型半導体膜を介
してソース電極およびドレイン電極を形成するととも
に、前記ｎ型半導体膜を前記ブロッキング膜の上におい
て分離し、この後、前記ブロッキング膜を除去して前記
ｉ型半導体膜のチャンネル領域を露出させる工程と、前
記ｉ型半導体膜のチャンネル領域の表面をまず酸化処理
し、次いでエッチング処理して、前記チャンネル領域の
表面の前記メタルシリサイド層を除去する工程と、によ
って薄膜トランジスタを製造するものである。

【００１７】

【作用】このように、ｉ型半導体膜のチャンネルとなる
領域を保護するブロッキング膜を金属膜で形成すれば、
そのパターニングを、ゲート絶縁膜はエッチングしない
エッチング液を用いて行なうことができるため、ブロッ
キング膜の形成時にそのエッチング液がｉ型半導体膜の
ピンホールを通ってゲート絶縁膜に達しても、このゲー
ト絶縁膜がダメージを受けることはないし、また、ｎ型
半導体膜を分離した後に前記ブロッキング膜を除去すれ
ば、ソース，ドレイン間を電気的に分離することができ
る。

【００１８】また、上記ブロッキング膜は、ｉ型半導体
膜の上に成膜したブロッキング膜用金属膜をパターニン
グして形成するが、この場合、ｉ型半導体膜の上に前記
金属膜を成膜すると、シリコンからなるｉ型半導体膜の
表面（金属膜との界面）に導電性をもつメタルシリサイ
ドの層が生成する。そして、このメタルシリサイド層
は、ブロッキング膜用金属膜のパターニングおよびｎ型
半導体膜を分離した後のブロッキング膜の除去に用いる
エッチング液ではほとんどエッチングされないため、こ
のメタルシリサイド層がｉ型半導体膜の表面に残るが、
このメタルシリサイド層は、ｉ型半導体膜の表面をまず
酸化処理し、次いでエッチング処理することによって除
去することができる。

【００１９】そして、本発明では、ブロッキング膜用金
属膜をパターニングしてブロッキング膜を形成した後、
ｉ型半導体膜の表面のメタルシリサイド層を除去してか
ら、ｉ型半導体膜の上にｎ型半導体膜を介してソース電
極およびドレイン電極を形成しているため、ｉ型半導体
膜とｎ型半導体膜との良好なオーミックコンタクトを得
ることができるし、また、ｎ型半導体膜を分離し、さら
にブロッキング膜を除去した後に、ｉ型半導体膜のチャ
ンネル領域の表面のメタルシリサイド層を除去している
ため、ｉ型半導体膜に、ソース，ドレイン間リークのな
い良好なチャンネルを形成することができる。

【００２０】

【実施例】以下、本発明の一実施例を図１を参照して説
明する。なお、図１において、図２に示した従来の薄膜
トランジスタと対応するものには同符号を付し、重複す
る説明は省略する。

【００２１】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる絶縁性基板１の上に、従来の製造
方法と同様にしてゲート電極２を形成し、その上に、Ｓ
i Ｎからなるゲート絶縁膜３と、ａ−Ｓi からなるｉ型
半導体膜４と、Ｃr （クロム）等からなるブロッキング
膜用金属膜１０とを順次成膜する。なお、ゲート絶縁膜
３とｉ型半導体膜４はプラズマＣＶＤ装置により連続し
て成膜し、ブロッキング膜用金属膜１０はスパッタ装置
により成膜する。

【００２２】この場合、ｉ型半導体膜４の上にブロッキ
ング膜用金属膜１０を成膜すると、ａ−Ｓi からなるｉ
型半導体膜４とブロッキング膜用金属膜１０との界面
に、メタルシリサイドの層（以下、シリサイド層とい
う）１１が生成する。

【００２３】［工程２］次に、図１（ｂ）に示すよう
に、上記ブロッキング膜用金属膜１０をフォトリソグラ
フィ法によりパターニングして、ｉ型半導体膜４のチャ
ンネルとなる領域を覆うブロッキング膜１０ａを形成す
る。

【００２４】この場合、上記ブロッキング膜用金属膜１
０のパターニングはウエットエッチングによって行なう
が、このブロッキング膜用金属膜１０は、Ｓi Ｎからな
るゲート絶縁膜３はエッチングしないエッチング液でエ
ッチングできるから、ブロッキング膜１０ａの形成時に
そのエッチング液がｉ型半導体膜４のピンホールを通っ
てゲート絶縁膜３に達しても、このゲート絶縁膜３がダ
メージを受けることはない。

【００２５】一方、上記ブロッキング膜用金属膜１０の
成膜時にｉ型半導体膜４との界面に生成したシリサイド
層１１は、ブロッキング膜用金属膜１０のパターニング
に用いるエッチング液ではほとんどエッチングされない
ため、このシリサイド層１１はｉ型半導体膜４の表面に
残るが、前記シリサイド層１１は導電性をもっているた
め、このシリサイド層１１をそのままｉ型半導体膜４の
表面に残しておいたのでは、ｉ型半導体膜４とその上に
形成するｎ型半導体膜５との良好なオーミックコンタク
トが得られなくなってしまう。

【００２６】［工程３］そこで、この製造方法では、上
記ブロッキング膜１０ａを形成した後、ブロッキング膜
用金属膜１０のパターニングにより露出されたｉ型半導
体膜４の表面のシリサイド層１１を図１（ｃ）に示すよ
うに除去している。

【００２７】このシリサイド層１１の除去は、ｉ型半導
体膜４の表面をまず酸素プラズマによって酸化処理し、
次いでｉ型半導体膜４の表面を、弱い弗酸（ＮＨ₄ ）Ｆ
系のエッチング液を用いてエッチング処理する方法で行
なう。このように、ｉ型半導体膜４の表面を酸化処理し
てからエッチング処理すると、ｉ型半導体膜４の表面の
シリサイド層１１が無くなり、ｉ型半導体膜４の清浄な
面が現れる。

【００２８】この場合、ｉ型半導体膜４の表面を酸化処
理すると、上記メタルシリサイドの金属成分が酸化され
て金属酸化物となるため、弱い弗酸系のエッチング液で
も、上記シリサイド層１１をエッチングすることができ
る。

【００２９】なお、前記酸化処理は、ｉ型半導体膜４の
表面のシリサイド層１１だけをその全厚にわたって酸化
させ、シリサイド層１１の下のｉ型半導体膜４は酸化さ
せないように、シリサイド層１１の厚さに応じて酸化時
間を制御して行ない、また前記エッチング処理も、シリ
サイド層１１の厚さに応じてエッチング時間を制御して
行なう。

【００３０】そして、上記シリサイド層１１のエッチン
グを弱い弗酸系のエッチング液で行なえば、このエッチ
ング液がｉ型半導体膜４のピンホールを通ってゲート絶
縁膜３に達しても、このゲート絶縁膜（Ｓi Ｎ膜）３が
エッチングされてダメージを受けることはほとんどな
い。

【００３１】［工程４］次に、図１（ｄ）に示すよう
に、上記ｉ型半導体膜４の上に、ｎ型不純物をドープし
たａ−Ｓi からなるｎ型半導体膜５を介してソース電極
６およびドレイン電極７を形成するとともに、前記ｎ型
半導体膜５をブロッキング膜１０ａの上において分離
し、この後、前記ブロッキング膜１０ａを除去してｉ型
半導体膜４のチャンネル領域を露出させる。

【００３２】この工程では、まず従来の製造方法と同様
に、ｎ型半導体膜５をプラズマＣＶＤ装置によって成膜
し、その上にソース，ドレイン電極用金属膜をスパッタ
装置により成膜した後、前記金属膜とｎ型半導体膜５と
その下のｉ型半導体膜４とをフォトリソグラフィ法によ
ってトランジス素子の外形にパターニングし、この後、
前記金属膜をｉ型半導体膜４のチャンネル領域に対応す
る部分において分離してソース，ドレイン電極６，７を
形成するとともに、このソース，ドレイン電極６，７間
において前記ｎ型半導体膜５を分離する。この場合、ｎ
型半導体膜５は、ブロッキング膜１０ａの上においてエ
ッチングされるため、ｎ型半導体膜５の分離時にｉ型半
導体膜４のチャンネルとなる領域がエッチングされてダ
メージを受けることはない。

【００３３】また、上記ブロッキング膜１０ａの除去
は、上記［工程２］におけるブロッキング膜用金属膜１
０のパターニングに使用したエッチング液を用い、上記
ｎ型半導体膜５の分離により露出された部分をエッチン
グして行なう。したがって、この場合も、ｉ型半導体膜
４にダメージを与えることはないし、また、Ｓi Ｎから
なるゲート絶縁膜３は前記エッチング液ではほとんどエ
ッチングされないため、このエッチング液がｉ型半導体
膜４のピンホールを通ってゲート絶縁膜３に達しても、
このゲート絶縁膜３がダメージを受けることはない。

【００３４】このブロッキング膜１０ａを除去すると、
金属膜からなるブロッキング膜１０ａを介して短絡され
ていたソース，ドレイン間が電気的に分離される。な
お、前記ブロッキング膜１０ａの両側縁部はソース側と
ドレイン側とに分離されたｎ型半導体膜５で覆われてい
るため、このブロッキング膜１０ａの両側縁部はエッチ
ングされずに図１（ｄ）に示したように残るが、この両
側縁部はブロッキング膜１０ａの中央部分の除去によっ
て互いに切離されているから、ｎ型半導体膜５の下にブ
ロッキング膜１０ａの両側縁部が残っても問題はない。

【００３５】ただし、上記ｉ型半導体膜４のチャンネル
領域の表面には、ブロッキング膜用金属膜１０の成膜時
に生成したシリサイド層１１があり、このシリサイド層
１１は上記ブロッキング膜１０ａの除去に用いるエッチ
ング液ではエッチングされないため、このシリサイド層
１１がｉ型半導体膜４のチャンネル領域の表面に残る。
そして、前記シリサイド層１１は導電性をもっているた
め、このシリサイド層１１をそのまま残しておいたので
は、ｉ型半導体膜４のチャンネル領域に、ソース，ドレ
イン間リークが発生してしまう。

【００３６】［工程５］そこで、この製造方法では、上
記ブロッキング膜１０ａを除去した後、ｉ型半導体膜４
のチャンネル領域の表面に残っているシリサイド層１１
を図１（ｅ）に示すように除去して、薄膜トランジスタ
を完成している。

【００３７】上記シリサイド層１１の除去は、上記［工
程３］におけるシリサイド層１１の除去と同様に、ｉ型
半導体膜４のチャンネル領域の表面をまず酸素プラズマ
によって酸化処理し、次いでｉ型半導体膜４の表面を、
弱い弗酸系のエッチング液を用いてエッチング処理する
方法で行なう。

【００３８】この場合も、ｉ型半導体膜４の表面を酸化
処理すると、メタルシリサイドの金属成分が酸化されて
金属酸化物となるため、弱い弗酸系のエッチング液で上
記シリサイド層１１をエッチングすることができるし、
また、このエッチング液がｉ型半導体膜４のピンホール
を通ってゲート絶縁膜３に達しても、このゲート絶縁膜
（Ｓi Ｎ膜）３がエッチングされてダメージを受けるこ
とはほとんどない。

【００３９】なお、この場合も、前記酸化処理は、ｉ型
半導体膜４の表面のシリサイド層１１だけをその全厚に
わたって酸化させ、シリサイド層１１の下のｉ型半導体
膜４は酸化させないように、シリサイド層１１の厚さに
応じて酸化時間を制御して行ない、また前記エッチング
処理も、シリサイド層１１の厚さに応じてエッチング時
間を制御して行なう。

【００４０】そして、ｉ型半導体膜４のチャンネル領域
の表面のシリサイド層１１を除去すると、このチャンネ
ル領域にもｉ型半導体膜４の清浄な面が現れるため、ｉ
型半導体膜４に、ソース，ドレイン間リークのない良好
なチャンネルを形成することができる。

【００４１】なお、上記チャンネル領域のシリサイド層
１１は、その中央部分を除去されるだけで、ｎ型半導体
膜５およびその下に残されたブロッキング膜１０ａで覆
われている両側縁部はエッチングされずに図１（ｅ）に
示したように残るが、この両側縁部はシリサイド層１１
の中央部分の除去によって互いに切離されているから、
このシリサイド層１１の両側縁部が残っても問題はな
い。

【００４２】また、ｉ型半導体膜４の表面のシリサイド
層１１を除去すると、このシリサイド層１１が無くなっ
た分だけｉ型半導体膜４の膜厚が薄くなるが、ｉ型半導
体膜４の上にブロッキング膜用金属膜１０を成膜したと
きにｉ型半導体膜４の表面に生成するシリサイド層１１
の厚さは１０ｎｍ程度以下であるため、シリサイド層１
１の除去によるｉ型半導体膜４の膜厚の減少はほとんど
問題にならない。

【００４３】そして、上記製造方法では、ｉ型半導体膜
４のチャンネルとなる領域を保護するブロッキング膜１
０ａを金属膜で形成しているため、このブロッキング膜
１０ａの形成時にそのエッチング液がｉ型半導体膜４の
ピンホールを通ってゲート絶縁膜３に達しても、このゲ
ート絶縁膜３がダメージを受けることはないし、また、
ｎ型半導体膜５を分離した後に前記ブロッキング膜１０
ａを除去しているため、ソース，ドレイン間を電気的に
分離することができる。

【００４４】また、上記製造方法では、ブロッキング膜
用金属膜１０をパターニングしてブロッキング膜１０ａ
を形成した後、前記ブロッキング膜用金属膜１０の成膜
時にｉ型半導体膜４の表面に生成したシリサイド層１１
を除去してから、ｉ型半導体膜４の上にｎ型半導体膜５
を介してソース電極６およびドレイン電極７を形成して
いるため、ｉ型半導体膜４とｎ型半導体膜５との良好な
オーミックコンタクトを得ることができるし、また、ｎ
型半導体膜５を分離し、さらにブロッキング膜１０ａを
除去した後に、ｉ型半導体膜４のチャンネル領域の表面
のシリサイド層１１を除去しているため、ｉ型半導体膜
に、ソース，ドレイン間リークのない良好なチャンネル
を形成することができる。

【００４５】したがって、上記製造方法によれば、ｉ型
半導体膜４のチャンネルとなる領域を保護するブロッキ
ング膜１０ａをゲート絶縁膜３にダメージを与えること
なく形成して、ゲート電極２とソース，ドレイン電極
６，７との間の短絡の発生をなくし、薄膜トランジスタ
の製造歩留を向上させることができるし、また、ｉ型半
導体膜４とｎ型半導体膜５とのオーミックコンタクトが
良好で、かつソース，ドレイン間リークもない、良好な
特性の薄膜トランジスタを得ることができる。

【００４６】なお、上記実施例では、ｉ型半導体膜４の
表面に生成したシリサイド層１１を除去する際の酸化処
理を酸素プラズマによって行なっているが、この酸化処
理は、硝酸のような酸化剤を用いて行なっても、また紫
外線照射によるオゾン酸化によって行なってもよく、こ
れらの酸化方法によれば、前記シリサイド層１１をその
下のｉ型半導体膜４をほとんど酸化させることなく酸化
処理することができるから、ｉ型半導体膜４の表面の膜
質が酸化によって変化し、製造された薄膜トランジスタ
の特性が変化するのをより確実に防ぐことができる。

【００４７】

【発明の効果】本発明によれば、ｉ型半導体膜のチャン
ネルとなる領域を保護するブロッキング膜をゲート絶縁
膜にダメージを与えることなく形成して、ゲート電極と
ソース，ドレイン電極との間の短絡の発生をなくし、薄
膜トランジスタの製造歩留を向上させることができる
し、また、ｉ型半導体膜とｎ型半導体膜とのオーミック
コンタクトが良好で、かつソース，ドレイン間リークも
ない、良好な特性の薄膜トランジスタを得ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例による薄膜トランジスタの製
造方法を示す各工程における断面図。

【図２】従来の薄膜トランジスタの断面図。

【符号の説明】

１…基板、２…ゲート電極、３…ゲート絶縁膜、４…ｉ
型半導体膜、５…ｎ型半導体膜、６…ソース電極、７…
ドレイン電極、１０…ブロッキング膜用金属膜、１０ａ
…ブロッキング膜、１１…シリサイド層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上にゲート電極を形成し、その上に、
   ゲート絶縁膜と、シリコンからなるｉ型半導体膜と、ブ
   ロッキング膜用金属膜とを順次成膜する工程と、 前記ブロッキング膜用金属膜をパターニングして前記ｉ
   型半導体膜のチャンネルとなる領域を覆うブロッキング
   膜を形成する工程と、 前記ブロッキング膜用金属膜のパターニングにより露出
   されたｉ型半導体膜の表面をまず酸化処理し、次いでエ
   ッチング処理して、前記ブロッキング膜用金属膜の成膜
   時に前記ｉ型半導体膜の表面に生成したメタルシリサイ
   ド層を除去する工程と、 前記ｉ型半導体膜の上にｎ型半導体膜を介してソース電
   極およびドレイン電極を形成するとともに、前記ｎ型半
   導体膜を前記ブロッキング膜の上において分離し、この
   後、前記ブロッキング膜を除去して前記ｉ型半導体膜の
   チャンネル領域を露出させる工程と、 前記ｉ型半導体膜のチャンネル領域の表面をまず酸化処
   理し、次いでエッチング処理して、前記チャンネル領域
   の表面の前記メタルシリサイド層を除去する工程と、 からなることを特徴とする薄膜トランジスタの製造方
   法。