JP3437110B2

JP3437110B2 - 半導体装置及びその製造方法

Info

Publication number: JP3437110B2
Application number: JP03449199A
Authority: JP
Inventors: 洋一帯刀
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-02-12
Filing date: 1999-02-12
Publication date: 2003-08-18
Anticipated expiration: 2019-02-12
Also published as: JP2000232226A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に、ＭＯＳトランジスタ構造を
備え、結晶欠陥の発生を抑制した構造を有する半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】従来から半導体装置の微細化及び高集積
化に伴い、素子分離領域あるいはトランジスタの縮小化
が図られてきた。これらの縮小化の際に、素子分離にお
いては「バーズビーク」が発生し、トランジスタにおい
てはドレイン側のゲート下近傍に電界集中による「ホッ
トキャリア現象」が発生していた。

【０００３】半導体装置の素子分離領域を形成する際
に、半導体基板の素子分離領域の端部に強いストレスが
生じる場合があり、その結果転位などの結晶欠陥が発生
していた。これは、ＰＮ接合の逆バイアスリーク電流の
増大や絶縁膜の信頼性低下というトランジスタの特性劣
化要因となっており、これらの問題点を解決する種々の
プロセス上の提案がなされてきた。

【０００４】例えば、特開平５−２１４２４号公報に
は、選択酸化法による素子分離形成の方法において、素
子分離酸化膜を薄膜化すること及び酸化温度を１０５０
℃以上とすることによって、素子分離領域端部のストレ
ス低減と結晶欠陥の発生を抑制する素子分離形成方法が
記載されている。

【０００５】また、特開平５−１２９２１６号公報に
は、選択酸化法による素子分離領域を形成した後、素子
分離領域のみに炭素イオンをイオン注入して異種結晶層
を形成し、この層によって半導体基板に加わるストレス
を吸収・緩和させ、結晶欠陥の再発生を防止する半導体
集積回路装置の製造方法が記載されている。

【０００６】また、ホットキャリア現象によるＭＯＳト
ランジスタの特性劣化を防止するために、ゲート電極の
側面にサイドウォールを持つＬＤＤ（Lightly Doped Dr
ain）構造を備えたＭＯＳ型トランジスタ等が提案され
ている（特開平７−３０１０３号公報参照）。しかし、
このサイドウォールにおいても強いストレスが発生する
ことが知られており、このストレスによる結晶欠陥の発
生を防止するため、種々の提案がなされている。

【０００７】例えば、特開平２−３０６６３６号公報に
は、ＬＤＤ構造のトランジスタにおける拡散層漏れ電流
の低減を図り、サイドウォール端を起点に発生する転位
を防止することのできる半導体の製造方法が記載されて
いる。この公報によれば、ゲート電極の側面にサイドウ
ォールを形成した後、ソース、ドレイン形成の高濃度の
イオン注入を行い、その後、サイドウォールのスペーサ
をフッ化アンモニウム溶液などにより除去し、ゲート電
極を取り囲むように９００℃にて熱酸化膜を１００Å形
成する方法が開示されている。

【０００８】また、特開平７−３０１０３号公報には、
ＬＤＤ構造を備えたＭＯＳトランジスタのゲート電極の
側面にサイドウォールを形成するためのエッチバックを
する際に、露出した半導体基板の削れ深さが２００Å以
下となるように制御することにより、サイドウォール端
部周辺やフィールド酸化膜端部の周辺に発生する応力を
緩和し、接合リークの発生を抑制する半導体装置の製造
方法が記載されている。

【０００９】

【発明が解決しようとする課題】しかしながら、今日実
際に作製される半導体装置においては、素子分離領域の
端部と、ゲート電極の側面に形成されるサイドウォール
の端部とが交差するパターンが用いられる場合があり、
特に、この２つの端部が交差する領域において転位など
の結晶欠陥が発生しやすいことが知られている。

【００１０】前記した特開平５−２１４２４号公報、あ
るいは特開平２−３０６６３６号公報に記載された製造
方法では、それぞれ素子分離あるいはＬＤＤトランジス
タの製造工程においてはある程度ストレスの緩和の効果
があるが、素子分離領域の端部及びサイドウォールの端
部とが交差する領域では、両ストレスが重なり合うた
め、ストレス緩和の効果は不十分である。

【００１１】また、特開平５−１２９２１６号公報に記
載された製造方法では、一定のストレス緩和の効果は期
待できるものの、炭素イオン自体の汚染や異種結晶層に
起因した新たなストレスの発生あるいは結晶欠陥の制御
が困難であるという問題点がある。

【００１２】さらに、特開平７−３０１０３号公報に記
載された製造方法では、素子分離領域の端部及びサイド
ウォールの端部それぞれに発生するストレスを緩和する
ことが期待できるが、素子分離領域の端部とサイドウォ
ールの端部とが交差する領域においては、ストレスが重
畳して発生するため、ストレス緩和の効果は少ないと考
えられる。

【００１３】この発明は、以上のような事情を考慮して
なされたものであり、素子分離領域の端部とゲート電極
の側面に形成されるサイドウォールの端部とが交差する
領域におけるストレスを緩和して結晶欠陥の発生を抑制
することのできる半導体装置を提供することを課題とす
る。

【００１４】

【課題を解決するための手段】この発明は、半導体基板
上に形成された素子分離領域およびこれに隣接してゲー
ト酸化膜を有する活性領域と、前記素子分離領域上およ
び素子分離領域の周縁近傍の活性領域を覆うバッファ層
と、前記活性領域の上に前記ゲート酸化膜を介して形成
され、且つ前記素子分離領域の上に形成されたゲート電
極と、前記ゲート電極の両側の側壁に沿って形成された
サイドウォールを有し、前記バッファ層が、前記素子分
離領域の端部と前記サイドウォールの端部とが交差する
領域を覆うことを特徴とする半導体装置を提供するもの
である。これによれば、前記交差する領域におけるスト
レスの緩和により結晶欠陥の発生の抑制ができる。

【００１５】

【発明の実施の形態】この発明において、バッファ層
は、素子分離領域の端部と、サイドウォールの端部とが
直接接することのないように形成される。ここで、前記
バッファ層は、素子分離領域全体を覆い、さらに前記活
性領域上であって、かつ素子分離領域の周縁近傍の半導
体基板を覆うように形成してもよい。また、前記バッフ
ァ層は、前記分離領域全体を覆い、さらに前記活性領域
上であって、かつ素子分離領域の周縁から０．１μｍ以
内の領域の半導体基板を少なくとも覆うように形成して
もよい。ストレスの発生を抑制する観点によれば、前記
バッファ層が、ＣＶＤ法により形成されたシリコン酸化
膜であることが好ましい。また、このバッファ層は、熱
酸化法により形成することもできる。

【００１６】また、この発明は、半導体基板の素子分離
領域及び活性領域の全体に、バッファ層材料を形成し、
少なくとも前記素子分離領域の端部であってサイドウォ
ールが形成されたときに、そのサイドウォールの端部と
交差する領域に存在するバッファ層材料を選択的に残す
工程と、得られた半導体基板の素子分離領域の上と前記
活性領域上のゲート酸化膜を介して所定形状のゲート電
極を形成する工程と、得られた半導体基板の全体の上に
サイドウォール材料を堆積して、前記ゲート電極の両側
の側壁に沿って所定の幅のサイドウォールが形成され、
かつ素子分離領域の端部とサイドウォールの端部とが交
差する領域に形成されたバッファ層材料が残るように、
前記サイドウォール材料をエッチバックする工程とから
なることを特徴とする半導体装置の製造方法を提供する
ものである。

【００１７】ここで、ストレス抑制の観点から、前記エ
ッチバックによって残されるバッファ層材料の厚みが、
１００Å以上とするのが好ましい。エッチバックは、ド
ライ方式のエッチング又はウェット方式のエッチングの
どちらを用いてもよい。さらに、前記バッファ層材料を
形成する工程が、ＣＶＤ法により、素子分離領域及び活
性領域の上にバッファ層材料を堆積する方法であっても
よい。また、前記バッファ材料を形成する工程が、熱酸
化法により、素子分離領域及び活性領域の上にシリコン
酸化膜を形成する方法であってもよい。

【００１８】以下、図に示す実施の形態に基づいてこの
発明を詳述する。なお、これによってこの発明が限定さ
れるものではない。以下に示す実施例では、半導体装置
の一実施例として、ＬＤＤ構造を持つＭＯＳトランジス
タを対象として説明するが、これに限定するものではな
く、以下に示すこの発明の構造や製造方法は、局所的に
ストレスが集中する領域を有する種々の半導体装置に適
用することができる。

【００１９】図１は、ＬＤＤ構造を持つトランジスタの
完成時の断面図及び平面図を示している。断面図（図１
（ａ））は、線分Ｃ−Ｃ’で切断したときの断面図であ
る。ここで、符号１はシリコンなどの半導体基板、符号
２は素子分離用の酸化膜、符号３はシリコン酸化膜など
で形成されたバッファ層、符号４はゲート酸化膜、符号
５はゲート電極、符号６はサイドウォールである。

【００２０】また、図１における符号Ａ及びＢは、素子
分離領域である素子分離用の酸化膜２の端部と、サイド
ウォール６の端部との交差する領域を示している。この
交差する領域Ａ、Ｂにおいては、半導体基板１の上に素
子分離用酸化膜２が形成され、さらにその上にバッファ
層３、サイドウォール６がこの順で形成されている。す
なわち、交差する領域Ａ、Ｂにおいて、素子分離領域２
の端部とサイドウォール６の端部との間にバッファ層３
が存在する。

【００２１】図２に、図１に示した半導体装置の構成要
素の位置関係を説明するための概略斜視図を示す。図２
において、線分１１は半導体基板１と素子分離用酸化膜
２との接線であり、素子分離領域２の端部に相当する。
また、線分１２はサイドウォール６とバッファ層３との
接線であり、サイドウォール６の端部に相当する。

【００２２】領域Ａはサイドウォール６の端部の一部分
であるが、もしバッファ層３がなければこの領域Ａは、
素子分離領域２の線分１１と接することになり、ストレ
スが非常に大きい。しかし、この発明の図２の構成で
は、領域Ａのサイドウォール６の端部と素子分離領域２
の線分１１との間にバッファ層３があり、直接接するこ
とはないのでストレスが緩和される。

【００２３】図３に、この発明の半導体装置の製造工程
の説明図を示す。各図は、図１（ａ）と同様の断面図で
ある。まず、図３（ａ）において、従来から用いられて
いる選択酸化法（ＬＯＣＯＳ）により、Ｐ型シリコン基
板である半導体基板１の表面上に、素子分離領域２とな
る熱酸化膜を形成する。ここで、２つの素子分離領域２
の間の領域が、トランジスタ等の半導体素子が形成され
る活性領域となる。

【００２４】素子分離領域２は、次のような工程により
形成できる。まず、Ｐ型シリコン基板１の上に薄い熱酸
化膜を形成後、その上に窒化膜（Ｓｉ₃Ｎ₄）を、素子を
形成する領域（すなわち活性領域）の表面に気相成長法
（以下、ＣＶＤ法と呼ぶ）を用いて形成する。次に、熱
酸化によって酸化膜（ＳｉＯ₂膜）を形成する。このと
き、窒化膜で被覆された部分では酸化膜の形成が抑えら
れる。その後、薄いＳｉＯ₂膜とＳｉ₃Ｎ₄膜をエッチン
グ除去すると、Ｓｉ₃Ｎ₄膜のない領域に図３（ａ）に示
すような素子分離領域２が形成される。

【００２５】次に、図３（ｂ）において、上記構造全体
の上にシリコン酸化膜をＣＶＤ法あるいは熱酸化法によ
り形成する。このシリコン酸化膜はバッファ層３となる
ものであり、後述するエッチバックによって１００Å程
度残せるように、膜厚が３００Åから７００Å程度とな
るように形成すればよい。ここで、加熱による特性の変
動が少ないという点で、熱酸化法よりもＣＶＤ法の方が
好ましい。

【００２６】その後、図３（ｃ）において、バッファ層
３とすべき領域をマスクして、露光、エッチングの工程
を実行することにより、バッファ層３を形成する。ここ
で、バッファ層３は、図２に示すように、少なくとも素
子分離領域２の端部を完全に覆うように形成するものと
する。この部分におけるストレスの発生を抑制するため
である。また、素子分離領域２の端部を完全に覆うため
に、半導体基板１上の活性領域の一部分の上にも、バッ
ファ層３を残すようにする。例えば、活性領域上に残す
バッファ層３の素子分離領域の端部に平行な方向の幅
は、０．１μｍ程度以上とする。

【００２７】次に、図３（ｄ）に示すように、バッファ
層３のない活性領域であって、半導体基板１が露出した
領域に、露光、エッチング工程により１００Å程度の膜
厚のゲート酸化膜４を形成する。このゲート酸化膜４の
上層にはゲート電極膜が形成される。

【００２８】この後、図３（ｅ）に示すように、上記構
造の上に、２０００Å程度の膜厚のゲート電極材料５を
堆積する。ゲート電極材料としては、例えば、タングス
テンポリサイドを用いることができる。さらに、ゲート
電極材料５の所定の領域をマスクして露光、エッチング
工程を実行すれば、図１に示すように素子分離領域及び
活性領域上にゲート電極５を形成することができる。

【００２９】次に、ＬＤＤ構造のトランジスタを活性領
域に形成するために、半導体基板１の活性領域の所定の
領域に不純物をイオン注入して、ソース、ドレインとな
る低濃度不純物領域を形成した後、サイドウォール材料
（ＳｉＯ₂膜）をＣＶＤ法により上層に堆積させる。

【００３０】さらに、図３（ｆ）に示すように、ゲート
電極５の両側の側壁にサイドウォール６を形成するため
に、サイドウォール材料のエッチバックを行う。エッチ
バックは、活性領域のソース領域及びドレイン領域が露
出されるまで行うが、少なくとも活性領域と素子分離領
域２の境界近傍の領域では、バッファ層３が１００Å以
上残るようにエッチング量を制御する。

【００３１】このように、バッファ層３が残るようにエ
ッチング量を制御するのは、バッファ層３を削りすぎる
と、サイドウォール６の端部と半導体基板１との間のス
トレスが問題となるからである。エッチバックは、従来
から用いられているドライ方式あるいはウェット方式の
どちらを用いてもよい。以上の工程により、図３（ｆ）
及び図２に示すようなＬＤＤ構造を備えたＭＯＳ型トラ
ンジスタが形成される。

【００３２】なお、半導体装置として完成するために
は、この後、層間膜形成工程、コンタクトホール形成工
程、メタル配線工程及びパッジベーション工程を実行す
る必要があるが、これらの工程については公知の工程を
用いればよい。このように、素子分離領域の端部及びサ
イドウォール６の端部とが交差する領域Ａ，Ｂにおい
て、図２に示すようなバッファ層３が存在するため、サ
イドウォールの端部のストレスが緩和され、この領域
Ａ，Ｂにおける素子分離領域の端部のストレスとサイド
ウォールの端部のストレスが、重畳して直接半導体基板
に付加されることが防止できる。したがって、２つのス
トレスが直接重なり合うことがないので、交差領域にお
ける転位などの結晶欠陥の発生を抑制できる。

【００３３】図１から図３における実施例では、バッフ
ァ層３によって素子分離領域２全体と活性領域の一部を
覆う構造を示したが、これに限定するものではなく、バ
ッファ層３は図１（ｂ）の領域Ａ，Ｂの部分を局部的に
囲むように形成してもよい。たとえば、図４に示すよう
に、領域Ａと領域Ｂをそれぞれ別々に局部的に覆うよう
に、バッファ層３１及び３２を形成してもよい。あるい
は、図５に示すように、領域ＡとＢとを覆い、素子分離
領域２の一部と活性領域の一部を覆うようにバッファ層
３３を形成してもよい。

【００３４】

【発明の効果】この発明によれば、素子分離領域の端部
とサイドウォールの端部とが交差する領域であって、素
子分離領域を構成する酸化膜とサイドウォールとの間に
バッファ層を形成しているので、この交差する領域にお
いて素子分離領域の端部におけるストレスと、サイドウ
ォールの端部におけるストレスとが重畳して直接半導体
基板に加えられることはなく、製造プロセスで発生する
ストレスが緩和できる。

【００３５】したがって、前記交差する領域におけるス
トレスが緩和されるので、半導体基板に発生する結晶欠
陥を抑制することができる。さらに、結晶欠陥が抑制で
きることにより、ＰＮ接合の逆バイアスリーク電流の増
大、ゲート絶縁膜の信頼性低下等を防止でき、半導体装
置自体の歩留まり及び信頼性の向上を図ることができ
る。

【図面の簡単な説明】

【図１】この発明において、ＬＤＤ構造を持つトランジ
スタが形成された半導体装置の断面図及び平面図であ
る。

【図２】図１に示した半導体装置の構成要素の位置関係
を説明した斜視図である。

【図３】この発明の一実施例における半導体装置の製造
工程の説明図である。

【図４】この発明の一実施例の半導体装置の平面図であ
る。

【図５】この発明の一実施例の半導体装置の平面図であ
る。

【符号の説明】

１半導体基板２素子分離領域３バッファ層４ゲート酸化膜５ゲート電極６サイドウォール１１接線１２接線３１バッファ層３２バッファ層３３バッファ層Ａ交差領域Ｂ交差領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成された素子分離領域
およびこれに隣接してゲート酸化膜を有する活性領域
と、前記素子分離領域上および素子分離領域の周縁近傍
の活性領域を覆うバッファ層と、前記活性領域の上に前
記ゲート酸化膜を介して形成され、且つ前記素子分離領
域の上に形成されたゲート電極と、前記ゲート電極の両
側の側壁に沿って形成されたサイドウォールを有し、前
記バッファ層が、前記素子分離領域の端部と前記サイド
ウォールの端部とが交差する領域を覆うことを特徴とす
る半導体装置。
【請求項２】前記バッファ層は、前記素子分離領域の
全域または一部分を覆っていることを特徴とする請求項
１に記載した半導体装置。
【請求項３】前記バッファ層が、素子分離領域全体を
覆い、さらに前記活性領域上であって、かつ素子分離領
域の周縁から０．１μｍ以内の領域の半導体基板を少な
くとも覆うように形成されたことを特徴とする請求項１
記載の半導体装置。
【請求項４】前記バッファ層が、ＣＶＤ法により形成
されたシリコン酸化膜であることを特徴とする請求項
１，２または３に記載した半導体装置。
【請求項５】半導体基板の素子分離領域及び活性領域
の全体に、バッファ層材料を形成し、少なくとも前記素
子分離領域の端部であってサイドウォールが形成された
ときに、そのサイドウォールの端部と交差する領域に存
在するバッファ層材料を選択的に残す工程と、得られた
半導体基板の素子分離領域の上と前記活性領域上のゲー
ト酸化膜を介して所定形状のゲート電極を形成する工程
と、得られた半導体基板の全体の上にサイドウォール材
料を堆積して、前記ゲート電極の両側の側壁に沿って所
定の幅のサイドウォールが形成され、かつ素子分離領域
の端部とサイドウォールの端部とが交差する領域に形成
されたバッファ層材料が残るように、前記サイドウォー
ル材料をエッチバックする工程とからなることを特徴と
する半導体装置の製造方法。
【請求項６】前記エッチバックによって残されるバッ
ファ層材料の厚みが、１００Å以上であることを特徴と
する請求項５の半導体装置の製造方法。
【請求項７】前記バッファ層材料を選択的にエッチン
グによって残す工程において、素子分離領域全体と、活
性領域上であって素子分離領域の境界から０．１μｍ以
内の範囲を含む領域に存在するバッファ層材料が残され
ることを特徴とする請求項５の半導体装置の製造方法。
【請求項８】前記バッファ層材料を形成する工程が、
ＣＶＤ法により、素子分離領域及び活性領域の上にバッ
ファ層材料を堆積する工程であることを特徴とする請求
項５または７の半導体装置の製造方法。
【請求項９】前記バッファ層材料を形成する工程が、
熱酸化法により、素子分離領域及び活性領域の上にシリ
コン酸化膜を形成する工程であることを特徴とする請求
項５または７の半導体装置の製造方法。