CN115312374A - 沟槽式器件晶圆的制备方法及沟槽式器件晶圆 - Google Patents

沟槽式器件晶圆的制备方法及沟槽式器件晶圆 Download PDF

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CN115312374A CN202211070341.7A CN202211070341A CN115312374A CN 115312374 A CN115312374 A CN 115312374A CN 202211070341 A CN202211070341 A CN 202211070341A CN 115312374 A CN115312374 A CN 115312374A
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Abstract

本申请提供一种沟槽式器件晶圆的制备方法及沟槽式器件晶圆，应用于半导体制造技术领域，包括：步骤1：在晶圆的背面形成晶背沟槽，晶背沟槽与晶圆的正面沟槽的结构相同；步骤2：在晶圆的正面沟槽和晶背沟槽中淀积多晶硅，使多晶硅在晶圆的正面和反面形成相反方向的应力；步骤3：通过背面磨片工艺去除背面沟槽。通过在晶圆背面刻蚀形成沟槽；向沟槽进行多晶硅填充并结晶，该结晶硅在硅片正面和反面形成相反方向的应力；通过减薄工艺去除背面图形，过程简单，成本较低，重复性好。

Description

沟槽式器件晶圆的制备方法及沟槽式器件晶圆
技术领域
本申请涉及半导体制造技术领域，具体涉及一种沟槽式器件晶圆的制备方法及沟槽式器件晶圆。
背景技术
与平面型器件相比，沟槽型器件由于可以减小尺寸、提高功能密度、提高集成度及其优良性能而在半导体领域发挥着重要作用。因此在半导体功率器件结构中，沟槽式晶体管由于优异的电学特性被越来越广泛的应用于各类功率器件中。例如，沟槽电容器(TrenchCapacitor)可以通过增加沟槽深度来增加单位面积的电容；沟槽型金属氧化物场效应晶体管(Trench MOSFET)因沟道是垂直的，与垂直导电双扩散金属氧化物场效应晶体管(VerticalDouble-diffused MOSFET，VDMOSFET)结构进行对比，可进一步提高沟道密度，降低导通电阻中的结型场效应晶体管(Junction Field-Effect Transistor，JFET)电阻和栅漏电荷密度；随着绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)向更高电压更大电流方向发展，沟槽栅场终止(Trench FS)结构的IGBT在相同电流能力的情况下，较与平面栅场终止(Planner FS)结构的IGBT占用更小的芯片面积；沟槽型肖特基势垒二极管(Trench Schottky Barrier Diode，TSBD)在肖特基势垒二极管(Schottky BarrierDiode，SBD)的基础上，利用沟槽结构将PN结势垒进一步推向器件内部，可充分提高反向阻断能力。
随着硅基板尺寸的增大、晶圆厚度的减小、沟槽密度的增加(即单位芯片面积内开槽面积变大)、以及器件所需的沟槽深度越来越深，由于沟槽型分立器件的本身特点，晶圆加工过程中出现明显的翘曲，沟槽式多晶硅栅极应力问题逐渐凸显。硅基板的曲率半径容易在沟槽中多晶硅淀积和再结晶之后明显变小，晶圆凹凸及应力不均衡的问题导致后续无法采用光刻、刻蚀、氧化等方式在器件正面进行精细工艺。不同程度的翘曲会带来不同程度的在线问题。可能会导致晶圆因翘曲产生的光刻对准偏差问题；器件电性能参数方面，也会因为整片应力问题可能发生漏电等异常，造成芯片良率低和器件本身可靠性低的问题；严重时会带来后续流片过程中设备传送问题，硅片因设备机械手臂报警无法往下流片，或出现晶元胞表面裂纹或硅片直接在腔体内应力碎片。
因此，需要一种新的能够改善高密度深沟槽器件应力的技术方案。
发明内容
有鉴于此，本说明书实施例提供一种沟槽式器件晶圆的制备方法及沟槽式器件晶圆，解决现有技术中在晶圆加工过程中出现的翘曲问题，导致后续无法采用光刻、刻蚀、氧化等方式在器件正面进行精细工艺，以及造成的芯片良率低和器件本身可靠性低的技术问题。
本说明书实施例提供以下技术方案：
本说明书实施例提供一种沟槽式器件晶圆的制备方法，包括：
步骤1：在晶圆的背面形成晶背沟槽，晶背沟槽与晶圆的正面沟槽的结构相同；
步骤2：在晶圆的正面沟槽和晶背沟槽中淀积多晶硅，使多晶硅在晶圆的正面和反面形成相反方向的应力；
步骤3：通过背面磨片工艺去除背面沟槽。
优选地，正面沟槽和晶背沟槽的开口具有倾斜角。
优选地，倾斜角为88度到90度。
优选地，步骤1，包括：
步骤11：在晶圆的正面淀积正硅酸乙酯层，得到第一半导体器件；
步骤12：将第一半导体器件翻转，使晶圆的背面朝上；
步骤13：在晶圆的背封层的表面生长氧化层；
步骤14：在氧化层上涂布光刻胶，利用器件沟槽层次光刻版在晶圆的背面进行光刻盲曝，并通过刻蚀打开并贯通氧化层，形成氧化层窗口；
步骤15：以氧化层窗口为刻蚀窗口刻蚀晶圆的背面的硅，形成晶背沟槽，得到第二半导体器件。
优选地，步骤1，还包括：
步骤16：将第二半导体器件翻转，使晶圆的背面朝下；
步骤17：清洗第二半导体器件正面和背面的是氧化层；
步骤18：重复执行步骤11到步骤17，直至在晶圆的正面形成符合电性能参数要求的正面沟槽。
优选地，步骤11，包括：通过等离子体增强化学气相沉积法在晶圆的正面淀积生成预设厚度的正硅酸乙酯层。
优选地，预设厚度为2000埃到10000埃。
优选地，步骤12，包括：将第一半导体器件翻转，使晶圆的背面朝上，正面朝下。
优选地，步骤13，包括：在晶圆的背封层的表面上沉积硬质掩膜层。
优选地，步骤14，包括：对硬质掩模层的预设区域进行干法刻蚀，直到露出晶圆，在硬质掩膜层中形成倒梯形的图形。
优选地，步骤15，包括：在氧化层窗口的对应区域，以倒梯形的硬质掩膜层为掩膜，采用干法刻蚀，在背封层上形成晶背沟槽。
优选地，步骤17，包括：通过湿法作用将背面和正面的氧化物去除。
优选地，步骤1中，通过晶圆的器件正面沟槽层次光刻版在晶圆的背面形成晶背沟槽。
本说明书实施例中还提供一种沟槽半导体器件晶圆，通过上述的沟槽式器件晶圆的制备方法制备得到。
与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：在晶圆背面刻蚀形成沟槽；向沟槽进行多晶硅填充并结晶，该结晶硅在硅片正面和反面形成相反方向的应力；通过减薄工艺去除背面图形，过程简单，成本较低，重复性好；解决了晶圆凹凸及应力不均衡的问题导致后续无法采用光刻、刻蚀、氧化等方式在器件正面进行精细工艺的技术问题；可以改善器件电性能参数方面，不会发生整片应力问题可能发生漏电等异常，造成芯片良率低和器件本身可靠性低的问题；减少流片过程中设备传送问题，硅片因设备机械手臂报警无法往下流片，或出现晶元胞表面裂纹或硅片直接在腔体内应力碎片。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请实施例提供的一种硅基板的结构示意图；
图2是本申请实施例提供的一种背面挖槽的示意图；
图3是本申请实施例提供的另一种背面挖槽的示意图；
图4是本申请实施例提供的一种沟槽裂纹的示意图；
图5是本申请实施例提供的一种梭状Trench晶胞的示意图；
图6a是本申请实施例提供的一种使用梭状正交的晶胞图形前漏电参数的示意图；
图6b是本申请实施例提供的一种使用梭状正交的晶胞图形后漏电参数的示意图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践。
与平面型器件相比，沟槽型器件由于可以减小尺寸、提高功能密度、提高集成度及其优良性能而在半导体领域发挥着重要作用。因此在半导体功率器件结构中，沟槽式晶体管由于优异的电学特性被越来越广泛的应用于各类功率器件中。
随着硅基板尺寸的增大、晶圆厚度的减小、沟槽密度的增加(以及器件所需的沟槽深度越来越深，由于沟槽型分立器件的本身特点，晶圆加工过程中出现明显的翘曲，沟槽式多晶硅栅极应力问题逐渐凸显。硅基板的曲率半径容易在沟槽中多晶硅淀积和再结晶之后明显变小，晶圆凹凸及应力不均衡的问题导致后续无法采用光刻、刻蚀、氧化等方式在器件正面进行精细工艺。不同程度的翘曲会带来不同程度的在线问题。可能会导致晶圆因翘曲产生的光刻对准偏差问题；器件电性能参数方面，也会因为整片应力问题可能发生漏电等异常，造成芯片良率低和器件本身可靠性低的问题；严重时会带来后续流片过程中设备传送问题，硅片因设备机械手臂报警无法往下流片，或出现晶元胞表面裂纹或硅片直接在腔体内应力碎片。
为了解决上述问题，本说明书实施例提出了一种处理方案：在晶圆背面刻蚀形成沟槽；向沟槽进行多晶硅填充并结晶，该结晶硅在晶圆的正面和反面形成相反方向的应力；通过减薄工艺去除背面图形，不对器件结构产生影响。
以下结合附图，说明本申请各实施例提供的技术方案。
本说明书实施例提供一种沟槽式器件晶圆的制备方法，包括：
步骤1：在晶圆的背面形成晶背沟槽，晶背沟槽与晶圆的正面沟槽的结构相同。
其中，在晶圆的正面形成正面沟槽与在晶圆的背面形成背面沟槽时，使用相同的器件沟槽层次光刻版，以使正面沟槽与背面沟槽的结构相同。
具体地，步骤1，包括：步骤11：在晶圆的正面淀积正硅酸乙酯(PE-TEOS)层，得到第一半导体器件。
其中，步骤11，包括：通过等离子体增强化学气相沉积法在晶圆的正面淀积生成预设厚度的正硅酸乙酯层。在本说明书实施例中预设厚度为2000埃到10000埃。
在一种可选的实施方式中，将晶圆的正面淀积正硅酸乙酯(PE-TEOS)层，得第一半导体器件。其中，PE-TEOS淀积后的第一半导体器件的表面氧化层厚度为2000埃到10000埃。
可知的是，步骤11为在晶圆的正面形成氧化硅薄膜，氧化硅薄膜可以按照正硅酸乙酯淀积工艺，采用等离子体增强化学气相沉积方法在晶面表面沉积生成PE-TEOS薄膜。
其中，氧化硅淀积后的晶圆的表面氧化硅层厚度为
Figure BDA0003824648180000071
主要起到翻面工艺时，在设备手臂与晶圆正面工艺之间作为保护层防止划伤图形。
步骤12：将第一半导体器件翻转，使晶圆的背面朝上。
其中，步骤12，包括：将第一半导体器件翻转，使晶圆的背面朝上，正面朝下。
在一种可选的实施方式中，通过倒片机将第一半导体器件翻转，使得晶圆的背面朝上，正面朝下。
步骤13：在晶圆的背封层的表面生长氧化层。
具体地，在晶圆的背封层的表面生长合适厚度(D2)的氧化层。
其中，步骤13，包括：在晶圆的背封层的表面上沉积硬质掩膜层。
进一步地，晶圆正面的氧化层的厚度(D1)与背封层的氧化层的厚度(D2)、刻蚀沟槽深度(T)的关系为：T×10％≤D1+D2≤T×20％，晶圆正面的氧化层的厚度和背封层的氧化层的厚度之和(D1+D2)为
Figure BDA0003824648180000072
和/或，沟槽深度T为5μm-20μm。
步骤14：在氧化层上涂布光刻胶，利用器件沟槽层次光刻版在晶圆的背面进行光刻盲曝，并通过刻蚀打开并贯通氧化层，形成氧化层窗口。
其中，器件沟槽层次光刻版为器件原本的正面沟槽层次的光刻版。
具体地，在氧化层涂布光刻胶，不额外制作光刻版，利用器件原本正面沟槽层次的光刻版在晶圆的背面进行光刻盲曝，并通过刻蚀打开并贯通氧化层，形成氧化层窗口。
其中，步骤14，包括：对硬质掩模层的预设区域进行干法刻蚀，直到露出晶圆，在硬质掩膜层中形成倒梯形的图形，其中，预设区域是指预设曝光打开区域。
步骤15：以氧化层窗口为刻蚀窗口刻蚀晶圆的背面的硅，形成晶背沟槽，得到第二半导体器件。
其中，步骤15，包括：在氧化层窗口的对应区域，以倒梯形的硬质掩膜层为掩膜，采用干法刻蚀，在背封层上形成晶背沟槽。
在本说明书实施例中对应区域可以为曝光打开区域。
具体地，以氧化层窗口为刻蚀窗口刻蚀晶圆背面的表面硅，形成晶背沟槽，得到第二半导体器件。
在一种可选的实施方式中，在氧化层窗口对应区域，以倒梯形的硬质掩膜层为掩膜，采用干法刻蚀，在背封层的多晶硅上形成深沟槽。
步骤16：将第二半导体器件翻转，使晶圆的背面朝下。
具体地，将步骤15中的第二半导体器件通过倒片机再次翻转，使得晶圆的背面朝下，正面朝上。
步骤17：清洗第二半导体器件正面和背面的是氧化层。
其中，步骤17，包括：通过湿法作用将背面和正面的氧化物去除。
具体地，将第二半导体器件放置于酸洗槽中漂掉正面和背面的氧化层。
步骤18：重复执行步骤11到步骤17，直至在晶圆的正面形成符合电性能参数要求的正面沟槽。
具体地，重复氧化层-光刻-刻蚀-清洗动作，在晶圆的正面完成电性能参数所需求的特征尺寸沟槽，即正面沟槽。
在本说明书实施例的步骤1中，通过晶圆的器件正面沟槽层次光刻版在晶圆的背面形成晶背沟槽。
在本说明书实施例中器件正面沟槽层次光刻版与器件沟槽层次光刻版相同。
在一种可选的实施方式中，通过调节刻蚀气体的比例使正面沟槽和晶背沟槽的开口具有倾斜角，其中，刻蚀气体包括主刻蚀气体和保护气体。
其中，倾斜角为88度到90度。
步骤2：在晶圆的正面沟槽和晶背沟槽中淀积多晶硅，使多晶硅在晶圆的正面和反面形成相反方向的应力。
具体地，当晶圆的正面沟槽中多晶硅淀积时背面的晶背沟槽也会淀积多晶硅，使得该多晶硅在晶圆正面和反面形成相反方向的应力，进而减少对整个晶圆产生的压应力和张应力，改善了整个晶圆的翘曲形变。
步骤3：通过背面磨片工艺去除背面沟槽。
其中，通过背面磨片工艺，进一步降低漏源之间的衬底导通电阻，并去除晶圆背面的晶背沟槽结构，不对器件结构产生影响。
在上述步骤中，晶圆的背面结构平衡了正面深沟槽的应力，改善了整个晶圆的翘曲形变。晶圆背面的晶背沟槽形成的图形与集成度可不增加光刻版数量，直接利用器件正面沟槽层次光刻版。沟槽光罩版上所反映的版图上晶胞图形通常是条形单元结构，方形正交结构，或者蜂窝型结构。进一步地，采取梭状正交的晶胞图形，集合了条形与方形设计的优点，当填充沟槽器件的材料粘附于晶圆上，片面上各个方向可以互相平衡，版图上的优化可极大缓解深槽器件工艺难点，降低沟槽填充材料在各个方向作用力不一致导致的翘曲，但是不可以抵消材料本身由于热膨胀系数与晶圆不一致所带来的压应力。
进一步地，正面沟槽和晶背沟槽的沟槽侧壁剖面与水平衬底形成的夹角角度对深槽器件的翘曲有影响，沟槽通常是90度垂直角，通过调节主刻蚀气体六氟化硫(SF6)与保护气体氧气(O2)的比例，减少主刻蚀气体流量，增加保护气体流量，有利于形成具有一定开口倾斜角的沟槽，主刻气体与保护气体流量调节比例为1:0.5到1:1.5，一方面便于沟槽材料填充，一方面降低材料垂直方向上应力。倾斜角为88度到90度。
具体地，本说明书实施例在不改变版图元胞设计或者牺牲版图深槽密度的情况下，能简单、快速、有效改善高密度深沟槽器件应力，在背面磨片时可去除晶圆背面的晶背沟槽结构，不对器件结构产生影响，可以应用于功率分立器件半导体制造技术相关领域。
在本说明书实施例中，沟槽式器件可以为晶圆；和/或，通常制作沟槽式器件正面结构所带来的晶圆翘曲度随沟槽图案密度和深度而增加，沟槽式器件为沟槽透光率>25％，且沟槽深度>5um的高密度深沟槽半导体器件；和/或，沟槽式器件为经过芯片背部研磨制得的半导体器件。
其中，深沟槽半导体器件为沟槽透光率>25％，且沟槽深度>5um的密集深沟槽半导体器件。
【实施例1】
如图1所示，取一硅基板，即硅衬底，其衬底规格，包括衬底厚度、电阻率、外延厚度、外延浓度、硅片转角类型等参数，取决于该沟槽栅分立器件的设计要求或应用领域。厚度可以是(725±20)μm，衬底电阻率为(0.001–0.003)欧姆-厘米(ohm-cm)的非外延片，晶向为100，含背封层，背封内层是
Figure BDA0003824648180000101
晶硅，外层是
Figure BDA0003824648180000102
低温氧化物。之后，按下述工艺步骤改善器件内应力：步骤S1：硅基板下料之后先通过标记刻号来方便区分晶圆正面反面；步骤S2：在硅基板正面淀积一层合适厚度正硅酸乙酯，采用等离子体增强化学气相沉积方法在硅基板的表面沉积生成PE-TEOS薄膜，该薄膜起到正面保护的作用，可以是其他薄膜，选择PETEOS主要从工艺耗时短，湿法去除该保护膜时腐蚀速率快。正硅酸乙酯的厚度优选
Figure BDA0003824648180000103
本实施例，选择
Figure BDA0003824648180000104
步骤S3：利用翻片机进行倒片处理，使得晶圆正面超下，晶圆背面朝上；步骤S4：在硅基板背面上沉积硬质掩膜层，可以同样选择PETEOS薄膜，该硬质掩膜层膜厚与背面沟槽深度在1:10为优选。背面沟槽深度(A)与正面待工艺沟槽深度(B)也有适用比例：60％<A/B<100％。本实施例，在背面淀积
Figure BDA0003824648180000105
的PE-TEOS薄膜，此时加上硅基板本身背封层厚度，掩膜层的厚度共计
Figure BDA0003824648180000106
步骤S5：利用器件沟槽层次光刻版在硅基板的背面进行光刻盲曝，并通过八氟环丁烷(C4F8)气体主刻250s的刻蚀打开并贯通
Figure BDA0003824648180000107
的硬质掩膜层，形成氧化层窗口，并继续以氧化层窗口为刻蚀窗口刻蚀硅衬底背面的背封层的多晶硅乃至硅衬底背面的表面硅，利用六氟化硫(SF6)、四氟化碳(CF4)、氧气(O2)混合气体刻蚀400s形成9μm深度晶背沟槽，得到第二版半导体器件。如图2所示，为在扫描电镜(Scanning Electron Microscope，SEM)的高放大倍数下所制备的背面挖槽，其中，硅衬底晶向有转角，未磨片，1表示硬质掩膜版，2表示晶背沟槽，Y表示厚度，硬质掩膜版的厚度为：1：Y＝8.8920μm，晶背沟槽的深度为：2：Y＝0.8887μm；步骤S6：将第二半导体器件利用倒片机再次翻转，使得硅基板背面朝下；步骤S7：此时将硅基板放置于缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)(40:1)和SC1酸洗槽中漂掉正面和背面的氧化层。其中，SC1清洗液是氨水、双氧水以及水的混合物，三者体积比例为1:2:50；步骤S8：类似地，重复氧化层-光刻-刻蚀-清洗动作，在硅基板正面完成电性能参数所需求的特征尺寸沟槽，不在赘述。本实施例，在正面刻蚀13μm的深度沟槽，即正面沟槽；步骤S9：在正面沟槽和晶背沟槽中淀积低温
Figure BDA0003824648180000111
掺杂多晶硅(poly-Si)膜来填充沟槽，当硅基板的正面沟槽中多晶硅淀积时晶背沟槽也会淀积，使得该多晶硅在硅基板正面和反面形成相反方向的应力，进而减少对整个硅基板产生的压应力和张应力，改善了整个晶圆的翘曲形变。
如图1所示，在本说明书实施例中为功率分立器件，会通过背面磨片工艺，进一步降低漏源之间的衬底导通电阻，并去除该晶背沟槽结构，即将背面减薄区域去除，不对器件结构产生影响。表1为本说明书实施例提供的平衡应力器件与未改善器件在深槽多晶硅填充阶段的翘曲数据比较，在实施例1中得到的晶圆的曲率半径在沟槽形成之后、沟槽中多晶硅淀积的变化如表1所示。从表1中可以看出在沟槽形成之后站点量测经过背刻工艺的器件的曲率半径为657.7m，背面无处理器件的曲率半径为120.297m；在沟槽中淀积多晶硅之后站点量测经过背刻工艺的器件的曲率半径为128.351m，背面无处理器件的曲率半径为84.8m，带背刻工艺的器件的翘曲程度都明显变好。
进一步地，硅基板背面PE-TEOS薄膜生长
Figure BDA0003824648180000112
背面沟槽腐蚀深度是15.6μm，其余规范一致。如图3所示，为扫描电镜的高放大倍数下所制备的背面挖槽，其中，硅基板的晶向有转角，已磨片。晶背沟槽的深度为：1：Y＝15.432μm。
表2为Trench角度对深槽翘曲影响的比较，在本说明书实施例中，沟槽(Trench)的倾斜角度从90度微调到88.5度，其余规范一致，采用本申请的方法的晶圆挖槽后的翘曲度对比如表2所示，从表2中可以看出沟槽倾斜角度为90°直角的时候，13um深沟槽曲率半径为215um±5um，当沟槽倾斜角度为88.5°V型槽的时候，13um沟槽曲率半径有改善，为255um±5um。额外地，V型槽也有利于后续介质的填充。
更进一步地，如图4所示，其他器件中的流片工艺要求一致，仅Trench版图晶胞形状不一致，当晶圆流片到金属层次后表面出现晶元胞表面裂纹，长条形Trench晶胞出现与Trench方向平行的裂纹；在电性能方面，该晶圆中心集中漏电，标记为BIN4失效区域，即为漏电失效区域。如图5所示是改善后的梭状正交晶胞图形。如图6a和图6b所示是使用梭状正交的晶胞图形前后漏电参数的对比，图6a为因版图设计翘曲大导致的源栅漏电失效(BIN4)分布，其中1表示有效区域，4表示漏电失效区域，图6b为改善后无失效。
再进一步地，表3为背面制作平面应力膜的效果比较，其他器件中的流片工艺要求一致，当沟槽中多晶硅淀积和再结晶之后，测试器件的应力方向。如表3所示，不制作背面沟槽结构，仅利用平面膜质的应力，在晶背长2.4μm的次常压化学气相沉积正硅酸乙酯(SA-TEOS)正应力膜去平衡多晶硅(Poly)的张应力膜，量测器件的前后翘曲值，无改善，晶背反方向应力膜生长前后翘曲值(Bow)均在165um±15um。
本说明书实施例还提供一种沟槽式器件晶圆，通过上述的沟槽式器件晶圆的制备方法制备得到。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的产品实施例而言，由于其与方法是对应的，描述比较简单，相关之处参见系统实施例的部分说明即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
表1
Figure BDA0003824648180000131
表2
Figure BDA0003824648180000141
表3
Figure BDA0003824648180000142

Claims (14)

1.一种沟槽式器件晶圆的制备方法，其特征在于，包括：
步骤1：在晶圆的背面形成晶背沟槽，所述晶背沟槽与所述晶圆的正面沟槽的结构相同；
步骤2：在所述晶圆的所述正面沟槽和所述晶背沟槽中淀积多晶硅，使所述多晶硅在所述晶圆的正面和反面形成相反方向的应力；
步骤3：通过背面磨片工艺去除所述背面沟槽。
2.根据权利要求1所述的沟槽式器件晶圆的制备方法，其特征在于，所述正面沟槽和所述晶背沟槽的开口具有倾斜角。
3.根据权利要求2所述的沟槽式器件晶圆面应力的制备方法，其特征在于，所述倾斜角为88度到90度。
4.根据权利要求1所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤1，包括：
步骤11：在晶圆的正面淀积正硅酸乙酯层，得到第一半导体器件；
步骤12：将所述第一半导体器件翻转，使所述晶圆的背面朝上；
步骤13：在晶圆的背封层的表面生长氧化层；
步骤14：在所述氧化层上涂布光刻胶，利用器件沟槽层次光刻版在所述晶圆的背面进行光刻盲曝，并通过刻蚀打开并贯通氧化层，形成氧化层窗口；
步骤15：以所述氧化层窗口为刻蚀窗口刻蚀所述晶圆的背面的硅，形成晶背沟槽，得到第二半导体器件。
5.根据权利要求4所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤1，还包括：
步骤16：将所述第二半导体器件翻转，使所述晶圆的背面朝下；
步骤17：清洗所述第二半导体器件正面和背面的是氧化层；
步骤18：重复执行步骤11到步骤17，直至在所述晶圆的正面形成符合电性能参数要求的正面沟槽。
6.根据权利要求4所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤11，包括：通过等离子体增强化学气相沉积法在所述晶圆的正面淀积生成预设厚度的所述正硅酸乙酯层。
7.根据权利要求6所述的沟槽式器件晶圆的制备方法，其特征在于，所述预设厚度为2000埃到10000埃。
8.根据权利要求4所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤12，包括：将所述第一半导体器件翻转，使所述晶圆的背面朝上，正面朝下。
9.根据权利要求4所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤13，包括：在所述晶圆的所述背封层的表面上沉积硬质掩膜层。
10.根据权利要求4或9所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤14，包括：对所述硬质掩模层的预设区域进行干法刻蚀，直到露出所述晶圆，在所述硬质掩膜层中形成倒梯形的图形。
11.根据权利要求10所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤15，包括：在所述氧化层窗口的对应区域，以所述倒梯形的硬质掩膜层为掩膜，采用干法刻蚀，在所述背封层上形成晶背沟槽。
12.根据权利要求5所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤17，包括：通过湿法作用将所述背面和所述正面的氧化物去除。
13.根据权利要求1所述的沟槽式器件晶圆的制备方法，其特征在于，所述步骤1中，通过所述晶圆的器件正面沟槽层次光刻版在所述晶圆的背面形成所述晶背沟槽。
沟槽式器件晶圆的制备方法沟槽式器件晶圆的制备方法。
14.一种沟槽式器件晶圆，其特征在于，通过权利要求1-13中任一项所述的沟槽式器件晶圆的制备方法制备得到。
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* Cited by examiner, † Cited by third party
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CN116110804A (zh) * 2023-04-12 2023-05-12 粤芯半导体技术股份有限公司 半导体器件的制备方法

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