JP2016143856A - 半導体装置 - Google Patents

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Abstract

【課題】不揮発性メモリを有する半導体装置のチップ面積を縮小する。
【解決手段】データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１を、同じ浮遊電極ＦＧの一部により形成されるデータの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２および容量素子Ｃの容量電極ＦＧＣ２の第２方向Ｘの長さＥ３よりも短くする。ここで、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の側面のうち、互いに隣り合うもう一方のデータの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１とは反対側の側面を窪ませることにより、データの書込み／消去用素子ＣＷＥが配置される活性領域Ｌ２の第２方向Ｘの長さを縮小する。
【選択図】図２

Description

本発明は半導体装置に関し、例えば不揮発性メモリを内蔵した半導体装置に好適に利用できるものである。
特許第５２６５８９８号公報（特許文献１）には、隣り合って配置された第１不揮発性メモリセルおよび第２不揮発性メモリセルを含む半導体装置が記載されている。第１活性領域には、第１不揮発性メモリセルの容量素子が形成され、第３活性領域には、第１不揮発性メモリセルの読出し用素子および第２不揮発性メモリセルの読出し用素子が共に形成される。また、第２活性領域には、第１不揮発性メモリセルの書込み／消去用素子および第２不揮発性メモリセルの書込み／消去用素子が共に形成される。また、第４活性領域には、第２不揮発性メモリセルの容量素子が形成される。
特許第５２６５８９８号公報
例えば“０”データまたは“１”データを１回だけ書き込むことのできるＯＴＰ（One Time Programmable）不揮発性メモリセルの要求がある一方で、複数回のデータの書き換えが可能なＭＴＰ（Multi Time Programmable）不揮発性メモリセルが要求される用途がある。しかし、プロセス世代が進むに伴って、半導体装置のチップ面積の縮小への要求が強くなっているが、ＭＴＰ不揮発性メモリセルでは、セルサイズの縮小が難しいことが本発明者らの検討によって明らかとなった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体メモリは、第１データ書込み／消去用素子、第１データ読出し用素子および第１容量素子を含む第１不揮発性メモリセルと、第２データ書込み／消去用素子、第２データ読出し用素子および第２容量素子を含む第２不揮発性メモリセルを備える。そして、第１活性領域に第１容量素子を形成し、第２活性領域に第１データ書込み／消去用素子および第２データ書込み／消去用素子を形成し、第３活性領域に第１データ読出し用素子および第２データ読出し用素子を形成し、第４活性領域に第２容量素子を形成する。第１不揮発性メモリセルは、第１活性領域、第２活性領域および第３活性領域に平面的に重なるように第１方向に延在して配置された第１浮遊電極を有し、第２不揮発性メモリセルは、第２活性領域、第３活性領域および第４活性領域に平面的に重なるように第１方向に延在して配置された第２浮遊電極を有する。そして、第１不揮発性メモリセルでは、第２活性領域に平面的に重なる第１浮遊電極の第１方向と直交する第２方向の長さが、第３活性領域に平面的に重なる第１浮遊電極の第２方向の長さよりも短い。また、第２不揮発性メモリセルでは、第２活性領域に平面的に重なる第２浮遊電極の第２方向の長さが、第３活性領域に平面的に重なる第２浮遊電極の第２方向の長さよりも短い。
一実施の形態によれば、不揮発性メモリを有する半導体装置のチップ面積を縮小することができる。
本発明の実施の形態１による不揮発性メモリ領域に配置された不揮発性メモリ（８ビットの場合）の要部平面図である。 本発明の実施の形態１による不揮発性メモリ領域に配置された不揮発性メモリ（２ビットの場合）の要部平面図である。 本発明の実施の形態１による半導体装置における不揮発性メモリセルの要部断面図（図２のＸ１−Ｘ１線の断面）である。 本発明の実施の形態１による不揮発性メモリにおけるデータ書込み動作の説明図である。 本発明の実施の形態１による不揮発性メモリにおけるデータ消去動作の説明図である。 本発明の実施の形態１による不揮発性メモリにおけるデータ読出し動作の説明図である。 本発明の実施の形態１による半導体装置の製造工程中の不揮発性メモリ領域の要部断面図（図２のＸ１−Ｘ１線の断面）である。 図７に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。 図８に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。 図９に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。 図１０に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。 図１１に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。 本発明の実施の形態２による不揮発性メモリ領域に配置された不揮発性メモリ（２ビットの場合）の要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
≪不揮発性メモリの構造≫
本実施の形態１による半導体装置は、同一の半導体チップに配置された主回路領域および不揮発性メモリ領域のそれぞれに、主回路およびその主回路に関する比較的小容量の所望のデータ（情報）を記憶する不揮発性メモリが形成されているものである。この半導体チップを構成する半導体基板（以下、「基板」という）は、主回路および不揮発性メモリが形成される主面（素子形成面）およびその反対の裏面を有している。以下に、主回路としてＬＣＤ（Liquid Crystal Device）ドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている半導体装置（ＬＣＤドライバ）について説明する。なお、本実施の形態１で記載するＬＣＤドライバとは、液晶表示パネル等の表示パネルを駆動または制御するための半導体装置を意味する。
図１および図２は、本実施の形態１による不揮発性メモリ領域ＡＭに配置された不揮発性メモリの要部平面図であり、それぞれ８ビットおよび２ビットの場合が示されている。また、図３は、本実施の形態１による半導体装置における不揮発性メモリセルの要部断面図であり、代表して図２のＸ１−Ｘ１線の断面が示されている。なお、図１および図２では、不揮発性メモリセルの配置を分かり易くするため、例えば不揮発性メモリセルを覆うように形成されている絶縁層等の一部が省略されている。
図１および図２に示すように、本実施の形態１による不揮発性メモリは、基板１Ｓの主面に形成されたデータの書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲおよび容量素子Ｃから構成される複数の不揮発性メモリセル（以下、「メモリセル」という）ＭＣを備えている。なお、これらメモリセルＭＣは、マトリクス状に配置されたビット線（図中、第１方向Ｙに配置される）およびワード線（図中、第２方向Ｘに配置される）の交差する位置に配列されることとなる。
基板１Ｓの主面に形成された複数のメモリセルＭＣには、互いに隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２が含まれている。また、基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６が配置されている。なお、活性領域とは、主に、不揮発性メモリセルの動作に寄与する素子が形成される領域であり、素子分離領域（分離部）によって区画されている領域である。
この活性領域Ｌ１，Ｌ２において、メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成されており、メモリセルＭＣ１のデータの書込み／消去用素子ＣＷＥおよびメモリセルＭＣ２のデータの書込み／消去用素子ＣＷＥが共に活性領域Ｌ２に形成されている。また、この活性領域Ｌ３，Ｌ４において、メモリセルＭＣ１のデータの読出し用素子ＱＲおよびメモリセルＭＣ２のデータの読出し用素子ＱＲが共に活性領域Ｌ３に形成されており、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。
このように、本実施の形態１による半導体装置では、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータの書込み／消去用素子ＣＷＥが共通の活性領域Ｌ２に形成され、かつ、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータの読出し用素子ＱＲが共通の活性領域Ｌ３に形成されるので、チップ面積を縮小することができる。
本実施の形態１では、主回路としてＬＣＤドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている。所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、不揮発性メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。これら所望の情報が多くなるに従い不揮発性メモリの情報量（メモリセル数）が増加する。このようにメモリセル数が増加した場合であっても本実施の形態１で示すようなメモリセルの配置とすることによって、チップ面積の増加を抑制することができる。
以下に、本実施の形態１によるメモリセルＭＣの構成について具体的に図２および図３のメモリセルＭＣ１を参照して説明する。なお、図１に示すメモリセルＭＣも同様の構成である。
ｐ型の基板１Ｓの主面には、活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６を規定する溝形の分離部ＴＩが形成されている。この基板１Ｓに形成されたｎ型（第１導電型）の埋込ウエルＤＮＷには、ｐ型（第２導電型）のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３は、埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。
このｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウエルＨＰＷ３の上層の一部には、ｐ＋型の半導体領域４が形成されている。ｐ＋型の半導体領域４には、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域４の不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４は、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域４の表層一部にシリサイド層５を形成しても良い。
また、ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。ｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８が形成されている。ｎ＋型の半導体領域８には、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８の不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。また、ｎ＋型の半導体領域８は、ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に接触しないように、ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３から離れている。すなわち、ｎ＋型の半導体領域８とｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３との間にはｎ型の埋込ウエルＤＮＷの一部が介在されている。このｎ＋型の半導体領域８は、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８の表層一部にシリサイド層５を形成しても良い。絶縁層６は、例えば窒化シリコンからなる絶縁層６ａと酸化シリコンからなる絶縁層６ｂとを順に堆積した積層膜からなる。
本実施の形態１によるメモリセルＭＣは、浮遊電極ＦＧと、データの書込み／消去用素子ＣＷＥと、データの読出し用素子ＱＲと、容量素子Ｃとを有している。
浮遊電極ＦＧは、データの記憶に起用する電荷を蓄積する部分である。この浮遊電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、この浮遊電極ＦＧは、図２に示すように、互いに隣り合うｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
この浮遊電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、データの書込み／消去用の容量素子であるデータの書込み／消去用素子ＣＷＥが配置されている。データの書込み／消去用素子ＣＷＥは、容量電極ＦＧＣ１と、容量絶縁膜１０ｄと、ｐ型の半導体領域１５と、ｎ型の半導体領域３０と、ｐ型のウエルＨＰＷ２とを有している。
容量電極ＦＧＣ１は、浮遊電極ＦＧの一部により形成され、データの書込み／消去用素子ＣＷＥの一方の電極を形成する部分である。ここで、容量電極ＦＧＣ１の第２方向Ｘの長さＥ１は、同じ浮遊電極ＦＧの一部により形成されるデータの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２および容量素子Ｃの容量電極ＦＧＣ２の第２方向Ｘの長さＥ３よりも短くなるように形成されている。
容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば７ｎｍ以上、２０ｎｍ以下とされている。ただし、本実施の形態１によるデータの書込み／消去用素子ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を、容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１２ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを７ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子や正孔を通過させることが難しくなり、データの書き換えがうまくできないからである。
データの書込み／消去用素子ＣＷＥの一対のｐ型の半導体領域１５およびｎ型の半導体領域３０は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。ｐ型の半導体領域１５、ｎ型の半導体領域３０およびｐ型のウエルＨＰＷ２は、データの書込み／消去用素子ＣＷＥの一方の電極を構成する部分である。すなわち、データの書込み／消去用素子ＣＷＥにおいては、容量電極ＦＧＣ１の左右の半導体領域の導電型が非対称になっている。このような構成とすることによって、データの消去時や書込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
ｐ型の半導体領域１５は、チャネル側のｐ−型の半導体領域１５ａと、そのｐ−型の半導体領域１５ａに電気的に接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一の導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２と電気的に接続されている。
また、ｎ型の半導体領域３０は、チャネル側のｎ−型の半導体領域３０ａと、そのｎ−型の半導体領域３０ａに電気的に接続されたｎ＋型の半導体領域３０ｂとを有している。このｎ−型の半導体領域３０ａおよびｎ＋型の半導体領域３０ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一の導電型の不純物が含有されているが、ｎ＋型の半導体領域３０ｂの不純物濃度の方が、ｎ−型の半導体領域３０ａの不純物濃度よりも高くなるように設定されている。
ｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａは、容量電極ＦＧＣ１の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度伸びて終端している。ｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域３０ｂは、それぞれｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
本実施の形態１では、ｎ型の半導体領域３０が、図２に示すように、互いに隣り合う２つの浮遊電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３０は、２つのデータの書込み／消去用素子ＣＷＥの共有領域になっている。
これらｐ型の半導体領域１５およびｎ型の半導体領域３０は、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、データ書込み／消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域３０ｂの表層一部にシリサイド層５を形成しても良い。
また、浮遊電極ＦＧがｐ型のウエルＨＰＷ３の活性領域Ｌ３に平面的に重なる第２位置には、データの読出し用素子ＱＲが配置されている。データの読出し用素子ＱＲは、ゲート電極ＦＧＲと、ゲート絶縁膜１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データの読出し用素子ＱＲのチャネルは、ゲート電極ＦＧＲと活性領域Ｌ３とが平面的に重なるｐ型のウエルＨＰＷ３の上層に形成される。
ゲート電極ＦＧＲは、浮遊電極ＦＧの一部により形成されている。ゲート電極ＦＧＲの第２方向Ｘの長さＥ２は、データの読出し用素子ＱＲの動作特性から決まる長さであり、同じ浮遊電極ＦＧの一部により形成されるデータ書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１よりも長くなるように形成されている。
ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１２ｎｍ程度である。
データの読出し用素子ＱＲの一対のｎ型の半導体領域１２，１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データの読出し用素子ＱＲの一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一の導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。
このようなデータの読出し用素子ＱＲのｎ型の半導体領域１２，１２の一方は、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、ソース線ＳＬに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５を形成しても良い。一方、データの読出し用素子ＱＲのｎ型の半導体領域１２，１２の他方は、選択用ＭＩＳ（Metal Insulator Semiconductor）トランジスタＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有されている。
選択用ＭＩＳトランジスタＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択用ＭＩＳトランジスタＱＳのチャネルは、ゲート電極ＦＧＳと活性領域Ｌ３とが平面的に重なるｐ型のウエルＨＰＷ３の上層に形成される。
ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、浮遊電極ＦＧとは電気的に分離している。さらに、その表層の一部にはシリサイド層５が形成されている。このシリサイド層５は、ゲート電極ＦＧＳを構成する導電体膜の表層全面に形成されておらず、データの読出し素子ＱＲとは反対側の表層一部に形成されている。このゲート電極ＦＧＳは、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。このコンタクトホールＣＴは、図２のＸ１−Ｘ１線の断面として図３に示されるべきものではないが、説明を容易にするために、図３に示している。この導体部７ｆは、選択線ＧＳに電気的に接続されている。
ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１２ｎｍ程度である。選択用ＭＩＳトランジスタＱＳの一対のｎ型の半導体領域１２，１２の構成は、データの読出し用素子ＱＲのｎ型の半導体領域１２，１２と同じである。選択用ＭＩＳトランジスタＱＳの他方のｎ型の半導体領域１２は、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇは、データ読出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５を形成しても良い。しかし、データの読出し用素子ＱＲのゲート電極ＦＧＲと選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの間のｎ＋型の半導体領域１２ｂの表層一部にはシリサイド層５は形成していない。
また、浮遊電極ＦＧがｐ型のウエルＨＰＷ１の活性領域Ｌ１に平面的に重なる第３位置には、容量素子Ｃが配置されている。この容量素子Ｃは、制御ゲート電極ＣＧＷと、容量電極ＦＧＣ２と、容量絶縁膜１０ｃと、ｐ型の半導体領域１３と、ｎ型の半導体領域３１と、ｐ型のウエルＨＰＷ１とを有している。
容量電極ＦＧＣ２は、制御ゲート電極ＣＧＷに対向する浮遊電極ＦＧの一部により形成されており、容量素子Ｃの一方の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、不揮発性メモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
また、容量電極ＦＧＣ２の第２方向Ｘの長さＥ３は、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１およびデータの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２よりも長くなるように形成されている。すなわち、浮遊電極ＦＧは、容量電極ＦＧＣ２の第２方向Ｘの長さＥ３が、容量電極ＦＧＣ１の第２方向Ｘの長さＥ１およびゲート電極ＦＧＲの第２方向Ｘの長さＥ２よりも長い。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線ＣＧからの電圧供給効率を向上させることが可能となっている。
ここで、浮遊電極ＦＧは、図２に示すように、容量電極ＦＧＣ２の一端側から容量電極ＦＧＣ１およびゲート電極ＦＧＲへ延在するように配置され、その平面形状は略旗状となっている。また、容量電極ＦＧＣ２の他端側に活性領域Ｌ３に平面的に重なるように選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳが配置されている。すなわち、容量電極ＦＧＣ１およびゲート電極ＦＧＲと、容量電極ＦＧＣ２とでは平面積が異なり、異なるために浮遊電極ＦＧが空いた領域にゲート電極ＦＧＳを配置している。これに対して、例えば浮遊電極ＦＧが、容量電極ＦＧＣ２の中央部側から容量電極ＦＧＣ１およびゲート電極ＦＧＲへ延在するように配置され、その平面形状がＴ字状とする場合では、別の領域にゲート電極ＦＧＳを配置しなければならないこともある。しかしながら、本実施の形態１では、略旗状の浮遊電極ＦＧの空いている領域にゲート電極ＦＧＳを配置しているので、チップ面積を縮小することができる。
容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、ゲート絶縁膜１０ｂ、１０ｅおよび容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１２ｎｍ程度である。
容量素子Ｃの一対のｐ型の半導体領域１３およびｎ型の半導体領域３１は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。ｐ型の半導体領域１３、ｎ型の半導体領域３１およびｐ型のウエルＨＰＷ１は、容量素子Ｃの一方の電極を構成する部分である。すなわち、容量素子Ｃにおいては、容量電極ＦＧＣ２の左右の半導体領域の導電型が非対称になっている。このような構成とすることによって、データの消去時や書込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
ｐ型の半導体領域１３は、チャネル側のｐ−型の半導体領域１３ａと、そのｐ−型の半導体領域１３ａに電気的に接続されたｐ＋型の半導体領域１３ｂとを有している。このｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂには、例えばホウ素（Ｂ）等のような同一の導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ｂの不純物濃度の方が、ｐ−型の半導体領域１３ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１３は、ｐ型のウエルＨＰＷ１と電気的に接続されている。
また、ｎ型の半導体領域３１は、チャネル側のｎ−型の半導体領域３１ａと、そのｎ−型の半導体領域３１ａに電気的に接続されたｎ＋型の半導体領域３１ｂとを有している。このｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一の導電型の不純物が含有されているが、ｎ＋型の半導体領域３１ｂの不純物濃度の方が、ｎ−型の半導体領域３１ａの不純物濃度よりも高くなるように設定されている。
ｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａは、容量電極ＦＧＣ２の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度伸びて終端している。ｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂは、それぞれｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
本実施の形態１では、ｎ型の半導体領域３１が、図２に示すように、互いに隣り合う２つの浮遊電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３１は、２つの容量素子Ｃの共有領域になっている。なお、図１および図２に示すように、不揮発性メモリ領域の外側には、メモリセルＭＣを構成しない容量素子Ｃが配置されている。
これらｐ型の半導体領域１３およびｎ型の半導体領域３１は、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｅが接するｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂの表層一部にシリサイド層５を形成しても良い。
このように、本実施の形態１では、基板１Ｓの主面に形成された複数のメモリセリＭＣのうち、互いに隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータの書込み／消去用素子ＣＷＥが共有の活性領域Ｌ２に形成され、それぞれのデータの読出し用素子ＱＲが共通の活性領域Ｌ３に形成されるようにしている。
≪不揮発性メモリセルの構造の特徴について≫
（１）データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の構造
本実施の形態１による不揮発性メモリセルでは、図１および図２に示したように、浮遊電極ＦＧは、互いに隣り合うｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。そして、この浮遊電極ＦＧがｐ型のウエルＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、データの書込み／消去用の容量素子であるデータの書込み／消去用素子ＣＷＥが配置され、浮遊電極ＦＧの一部により容量電極ＦＧＣ１が形成されている。また、この浮遊電極ＦＧがｐ型のウエルＨＰＷ３の活性領域Ｌ３に平面的に重なる第２位置には、データの読出し用素子ＱＲが配置され、浮遊電極Ｆの他の一部によりゲート電極ＦＧＲが形成されている。また、この浮遊電極ＦＧがｐ型のウエルＨＰＷ１の活性領域Ｌ１に平面的に重なる第３位置には、容量素子Ｃが配置され、浮遊電極の他の一部により容量電極ＦＧＣ２が形成されている。
さらに、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１は、データの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２よりも短く、データの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２は、容量素子Ｃの容量電極ＦＧＣ２の第２方向Ｘの長さＥ３よりも短くなるように形成されている。
従来（例えば特許文献１参照）は、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１と、データの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２とを同じにしていた。
しかし、本実施の形態１では、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１を、データの読出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さＥ２よりも短くしている。データの書込み／消去用素子ＣＷＥは、単に容量素子として使用されているので、その容量電極ＦＧＣ１の第２方向Ｘの長さＥ１を縮小することができる。ここで、活性領域Ｌ２を共用する２つのデータの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１が互いに対向する側面とは反対側の側面を平面視において窪ませる。言い換えれば、その側面を平面視において凹形状とする。これにより、データの書込み／消去用素子ＣＷＥが配置される活性領域Ｌ２の第２方向Ｘの長さを縮小することができる。ただし、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の両側面が平面視において凹形状となるものを排除するものではない。
なお、第２方向Ｘに互いに隣り合う活性領域Ｌ２の間隔（分離幅）を縮小することも可能ではある。しかし、第２方向Ｘに互いに隣り合う活性領域Ｌ２の間の埋込ウエルＤＮＷには高電圧が印加されることから、その間隔を縮小すると耐圧が低下するので、上記分離幅を縮小することは好ましくない。しかし、本実施の形態１による不揮発性メモリセルでは、データの書込み／消去用素子ＣＷＥが配置される活性領域Ｌ２の第２方向Ｘの長さＥ１を縮小しているので、上記分離幅を保ったままで第２方向Ｘのセルサイズの縮小が可能となる。また、第２方向Ｘに互いに隣り合う活性領域Ｌ２の間隔だけでなく、第１方向Ｙに互いに隣り合う活性領域の間隔（図１に太矢印で示す間隔（分離幅））も縮小する必要がないので、不揮発性メモリ全体としても高耐圧特性を保持することができる。
データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１の最小寸法は、例えば容量電極ＦＧＣ１の両側に形成されるｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａを形成する際のマスク合わせ余裕によって決まる。すなわち、容量電極ＦＧＣ１の両側にそれぞれｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａを確実に形成するためのマスク合わせに必要とされる寸法が、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１に要求される。
（２）容量素子Ｃの容量電極ＦＧＣ２の面積の縮小
上記（１）に記載したように、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１を縮小することにより、データの書込み／消去用素子ＣＷＥの容量面積が縮小する。これにより、書込み、消去時のカップリング比を一定に保つために必要な容量素子Ｃの容量面積（容量電極ＦＧＣ２の平面積）を縮小することができる。従って、容量素子Ｃの容量電極ＦＧＣ２の第１方向Ｙの長さＥ４および第２方向Ｘの長さＥ３をそれぞれ縮小することができるので、第１方向Ｙおよび第２方向Ｘのセルサイズの縮小が可能となる。
（３）データの読出し素子ＱＲと選択ＭＩＳトランジスタＱＳとの間隔の縮小
上記（１）および（２）に記載したように、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１および容量素子Ｃの容量電極ＦＧＣ２の第２方向Ｘの長さＥ３をそれぞれ縮小することにより、第２方向Ｘのセルサイズを縮小することができる。この際、第２方向Ｘのセルサイズの縮小に伴い、データの読出し素子ＱＲと選択ＭＩＳトランジスタＱＳとの間隔も縮小される。
ところで、選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳ上には、低抵抗化のためにシリサイド層５を形成することが望ましい。しかし、データの読出し素子ＱＲと選択ＭＩＳトランジスタＱＳとの間隔が縮小されることによって、シリサイド層５の形成工程における合わせズレにより、データの読出し用素子ＱＲのゲート電極ＦＧＲと選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの間のｎ型の半導体領域１２の表層にシリサイド層５が形成される状態または形成されない状態が生じてしまう。そして、シリサイド層５の有無により、メモリセルの読出し電流にばらつきが生じてしまう。また、シリサイド層５が浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）上に形成されると、浮遊電極ＦＧに蓄えられた電荷がシリサイド層５を伝わって基板１Ｓに流出する。このためメモリのデータが保持できないという不具合が生じることがある。
そこで、データの読出し用素子ＱＲのゲート電極ＦＧＲと選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの間のｎ型の半導体領域１２の表層にはシリサイド層５を形成せずに、選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳの表層のみにシリサイド層５を形成する。さらに、浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）上にシリサイド層５が形成されないように、シリサイド層５の形成工程における合わせズレ等を考慮して、データの読出し素子ＱＲとは反対側のゲート電極ＦＧＳの表層一部のみに、シリサイド層５を形成する。これにより、メモリセルの読出し電流のばらつきを防止することができ、さらに、浮遊電極ＦＧからの電荷の消失を防止することができる。
（４）まとめ
上述したように、本実施の形態１によれば、互いに隣り合う活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４の間隔（分離幅）を縮小することなく、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さＥ１（活性領域Ｌ２の第２方向Ｘの長さ）、容量素子Ｃの容量電極ＦＧＣ２の第１方向Ｙの長さＥ４および第２方向Ｘの長さＥ３を縮小することができる。これにより、高耐圧特性を保持したまま、第１方向Ｙおよび第２方向Ｘのセルサイズを縮小することができる。さらに、不揮発性メモリ領域を縮小することによって、チップ面積も縮小することができる。
また、データの読出し素子ＱＲとは反対側の選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳの表層一部にシリサイド層５を形成することにより、メモリセルの読出し電流のばらつきおよび浮遊電極ＦＧからの電荷の消失を防止することができるので、不揮発性メモリセルの縮小による信頼度の低下も抑制することができる。
≪不揮発性メモリの動作≫
次に、本実施の形態１による不揮発性メモリの動作例について図４〜図６を用いて説明する。以下の説明では、データ書込み対象のメモリセルＭＣを、選択メモリセルＭＣＳという。
（データ書込み動作）
データ書込み動作の一例を、図４を参照して説明する。図４は、本実施の形態１による不揮発性メモリにおけるデータ書込み動作の説明図である。なお、ここでは、電子を浮遊電極に注入することをデータ書込みと定義するが、その逆に浮遊電極の電子を抜き取ることをデータ書込みと定義することもできる。
データの書込み時には、選択メモリセルＭＣＳの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧに、例えば＋８Ｖの正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧには、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣＳのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬに、例えば−８Ｖの負の電圧を印加する。それ以外のデータ書き込み／消去用のビット線ＷＢＬには、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書込み用のビット線ＲＢＬに、例えば０Ｖ（またはＯＰＥＮ）を印加する。
これにより、選択メモリセルＭＣＳのデータの書込み／消去用素子ＣＷＥの浮遊電極ＦＧにチャネル全面のＦＮ（Fowler-Nordheim）トンネル電流により電子を注入し、データを書き込む。
このように、本実施の形態１におけるデータの書込みは、制御ゲート配線ＣＧに＋８Ｖの制御電圧を印加することによって容量素子Ｃのｐ型のウエルＨＰＷ１を＋８Ｖとし、かつ、ビット線ＷＢＬに−８Ｖの電圧を印加することによってデータの書込み／消去用素子ＣＷＥのｐ型のウエルＨＰＷ２を−８Ｖとして電位差１６ＶでＦＮトンネル電流を発生させて書込みを行うものである。
これにより、選択メモリセルＭＣＳのデータの書込み／消去用素子ＣＷＥのｐ型のウエルＨＰＷ２の電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜を通じて容量電極ＦＧＣ１（浮遊電極ＦＧ）に注入し、データを書き込む。
（データ消去動作）
データ・ビット単位消去動作およびデータ一括消去動作の一例を、図５を参照して説明する。図５は、本実施の形態１による不揮発性メモリにおけるデータ消去動作の説明図である。なお、ここでは、浮遊電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊電極に電子を注入することをデータ消去と定義することもできる。
（１）データ・ビット単位消去動作の一例
データ・ビット単位消去時には、選択メモリセルＭＣＳの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧに、例えば−８Ｖの負の制御電圧を印加する。それ以外の制御ゲート配線ＣＧには、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣＳのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬに、例えば＋８Ｖの正の電圧を印加する。それ以外のデータ書込み／消去用のビット線ＷＢＬには、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書込み用のビット線ＲＢＬに、例えば０Ｖ（またはＯＰＥＮ）を印加する。
これにより、データ消去対象の選択メモリセルＭＣＳのデータの書込み／消去用素子ＣＷＥの浮遊電極ＦＧに蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、データ消去対象の選択メモリセルＭＣＳのデータを消去する。
（２）データ一括消去動作の一例
データ一括消去時には、複数のメモリセルＭＣの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧに、例えば−８Ｖの負の制御電圧を印加する。また、複数のメモリセルＭＣのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬに、例えば＋８Ｖの正の電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書込み用のビット線ＲＢＬに、例えば０Ｖ（またはＯＰＥＮ）を印加する。これにより、データ一括消去を行う複数のメモリセルＭＣのデータの書込み／消去用素子ＣＷＥの浮遊電極ＦＧに蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数のメモリセルＭＣのデータを一括消去する。
これにより、選択メモリセルＭＣＳまたは複数のメモリセルＭＣのデータの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１（浮遊電極ＦＧ）に蓄積された電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜を通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
（データ読出し動作）
データ読出し動作の一例を、図６を参照して説明する。図６は、本実施の形態１による不揮発性メモリにおけるデータ読出し動作の説明図である。
データ読出し時には、選択メモリセルＭＣＳの容量素子Ｃの他方の電極が接続されている制御ゲート配線ＣＧに、例えばＶｃｃ電極の所望の制御電圧を印加する。それ以外の制御ゲート配線ＣＧには、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣＳのデータの書込み／消去用素子ＣＷＥの一方の電極が電気的に接続されているデータ書込み／消去用のビット線ＷＢＬに、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣＳの選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳが電気的に接続されている選択線ＧＳおよびデータ書込み用のビット線ＲＢＬに、例えばＶｃｃ電源の所望の電圧を印加し、ソース線ＳＬに、例えば０Ｖを印加する。
これにより、データ読出し対象の選択メモリセルＭＣＳのデータの読出し用素子ＱＲをオン条件とし、そのデータの読出し用素子ＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣＳに記憶されているデータが０／１のいずれなのかを読み出す。
このように、本実施の形態１によれば、データの書込み／消去用素子ＣＷＥ、データの読出し用素子ＱＲおよび容量素子Ｃをそれぞれ別々のｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３内に形成し、それぞれをｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離する。そして、データ書き換えを容量素子Ｃで行う。これにより、チャネル全面のＦＮトンネル電流によるデータ書き換えにおいて、ｐ型の半導体領域１５（図２または図３参照）とｐ型のウエルＨＰＷ２とは同電位になるので、接合耐圧の問題が生じることもない。その結果、不揮発性メモリのメモリセルＭＣの劣化を抑制または防止でき、不揮発性メモリの動作信頼性を向上させることができる。
また、データ書き換えを、最も消費電流が小さく、低電圧における単一電源書き換えに適したチャネル全面のＦＮトンネル電流により行えるので、内部昇圧回路による、単一電源化が容易である。さらに、データ書込みおよび消去において、ホール発生のないＦＮトンネル電流を使用するため、データ書き換え回数を向上させることができる。
また、データの書込み／消去用素子ＣＷＥと、データの読出し用素子ＱＲとをそれぞれ別々のｐ型のウエルＨＰＷ２，ＨＰＷ３内に形成したことにより、データ書き換えを安定化させることができる。これにより、不揮発性メモリの動作信頼性を向上させることができる。
≪不揮発性メモリの製造方法≫
次に、本実施の形態１による、主回路としてＬＣＤドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記録する不揮発性メモリが形成されている半導体装置の製造方法の一例について図７〜図１２を参照して説明する。図７〜図１２は、本実施の形態１による半導体装置の製造工程中の不揮発性メモリ領域の要部断面図（図２のＸ１−Ｘ１線の断面）であり、ここでは、不揮発性メモリセルの製造方法についてのみ説明する。なお、図７〜図１２には、容量素子Ｃの形成領域を容量部、データの書込み／消去用素子ＣＷＥの形成領域を書込み／消去部、データの読出し用素子ＱＲの形成領域を読出し部、選択用ＭＩＳトランジスタの形成領域を選択部と記載する。
まず、図７に示すように、ｐ型の基板１Ｓ（半導体ウェハ）を用意し、不揮発性メモリ領域に、ｎ型の埋込ウエルＤＮＷをイオン注入工程等により形成する。その後、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離溝ＴＩを形成する。これにより、活性領域を規定する。
次に、図８に示すように、ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウエルＨＮＷをリソグラフィ工程およびイオン注入工程等により形成する。続いて、ゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄを熱酸化法等により形成した後、基板１Ｓ（半導体ウェハ）の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜２０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。
次に、図９に示すように、導体膜２０を、リソグラフィ工程およびエッチング工程によりパターニングすることによって、ゲート電極ＦＧＳおよび浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）を同時に形成する。
続いて、容量部および書込み／消去部に、ｐ−型の半導体領域１３ａ，１５ａをリソグラフィ工程およびイオン注入工程等により同時に形成する。続いて、容量部、書込み／消去部、読出し部および選択部に、ｎ−型の半導体領域１２ａ，３０ａ，３１ａをリソグラフィ工程およびイオン注入工程等により同時に形成する。
次に、図１０に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極ＦＧＳおよび浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）の側面にサイドウォールＳＷを形成する。
続いて、容量部、書込み／消去部およびｐ型のウエルＨＰＷ３の引き出し領域に、ｐ＋型の半導体領域１３ｂ，１５ｂ，４をリソグラフィ工程およびイオン注入工程等により同時に形成する。これにより、容量部に、ｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂからなるｐ型の半導体領域１３を形成する。また、書込み／消去部に、ｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂからなるｐ型の半導体領域１５を形成する。
続いて、容量部、書込み／消去部、読出し部および選択部に、ｎ＋型の半導体領域３１ｂ，３０ｂ，１２ｂをリソグラフィ工程およびイオン注入工程等により同時に形成する。これにより、容量部に、ｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂからなるｎ型の半導体領域３１を形成し、容量素子Ｃを形成する。また、書込み／消去部に、ｎ−型の半導体領域３０ａおよびｎ＋型の半導体領域３０ｂからなるｎ型の半導体領域３０を形成し、データの書込み／消去用素子ＣＷＥを形成する。また、読出し部および選択部に、ｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂからなるｎ型の半導体領域１２を形成し、データの読出し用素子ＱＲおよび選択用ＭＩＳトランジスタＱＳを形成する。
次に、図１１に示すように、ｐ＋型の半導体領域１３ｂ、１５ｂ、ｎ＋型の半導体領域３０ｂ，３１ｂ、選択用ＭＩＳトランジスタＱＳとデータの読出し用素子ＱＲとの間を除くｎ＋型の半導体領域１２ｂおよびｐ＋型の半導体領域４の表層、並びに選択用ＭＩＳトランジスタＱＳのデータの読出し用素子ＱＲとは反対側のゲート電極ＦＧＳの表層一部にシリサイド層５を選択的に形成する。
このシリサイド層５の形成工程に先立って、浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）の上面に、絶縁膜２８を形成することで、その部分にシリサイド層５が形成されないようにする。すなわち、選択部の選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳ上にはシリサイド層５を形成するが、容量部、書込み／消去部および読出し部の浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）上にはシリサイド層５を形成しない構造とする。なお、絶縁膜２８は、例えば酸化シリコンからなる。
浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）上にシリサイド層５を形成しないのは、以下の理由による。すなわち、自己整合性のコンタクトを形成するために、後の工程において浮遊電極ＦＧを覆うように、窒化シリコンからなる絶縁層６ａ（図１２参照）を形成する。この膜は、プロセスの低温化のため、一般にプラズマＣＶＤ法で成膜されるが、成膜時のガス流量比またはプラズマの立ち上がり具合によっては、僅かに導電性を有することがある。この場合、浮遊電極ＦＧに蓄えられた電荷は窒化シリコンからなる絶縁層６ａを伝わって基板１Ｓに流出する。このためメモリのデータ保持ができない不具合を起こすことがある。そこで、上記の問題を解決すべく、浮遊電極ＦＧを覆うように絶縁膜２８を形成する。
一方で、選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳ上には、低抵抗化のためにシリサイド層５を形成することが望ましい。しかし、絶縁膜２８の端部と選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの合わせ余裕が小さいと、データの読出し用素子ＱＲのゲート電極ＦＧＲと選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの間に絶縁膜２８の端部が位置する場合、または位置しない場合が生じる。このため、データの読出し用素子ＱＲのゲート電極ＦＧＲと選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの間のｎ型の半導体領域１２の表層の全部にシリサイド層５が形成される、その一部にシリサイド層５が形成される、またはその全部にシリサイド層５が形成されない状態が生じて、読出し電流にばらつきが生じてしまう。また、絶縁膜２８の端部が、浮遊電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）上に位置すると、浮遊電極ＦＧに蓄えられた電荷がシリサイド層５を伝わって基板１Ｓに流出する。このためメモリのデータ保持ができない不具合が起きることがある。そこで、上記の問題を解決すべく、データの読出し用素子ＱＲのゲート電極ＦＧＲと選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳとの間のｎ型の半導体領域１２の表層の全部を覆い、絶縁膜２８の端部が選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳ上に位置するように絶縁膜２８を形成する。
さらに、ｐ−型の半導体領域１３ａ，１５ａおよびｎ−型の半導体領域３０ａ，３１ａは接合深さが非常に浅い領域であるので、シリサイド層５がｐ−型の半導体領域１３ａ，１５ａおよびｎ−型の半導体領域３０ａ，３１ａを超えて基板１Ｓに達してしまう場合もある。すなわち、絶縁膜２８が形成されていない場合には、シリサイド層５の端部から、ｐ−型の半導体領域１３ａ，１５ａおよびｎ−型の半導体領域３０ａ，３１ａの下の基板１Ｓに向かってリーク電流が流れ易い構成となってしまう。そこで、上記の問題を解決すべく、絶縁膜２８を形成することにより、シリサイド層５をｐ−型の半導体領域１３ａ，１５ａおよびｎ−型の半導体領域３０ａ，３１ａから離した構造としている。
このように、絶縁膜２８の端部が選択用ＭＩＳトランジスタＱＳのゲート電極ＦＧＳ上に位置するように絶縁膜２８を形成することによって、データの読出し素子ＱＲとは反対側のゲート電極ＦＧＳの表層一部に、シリサイド層５が形成される。
次に、図１２に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば窒化シリコンからなる絶縁層６ａをＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁膜６ｂを絶縁層６ａよりも厚く、ＣＶＤ法等により堆積する。さらに化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により絶縁層６ｂの上面を平坦化する。続いて、絶縁層６にコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。その後、基板１Ｓ（半導体ウエハ）の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇを形成する。これ以降は、通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
このように、本実施の形態１によれば、不揮発性メモリセルの第１方向Ｙおよび第２方向Ｘのそれぞれのセルサイズを縮小することができるので、不揮発性メモリを有する半導体装置のチップ面積を縮小することができる。
（実施の形態２）
本発明の実施の形態２による半導体装置は、前記実施の形態１と同様に、同一の半導体チップに配置された主回路領域および不揮発性メモリ領域のそれぞれに、主回路およびその主回路に関する比較的小容量の所望のデータ（情報）を記憶する不揮発性メモリが形成されているものである。
図１３は、本実施の形態２による基板１Ｓの不揮発性メモリ領域ＡＭに配置された不揮発性メモリの要部平面図であり、２ビットの場合が示されている。以下、前記実施の形態１による不揮発性メモリとの相違する点のみについて説明する。
図１３に示すように、本実施の形態２による不揮発性メモリセルＭＣは、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さ（ゲート長）Ｅ１が、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の第１方向Ｙの長さ（ゲート幅）Ｗよりも短いことを特徴としている。
データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の形状を上記形状とすることにより、不揮発性メモリセルＭＣの第２方向Ｘのサイズをさらに縮小することができる。この場合、第１方向Ｙの長さＷを拡大しているので、容量面積は前記実施の形態１とほぼ同じ値を得ることができる。また、データの書込み／消去用素子ＣＷＥの容量電極ＦＧＣ１の形状を、上記形状とすることにより、前記実施の形態１による不揮発性メモリセルＭＣよりも、書込み（容量電極ＦＧＣ１への電子注入）は遅く、消去（容量電極ＦＧＣ１へのホール注入）は速くなり、データ書込み／消去特性を調整することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば単層多結晶シリコンゲートを使って構成される主回路と、不揮発性メモリとを有する半導体装置であれば、論理デバイス、アナログデバイスまたはＲＦデバイス等にも適用することができる。
１Ｓ 基板
４ ｐ＋型の半導体領域
５ シリサイド層
６，６ａ，６ｂ 絶縁層
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ 導体部
８ ｎ＋型の半導体領域
１０ｂ，１０ｅ ゲート絶縁膜
１０ｃ，１０ｄ 容量絶縁膜
１２ ｎ型の半導体領域
１２ａ ｎ−型の半導体領域
１２ｂ ｎ＋型の半導体領域
１３ ｐ型の半導体領域
１３ａ ｐ−型の半導体領域
１３ｂ ｐ＋型の半導体領域
１５ ｐ型の半導体領域
１５ａ ｐ−型の半導体領域
１５ｂ ｐ＋型の半導体領域
２０ 導体膜
２８ 絶縁膜
３０ ｎ型の半導体領域
３０ａ ｎ−型の半導体領域
３０ｂ ｎ＋型の半導体領域
３１ ｎ型の半導体領域
３１ａ ｎ−型の半導体領域
３１ｂ ｎ＋型の半導体領域
ＡＭ 不揮発性メモリ領域
Ｃ 容量素子
ＣＧ 制御ゲート配線
ＣＧＷ 制御ゲート電極
ＣＴ コンタクトホール
ＣＷＥ データの書込み／消去用素子
ＤＮＷ 埋込ウエル
ＧＳ 選択線
ＦＧ 浮遊電極
ＦＧＣ１，ＦＧＣ２ 容量電極
ＦＧＲ，ＦＧＳ ゲート電極
ＨＮＷ ｎ型のウエル
ＨＰＷ１，ＨＰＷ２，ＨＰＷ３ ｐ型のウエル
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６ 活性領域
ＭＣ，ＭＣ１，ＭＣ２ 不揮発性メモリセル（メモリセル）
ＭＣＳ 選択メモリセル
ＱＲ データの読出し用素子
ＱＳ 選択用ＭＩＳトランジスタ
ＲＢＬ ビット線
ＳＬ ソース線
ＳＷ サイドウォール
ＴＩ 分離部
ＷＢＬ ビット線

Claims (9)

  1. 半導体基板の主面に形成された第１データ書込み／消去用素子、第１データ読出し用素子および第１容量素子を含む第１不揮発性メモリセルと、
    前記主面に形成された第２データ書込み／消去用素子、第２データ読出し用素子および第２容量素子を含む第２不揮発性メモリセルと、
    前記主面に、互いに分離され、第１方向に沿って配置された第１活性領域、第２活性領域、第３活性領域および第４活性領域と、
    を備え、
    前記第１活性領域に、前記第１不揮発性メモリセルの前記第１容量素子が形成され、
    前記第２活性領域に、前記第１不揮発性メモリセルの前記第１データ書込み／消去用素子および前記第２不揮発性メモリセルの前記第２データ書込み／消去用素子が共に形成され、
    前記第３活性領域に、前記第１不揮発性メモリセルの前記第１データ読出し用素子および前記第２不揮発性メモリセルの前記第２データ読出し用素子が共に形成され、
    前記第４活性領域に、前記第２不揮発性メモリセルの前記第２容量素子が形成され、
    前記第１不揮発性メモリセルは、前記第１活性領域、前記第２活性領域および前記第３活性領域に平面的に重なるように前記第１方向に延在して配置された、前記第１データ書込み／消去用素子、前記第１データ読出し用素子および前記第１容量素子の各々の電極として機能する第１浮遊電極を有し、
    前記第２不揮発性メモリセルは、前記第２活性領域、前記第３活性領域および前記第４活性領域に平面的に重なるように前記第１方向に延在して配置された、前記第２データ書込み／消去用素子、前記第２データ読出し用素子および前記第２容量素子の各々の電極として機能する第２浮遊電極を有し、
    前記第１不揮発性メモリセルでは、前記第２活性領域に平面的に重なる前記第１浮遊電極の前記第１方向と前記主面上で直交する第２方向の長さと、前記第３活性領域に平面的に重なる前記第１浮遊電極の前記第２方向の長さとが互いに異なり、
    前記第２不揮発性メモリセルでは、前記第２活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さと、前記第３活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さとが互いに異なる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１不揮発性メモリセルでは、前記第２活性領域に平面的に重なる前記第１浮遊電極の前記第２方向の長さが、前記第３活性領域に平面的に重なる前記第１浮遊電極の前記第２方向の長さよりも短く、
    前記第２不揮発性メモリセルでは、前記第２活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さが、前記第３活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さよりも短い、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１不揮発性メモリセルでは、前記第１活性領域に平面的に重なる前記第１浮遊電極の前記第２方向の長さが、前記第３活性領域に平面的に重なる前記第１浮遊電極の前記第２方向の長さよりも長く、
    前記第２不揮発性メモリセルでは、前記第４活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さが、前記第３活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さよりも長い、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２活性領域に平面的に重なる前記第１浮遊電極では、前記第２浮遊電極とは反対側の側面が平面視において窪んでおり、
    前記第２活性領域に平面的に重なる前記第２浮遊電極では、前記第１浮遊電極とは反対側の側面が平面視において窪んでいる、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１不揮発性メモリセルでは、前記第２活性領域に平面的に重なる前記第１浮遊電極の前記第２方向の長さが、前記第２活性領域に平面的に重なる前記第１浮遊電極の前記第１方向の長さよりも短く、
    前記第２不揮発性メモリセルでは、前記第２活性領域に平面的に重なる前記第２浮遊電極の前記第２方向の長さが、前記第２活性領域に平面的に重なる前記第２浮遊電極の前記第１方向の長さよりも短い、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１不揮発性メモリセルは、さらに第１選択用素子を含み、
    前記第２不揮発性メモリセルは、さらに第２選択用素子を含み、
    前記第１選択用素子の第１電極は、前記第１浮遊電極と離間して、前記第３活性領域に平面的に重なる位置に、前記第２浮遊電極とは反対側に配置され、
    前記第２選択用素子の第２電極は、前記第２浮遊電極と離間して、前記第３活性領域に平面的に重なる位置に、前記第１浮遊電極とは反対側に配置され、
    前記第１電極の表層の一部および前記第２電極の表層の一部には、シリサイド層が形成され、
    前記第１浮遊電極と前記第２浮遊電極との間の前記第３活性領域の表層には、シリサイド層が形成されていない、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１浮遊電極および前記第２浮遊電極の表層には、シリサイド層が形成されていない、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１浮遊電極および前記第２浮遊電極は、多結晶シリコンからなる、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１データ書込み／消去用素子および前記第２データ書込み／消去用素子におけるデータの書換えは、ＦＮトンネル電流により行う、半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018064080A (ja) * 2015-10-16 2018-04-19 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 単一ポリ不揮発性メモリデバイス
JP2018101767A (ja) * 2016-01-19 2018-06-28 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 消去デバイスを有する単一ポリ不揮発性メモリセルの構造
JP2019121805A (ja) * 2018-01-10 2019-07-22 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． メモリ構造並びにそのプログラミング及び読み出し方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788574B1 (en) * 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
JP2006013201A (ja) * 2004-06-28 2006-01-12 Seiko Epson Corp 半導体装置
JP2006228869A (ja) * 2005-02-16 2006-08-31 Seiko Epson Corp 半導体記憶装置
JP2008004718A (ja) * 2006-06-22 2008-01-10 Renesas Technology Corp 半導体装置
JP2009081181A (ja) * 2007-09-25 2009-04-16 Renesas Technology Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW454339B (en) * 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
JP2010040797A (ja) * 2008-08-06 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788574B1 (en) * 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
JP2006013201A (ja) * 2004-06-28 2006-01-12 Seiko Epson Corp 半導体装置
JP2006228869A (ja) * 2005-02-16 2006-08-31 Seiko Epson Corp 半導体記憶装置
JP2008004718A (ja) * 2006-06-22 2008-01-10 Renesas Technology Corp 半導体装置
JP2009081181A (ja) * 2007-09-25 2009-04-16 Renesas Technology Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018064080A (ja) * 2015-10-16 2018-04-19 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 単一ポリ不揮発性メモリデバイス
US10083757B2 (en) 2015-10-16 2018-09-25 Ememory Technology Inc. Single poly nonvolatile memory device
JP2018101767A (ja) * 2016-01-19 2018-06-28 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 消去デバイスを有する単一ポリ不揮発性メモリセルの構造
US10038003B2 (en) 2016-01-19 2018-07-31 Ememory Technology Inc. Single-poly nonvolatile memory cell structure having an erase device
JP2019121805A (ja) * 2018-01-10 2019-07-22 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． メモリ構造並びにそのプログラミング及び読み出し方法
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof

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