JP2006013201A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置において、セル面積の縮小化を図ることにある。
【解決手段】 半導体装置１００は、半導体基板１０と、半導体基板１０の内部に形成され、コントロールゲートとして機能する不純物領域２２と、半導体基板１０の上方に形成されたゲート絶縁層１６と、ゲート絶縁層１６の上方に、不純物領域２２とオーバーラップして形成されたフローティングゲート１８と、フローティングゲート１８の上方に形成された層間絶縁層５０と、層間絶縁層５０の上方に、フローティングゲート１８とオーバーラップして形成された遮光層５２と、を含む。遮光層５２は、不純物領域２２と電気的に接続している。
【選択図】 図１

Description

本発明は、半導体装置に関する。

半導体装置として、電気的にデータの書き込み及び消去ができ、電源を切ってもデータを保持できるＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）が知られている。ＥＥＰＲＯＭでは、フローティングゲートに対して電荷の注入又は放出を行うことによって、データの書き込み又は消去が行われる。

ＥＥＰＲＯＭの例として、コントロールゲートをＰ型の半導体基板内にＮ型の不純物領域として形成し、フローティングゲートを一層のポリシリコン層などの導電層から形成する、いわゆる一層ゲート型が知られている（特許文献１参照）。これによれば、ゲート電極を積層する必要がないため、通常のＣＭＯＳトランジスタのプロセスと同様にして形成できるが、その反面、ゲート電極を積層しないことによってセル面積が大きくなるという課題がある。
特開平１−２３５３８６号公報

本発明の目的は、半導体装置において、セル面積の縮小化を図ることにある。

（１）本発明に係る半導体装置は、
半導体基板と、
前記半導体基板の内部に形成され、コントロールゲートとして機能する不純物領域と、
前記半導体基板の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に、前記不純物領域とオーバーラップして形成されたフローティングゲートと、
前記フローティングゲートの上方に形成された層間絶縁層と、
前記層間絶縁層の上方に、前記フローティングゲートとオーバーラップして形成された遮光層と、
を含み、
前記遮光層は、前記不純物領域と電気的に接続している。

本発明によれば、不純物領域（コントロールゲート）とフローティングゲートとの間の容量のみならず、遮光層とフローティングゲートとの間の容量が付加される。これによって、フローティングゲートの容量カップリング比が増大し、不純物領域に印加される電圧がより高比率でフローティングゲートに寄与する。そのため、フローティングゲートの面積を小さくすることができ、セル面積の縮小化を図ることができる。さらに、遮光層は、フローティングゲートとオーバーラップしているので、紫外光などの光照射によってフローティングゲートに蓄積される電荷が消失するのを防止できる。

なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。

（２）この半導体装置において、
前記遮光層は、前記フローティングゲートの全体とオーバーラップしていてもよい。

これによれば、遮光層及びフローティングゲートの両者のオーバーラップ面積が大きくなるので、フローティングゲートの容量カップリング比がさらに増大する。また、これによれば、効果的に遮光性の向上を図ることができる。

（３）この半導体装置において、
前記半導体基板は、第１の導電型として形成され、分離絶縁層によって第１から第３の領域に画定され、
前記フローティングゲートは、前記第１から第３の領域に連続して形成され、
前記第１の領域には、前記不純物領域が第２の導電型として形成され、
前記第２の領域には、前記フローティングゲートの側方に、ソース領域及びドレイン領域が前記第２の導電型として形成され、
前記第３の領域には、前記フローティングゲートの側方に、ソース領域及びドレイン領域が前記第１の導電型として形成されていてもよい。

（４）この半導体装置において、
前記第１の領域には、前記フローティングゲートの側方に、前記不純物領域と比して不純物の濃度が高い他の不純物領域が形成されていてもよい。

（５）この半導体装置において、
前記第１及び第２の領域には、前記第１の導電型のウェルが形成され、
前記第３の領域には、前記第２の導電型のウェルが形成されていてもよい。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本実施の形態に係る半導体装置の断面図であり、図２は、本実施の形態に係る半導体装置の平面図である。図３〜図５は、図１とは異なる方向からの半導体装置の断面図である。

本実施の形態に係る半導体装置は、半導体メモリ装置とすることができる。半導体メモリ装置は、例えば、ＥＥＰＲＯＭ（Electrically Erasable PROM）などの不揮発性メモリ装置である。

図１に示すように、半導体装置１００は、半導体基板１０を有する。半導体基板１０は、例えば第１の導電型（例えばＰ型）に形成されている。半導体基板１０は、その全部又は一部が半導体層（例えばシリコン層）からなる。例えば、半導体層を一部に有する半導体基板１０として、ＳＯＩ（Silicon On Insulator）基板が挙げられる。

半導体基板１０には、メモリセル１２が形成されている。メモリセル１２は、トランジスタ及びそれを動作させる制御回路から構成されている。半導体基板１０には、複数のメモリセル１２が配列されて、メモリセルアレイが構成されている。

本実施の形態では、メモリセル１２は、コントロールゲートが半導体基板１０の内部に形成され、フローティングゲートが半導体基板１０上に形成されている、いわゆる一層ゲート型（一層ポリシリコン型）の構造を有している。

図１に示す例では、半導体基板１０は、分離絶縁層１４によって、第１から第３の領域２０，３０，４０に画定されている。分離絶縁層１４は、第１から第３の領域２０，３０，４０のいずれか隣同士の間に配置され、ＳＴＩ（Shallow Trench Isolation）法又はＬＯＣＯＳ（Local Oxidation of Silicon）法などで形成することができる。

半導体基板１０上には、ゲート絶縁層１６が形成されている。ゲート絶縁層１６は、分離絶縁層１４と連続していてもよいし、分離していてもよい。ゲート絶縁層１６は、第１から第３の領域２０，３０，４０のそれぞれに形成されている。そして、ゲート絶縁層１６上には、フローティングゲート１８が形成されている。フローティングゲート１８では、電荷の注入又は放出が行われる。フローティングゲート１８は、第１から第３の領域２０，３０，４０に連続して形成されている。その場合、フローティングゲート１８は、分離絶縁層１４上にも形成されている。

本実施の形態に示す例では、第１から第３の領域２０，３０，４０によって、１つのメモリセル１２が構成されている。詳しくは、第１の領域２０はコントロールゲート（電圧制御部）として機能し、第２の領域３０は書き込み部として機能し、第３の領域４０は消去部として機能する。

図３に示すように、第１の領域２０では、半導体基板１０の内部に不純物領域２２が形成されている。不純物領域２２は、コントロールゲートとしての機能を有し、書き込み時には電圧が印加される。第１の領域２０に、第１の導電型（例えばＰ型）のウェル２４が形成され、ウェル２４に不純物領域２２が形成されていてもよい。不純物領域２２は、第２の導電型（例えばＮ型）に形成されている。フローティングゲート１８は、不純物領域２２とオーバーラップして形成されている。フローティングゲート１８と不純物領域２２との間には、ゲート絶縁層１６が介在している。また、フローティングゲート１８の側方には、不純物領域２２と比して不純物の濃度が高い他の不純物領域２６が形成されている。高濃度の不純物領域２６は、第２の導電型（例えばＮ型）に形成され、コントロールゲートとして機能する不純物領域２２と接合している。高濃度の不純物領域２６は、コントロールゲート線と電気的に接続され、コントロールゲートとして機能する不純物領域２２に電圧を印加するためのコンタクト部となる。

図４に示すように、第２の領域３０には、書き込み用（又は読み出し用）のトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）が形成されている。詳しくは、フローティングゲート１８の側方に、ソース領域及びドレイン領域（不純物領域３２）が第２の導電型（例えばＮ型）として形成されている。ソース領域及びドレイン領域の間は、チャネル領域となっており、チャネル領域上にゲート絶縁層１６及びフローティングゲート１８が配置されている。第２の領域３０に、第１の導電型（例えばＰ型）のウェル２４が形成され、ウェル２４にソース領域及びドレイン領域が形成されていてもよい。図１に示すように、ウェル２４は、第１及び第２の領域２０，３０を囲むように形成されていてもよい。なお、書き込み時には、ドレイン領域に電圧を印加し、ドレイン領域近傍で発生させたホットエレクトロンをフローティングゲート１８に注入する。また、読み出し時には、フローティングゲート１８に電荷が注入されている状態では、トランジスタのしきい値の変動を利用する。

図５に示すように、第３の領域４０には、消去用のトランジスタ（例えばＰチャネル型ＭＯＳトランジスタ）が形成されている。詳しくは、フローティングゲート１８の側方に、ソース領域及びドレイン領域（不純物領域４２）が第１の導電型（例えばＰ型）として形成されている。ソース領域及びドレイン領域の間は、チャネル領域となっており、チャネル領域上にゲート絶縁層１６及びフローティングゲート１８が配置されている。ソース領域及びドレイン領域は、第２の導電型（例えばＮ型）のウェル４４に形成されている。なお、消去時には、第１の領域２０のコントロールゲートとして機能する不純物領域２２が接地された状態で、ドレイン領域側の不純物領域４２に電圧を印加し、フローティングゲート１８から電荷を放出する。

このメモリセル構造によれば、ゲート電極を積層する必要がないため、例えば通常のＣＭＯＳトランジスタのプロセスと同様にして形成することができる。本実施の形態で示す例では、データの書き込み及び消去をチャネルの導電型が異なるＭＯＳトランジスタで行うが、変形例として、データの書き込み及び消去を同一のＭＯＳトランジスタで行ってもよい。他の変形例として、第１の領域２０に第２の導電型（例えばＮ型）のウェル（不純物領域）を形成し、当該ウェルをコントロールゲートとして機能させてもよい。その場合、コントロールゲートとして機能するウェル内に、Ｐチャネル型トランジスタを形成してもよい。こうすることで、コントロールゲートの空乏化を防止して、書き込み効率の向上を図ることができる。

図１に示すように、フローティングゲート１８上には層間絶縁層５０が形成され、層間絶縁層５０上に遮光層５２が形成されている。遮光層５２は、フローティングゲート１８とオーバーラップしている。詳しくは、半導体基板１０の垂直方向からの平面視において、遮光層５２の外形は、フローティングゲート１８の領域を内側に含む。

遮光層５２は、電気的導電材料（例えばＡｌ又はＣｕなどの金属）から形成され、第１の領域２０の不純物領域２２と電気的に接続されている。層間絶縁層５０にコンタクトホールが形成され、コンタクトホール内に埋め込まれたコンタクト部５４によって、遮光層５２及び不純物領域２２が電気的に接続されていてもよい。これによれば、遮光層５２がコントロールゲートとして機能する不純物領域２２と電気的に接続されているので、不純物領域２２とフローティングゲート１８との間の容量のみならず、遮光層５２とフローティングゲート１８との間の容量が付加される。これによって、フローティングゲート１８の容量カップリング比が増大し、不純物領域２２に印加される電圧がより高比率でフローティングゲート１８に寄与する。そのため、フローティングゲート１８の面積を小さくすることができ、セル面積の縮小化を図ることができる。あるいは、電圧が効率良くフローティングゲート１８に印加されるので、書き込み効率の向上を図ることができる。

図１に示すように、遮光層５２は、１層目の層間絶縁層５０上に形成されていてもよい。遮光層５２及びフローティングゲート１８の間の距離が小さいと、両者間の容量が大きくなるので、フローティングゲート１８の容量カップリング比がさらに増大するので好ましい。その場合、メモリセル１２を駆動するための配線層（図示しない）は、遮光層５２及びコンタクト部５４を避けて形成される。あるいは、遮光層５２は、２層目以上の層間絶縁層上（例えば層間絶縁層５６上）に形成されていてもよい。

遮光層５２は、光（例えば紫外光）が透過しない又は透過しにくい性質を有する。一般的には、Ａｌ又はＣｕなどの金属層は、光を透過しない又は透過しにくい性質を有する。これによれば、遮光層５２は、フローティングゲート１８とオーバーラップしているので、紫外光などの光照射によってフローティングゲート１８に蓄積される電荷が消失するのを防止できる。なお、コンタクト部５４も遮光性を有していれば、さらに遮光性の向上を図ることができる。

本実施の形態によれば、上述した説明から、セル面積の縮小化を実現した半導体装置を提供することができる。なお、本実施の形態に係る半導体装置の製造方法は、上述の半導体装置の説明から導き出せる内容を含み、すでに公知の方法を適用することができる。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本実施の形態に係る半導体装置の断面図であり、図２に示す半導体装置のI−I線断面図である。 図２は、本実施の形態に係る半導体装置の平面図である。 図３は、図２に示す半導体装置のIII−III線断面図である。 図４は、図２に示す半導体装置のIV−IV線断面図である。 図５は、図２に示す半導体装置のV−V線断面図である。

符号の説明

１０…半導体基板 １２…メモリセル １４…分離絶縁層 １６…ゲート絶縁層
１８…フローティングゲート ２０…第１の領域 ２２…不純物領域 ２４…ウェル
３０…第２の領域 ４０…第３の領域 ４４…ウェル ５０…層間絶縁層
５２…遮光層 １００…半導体装置

Claims (5)

1. 半導体基板と、
   前記半導体基板の内部に形成され、コントロールゲートとして機能する不純物領域と、
   前記半導体基板の上方に形成されたゲート絶縁層と、
   前記ゲート絶縁層の上方に、前記不純物領域とオーバーラップして形成されたフローティングゲートと、
   前記フローティングゲートの上方に形成された層間絶縁層と、
   前記層間絶縁層の上方に、前記フローティングゲートとオーバーラップして形成された遮光層と、
   を含み、
   前記遮光層は、前記不純物領域と電気的に接続している、半導体装置。
2. 請求項１記載の半導体装置において、
   前記遮光層は、前記フローティングゲートの全体とオーバーラップしている、半導体装置。
3. 請求項１又は請求項２記載の半導体装置において、
   前記半導体基板は、第１の導電型として形成され、分離絶縁層によって第１から第３の領域に画定され、
   前記フローティングゲートは、前記第１から第３の領域に連続して形成され、
   前記第１の領域には、前記不純物領域が第２の導電型として形成され、
   前記第２の領域には、前記フローティングゲートの側方に、ソース領域及びドレイン領域が前記第２の導電型として形成され、
   前記第３の領域には、前記フローティングゲートの側方に、ソース領域及びドレイン領域が前記第１の導電型として形成されている、半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１の領域には、前記フローティングゲートの側方に、前記不純物領域と比して不純物の濃度が高い他の不純物領域が形成されている、半導体装置。
5. 請求項３又は請求項４記載の半導体装置において、
   前記第１及び第２の領域には、前記第１の導電型のウェルが形成され、
   前記第３の領域には、前記第２の導電型のウェルが形成されている、半導体装置。

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