JP2019121805A - メモリ構造並びにそのプログラミング及び読み出し方法 - Google Patents
メモリ構造並びにそのプログラミング及び読み出し方法 Download PDFInfo
- Publication number
- JP2019121805A JP2019121805A JP2019001071A JP2019001071A JP2019121805A JP 2019121805 A JP2019121805 A JP 2019121805A JP 2019001071 A JP2019001071 A JP 2019001071A JP 2019001071 A JP2019001071 A JP 2019001071A JP 2019121805 A JP2019121805 A JP 2019121805A
- Authority
- JP
- Japan
- Prior art keywords
- doped region
- floating gate
- transistor
- memory structure
- select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
102 基板
104、106、108、112、116、118、120 ドープ領域
110、114 誘電体層
122 N型ウェル
124 P型ウェル
AA1、AA2、AA3 活性領域
D1 第1の方向
D2 第2の方向
FG 浮遊ゲート
FT1、FT2 浮遊ゲートトランジスタ
IS 分離構造物
LF1、LF2 ゲート長
SG 選択ゲート
ST1、ST2 選択トランジスタ
WF1、WF2、WS1、WS2 ゲート幅
Claims (28)
- 選択ゲートと、第1のドープ領域と、第2のドープ領域とを備え、前記第1のドープ領域及び前記第2のドープ領域は、前記選択ゲートの2つの側に位置する第1の選択トランジスタと、
浮遊ゲートと、前記第2のドープ領域と、第3のドープ領域とを備え、前記第2のドープ領域及び前記第3のドープ領域は、前記浮遊ゲートの2つの側に位置する第1の浮遊ゲートトランジスタと、
前記選択ゲートと、第4のドープ領域と、第5のドープ領域とを備え、前記第4のドープ領域及び前記第5のドープ領域は、前記選択ゲートの2つの側に位置する第2の選択トランジスタと、
前記浮遊ゲートと、前記第5のドープ領域と、第6のドープ領域とを備え、前記第5のドープ領域及び前記第6のドープ領域は、前記浮遊ゲートの2つの側に位置し、前記第2の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅は、前記第1の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅より大きい第2の浮遊ゲートトランジスタと、
前記浮遊ゲートが少なくとも部分的に前記第7のドープ領域を覆う第7のドープ領域と、
を備えることを特徴とするメモリ構造。 - 前記第2の浮遊ゲートトランジスタの前記浮遊ゲートのゲート長は、前記第1の浮遊ゲートトランジスタの前記浮遊ゲートのゲート長よりも大きい、ことを特徴とする請求項1に記載のメモリ構造。
- 前記第2の選択トランジスタの前記選択ゲートのゲート幅は、前記第1の選択トランジスタの前記選択ゲートのゲート幅より大きい、ことを特徴とする請求項1に記載のメモリ構造。
- 前記第1の選択トランジスタの前記選択ゲートのゲート幅は、前記第1の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅より大きい、ことを特徴とする請求項1に記載のメモリ構造。
- 前記選択ゲート及び前記浮遊ゲートは、互いに離間して配置され、第1の方向に延伸する、ことを特徴とする請求項1に記載のメモリ構造。
- 前記選択ゲートは、前記第1の選択トランジスタ及び前記第2の選択トランジスタを通って延伸する、ことを特徴とする請求項5に記載のメモリ構造。
- 前記浮遊ゲートは、前記第1の浮遊ゲートトランジスタ及び前記第2の浮遊ゲートトランジスタを通って延伸する、ことを特徴とする請求項5に記載のメモリ構造。
- 前記第1の選択トランジスタ及び前記第1の浮遊ゲートトランジスタは、第2の方向に配置され、前記第2の方向は、前記第1の方向と交差する、ことを特徴とする請求項5に記載のメモリ構造。
- 前記第2の選択トランジスタ及び前記第2の浮遊ゲートトランジスタは、第2の方向に配置され、前記第2の方向は、前記第1の方向と交差する、ことを特徴とする請求項5に記載のメモリ構造。
- 前記第1の選択トランジスタ、前記第2の選択トランジスタ、前記第1の浮遊ゲートトランジスタ及び前記第2の浮遊ゲートトランジスタは、PMOSトランジスタであり、前記第1のドープ領域から前記第6のドープ領域は、P型ドープ領域である、ことを特徴とする請求項1に記載のメモリ構造。
- さらに、N側ウェルを備え、前記第1のドープ領域から前記第6のドープ領域は、前記N型ウェル内に位置する、ことを特徴とする請求項10に記載のメモリ構造。
- さらに、P型ウェルを備え、前記P型ウェルは、前記N型ウェルと前記第7のドープ領域との間に位置する、ことを特徴とする請求項11に記載のメモリ構造。
- 前記第7のドープ領域は、N型ドープ領域であり、P型基板あるいはP型ウェル内に位置する、ことを特徴とする請求項10に記載のメモリ構造。
- 前記第1の選択トランジスタ、前記第2の選択トランジスタ、前記第1の浮遊ゲートトランジスタ及び前記第2の浮遊ゲートトランジスタは、NMOSトランジスタであり、前記第1のドープ領域から前記第6のドープ領域は、N型ドープ領域である、ことを特徴とする請求項1に記載のメモリ構造。
- さらに、P型ウェルを備え、前記第1のドープ領域から前記第6のドープ領域は、前記P型ウェル内に位置する、ことを特徴とする請求項14に記載のメモリ構造。
- 前記第7のドープ領域は、N型ドープ領域であり、P型基板あるいはP型ウェル内に位置する、ことを特徴とする請求項14に記載のメモリ構造。
- プログラム動作が前記第1の選択トランジスタ及び前記第1の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第4のドープ領域及び前記第6のドープ領域にランプ電圧を印加する、ことを含む、
ことを特徴とする請求項10に記載のメモリ構造のプログラミング方法。 - さらに、前記第7のドープ領域に前記ランプ電圧を印加する、ことを含む、ことを特徴とする請求項17に記載のメモリ構造のプログラミング方法。
- 前記ランプ電圧は、プログラム電圧以下である、ことを特徴とする請求項18に記載のメモリ構造のプログラミング方法。
- 前記ランプ電圧の電圧印加モードは、シングルステージインクリメンタル印加モード、マルチステージインクリメンタル印加モード、またはスムーズインクリメンタル印加モードを含む、ことを特徴とする請求項18に記載のメモリ構造のプログラミング方法。
- プログラム動作が前記第1の選択トランジスタ及び前記第1の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第4のドープ領域及び前記第6のドープ領域にプログラム電圧を印加する、ことを含む、
ことを特徴とする請求項14に記載のメモリ構造のプログラミング方法。 - さらに、前記第7のドープ領域に前記プログラム電圧を印加する、ことを含む、ことを特徴とする請求項21に記載のメモリ構造のプログラミング方法。
- 読み出し動作が前記第2の選択トランジスタ及び前記第2の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第1のドープ領域及び前記第3のドープ領域に補助電圧を印加する、ことを含む、ことを特徴とする請求項1に記載のメモリ構造の読み出し方法。
- さらに、前記第7のドープ領域に前記補助電圧を印加する、ことを含む、ことを特徴とする請求項23に記載のメモリ構造の読み出し方法。
- 前記補助電圧は、読み出し電圧以下である、ことを特徴とする請求項24に記載のメモリ構造の読み出し方法。
- 読み出し動作が前記第2の選択トランジスタ及び前記第2の浮遊ゲートトランジスタによって形成される経路で実行される際、読み出し動作を前記第1の選択トランジスタ及び前記第1の浮遊ゲートトランジスタによって形成される経路に、同時にを行う、ことを含む、
ことを特徴とする請求項1に記載のメモリ構造の読み出し方法。 - さらに、前記第7のドープ領域に補助電圧を印加する、ことを含む、ことを特徴とする請求項26に記載のメモリ構造の読み出し方法。
- 前記補助電圧は、読み出し電圧以下である、ことを特徴とする請求項27に記載のメモリ構造の読み出し方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862615463P | 2018-01-10 | 2018-01-10 | |
US62/615,463 | 2018-01-10 | ||
TW107141961A TWI730267B (zh) | 2018-01-10 | 2018-11-23 | 記憶體結構及其程式化方法與讀取方法 |
TW107141961 | 2018-11-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019121805A true JP2019121805A (ja) | 2019-07-22 |
JP6771048B2 JP6771048B2 (ja) | 2020-10-21 |
Family
ID=67141087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019001071A Active JP6771048B2 (ja) | 2018-01-10 | 2019-01-08 | メモリ構造並びにそのプログラミング及び読み出し方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11011533B2 (ja) |
JP (1) | JP6771048B2 (ja) |
CN (1) | CN110033805B (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060018161A1 (en) * | 2004-07-20 | 2006-01-26 | Hsin-Ming Chen | Single poly non-volatile memory |
US20100157669A1 (en) * | 2006-12-07 | 2010-06-24 | Tower Semiconductor Ltd. | Floating Gate Inverter Type Memory Cell And Array |
JP2011009454A (ja) * | 2009-06-25 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
JP2013102119A (ja) * | 2011-11-07 | 2013-05-23 | Ememory Technology Inc | 不揮発性メモリーセル |
JP2015070264A (ja) * | 2013-09-27 | 2015-04-13 | 力旺電子股▲ふん▼有限公司 | 再書き込み動作のための不揮発性メモリセル、不揮発性メモリセル、及び不揮発性メモリセルの動作方法 |
JP2016143856A (ja) * | 2015-02-05 | 2016-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8467245B2 (en) | 2010-03-24 | 2013-06-18 | Ememory Technology Inc. | Non-volatile memory device with program current clamp and related method |
US8958245B2 (en) * | 2010-06-17 | 2015-02-17 | Ememory Technology Inc. | Logic-based multiple time programming memory cell compatible with generic CMOS processes |
EP2639816B1 (en) | 2012-03-12 | 2019-09-18 | eMemory Technology Inc. | Method of fabricating a single-poly floating-gate memory device |
US20140108705A1 (en) * | 2012-10-12 | 2014-04-17 | Sandisk Technologies Inc. | Use of High Endurance Non-Volatile Memory for Read Acceleration |
US9041089B2 (en) | 2013-06-07 | 2015-05-26 | Ememory Technology Inc. | Nonvolatile memory structure |
US9508396B2 (en) | 2014-04-02 | 2016-11-29 | Ememory Technology Inc. | Array structure of single-ploy nonvolatile memory |
FR3021806B1 (fr) | 2014-05-28 | 2017-09-01 | St Microelectronics Sa | Procede de programmation d'une cellule memoire non volatile comprenant une grille de transistor de selection partagee |
FR3021803B1 (fr) | 2014-05-28 | 2017-10-13 | Stmicroelectronics Rousset | Cellules memoire jumelles accessibles individuellement en lecture |
-
2018
- 2018-12-14 US US16/219,963 patent/US11011533B2/en active Active
-
2019
- 2019-01-08 JP JP2019001071A patent/JP6771048B2/ja active Active
- 2019-01-08 CN CN201910014961.0A patent/CN110033805B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060018161A1 (en) * | 2004-07-20 | 2006-01-26 | Hsin-Ming Chen | Single poly non-volatile memory |
US20100157669A1 (en) * | 2006-12-07 | 2010-06-24 | Tower Semiconductor Ltd. | Floating Gate Inverter Type Memory Cell And Array |
JP2011009454A (ja) * | 2009-06-25 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
JP2013102119A (ja) * | 2011-11-07 | 2013-05-23 | Ememory Technology Inc | 不揮発性メモリーセル |
JP2015070264A (ja) * | 2013-09-27 | 2015-04-13 | 力旺電子股▲ふん▼有限公司 | 再書き込み動作のための不揮発性メモリセル、不揮発性メモリセル、及び不揮発性メモリセルの動作方法 |
JP2016143856A (ja) * | 2015-02-05 | 2016-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US11011533B2 (en) | 2021-05-18 |
CN110033805B (zh) | 2021-12-14 |
US20190214400A1 (en) | 2019-07-11 |
JP6771048B2 (ja) | 2020-10-21 |
CN110033805A (zh) | 2019-07-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9190157B2 (en) | Semiconductor device including memory cell having charge accumulation layer | |
US7099192B2 (en) | Nonvolatile flash memory and method of operating the same | |
EP2811527B1 (en) | Dual-mode transistor devices and methods for operating same | |
KR100744139B1 (ko) | 단일 게이트 구조를 가지는 eeprom 및 그 동작 방법 | |
JP6889001B2 (ja) | 半導体装置の製造方法 | |
JP2011103332A (ja) | 半導体装置およびその製造方法 | |
JP4282517B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR20170097247A (ko) | 싱글-폴리 불휘발성 메모리 셀 | |
US20100163958A1 (en) | Single-poly eeprom cell and method for fabricating the same | |
US7894257B1 (en) | Low voltage low cost non-volatile memory | |
US8476690B2 (en) | Nonvolatile programmable logic switches and semiconductor integrated circuit | |
JP2010108976A (ja) | 半導体装置およびその製造方法 | |
US7772618B2 (en) | Semiconductor storage device comprising MIS transistor including charge storage layer | |
TWI730267B (zh) | 記憶體結構及其程式化方法與讀取方法 | |
JP6771048B2 (ja) | メモリ構造並びにそのプログラミング及び読み出し方法 | |
US7242053B1 (en) | EEPROM device with voltage-limiting charge pump circuit | |
US20110101440A1 (en) | Two pfet soi memory cells | |
US7271437B2 (en) | Non-volatile memory with hole trapping barrier | |
KR20130050678A (ko) | 다중 플로팅 게이트를 갖는 비휘발성 메모리 장치 | |
JP2005340833A (ja) | バイト単位で消去されるeeprom素子及びその製造方法 | |
JP5073318B2 (ja) | Flotox型eeprom | |
JP2008153381A (ja) | 不揮発性半導体メモリ及びその動作方法 | |
JP2004031568A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200128 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200915 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200928 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6771048 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |