CN110033805A - 存储器结构及其编程方法与读取方法 - Google Patents

存储器结构及其编程方法与读取方法 Download PDF

Info

Publication number
CN110033805A
CN110033805A CN201910014961.0A CN201910014961A CN110033805A CN 110033805 A CN110033805 A CN 110033805A CN 201910014961 A CN201910014961 A CN 201910014961A CN 110033805 A CN110033805 A CN 110033805A
Authority
CN
China
Prior art keywords
transistor
floating grid
doped region
memory construction
construction according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910014961.0A
Other languages
English (en)
Other versions
CN110033805B (zh
Inventor
许家荣
孙文堂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW107141961A external-priority patent/TWI730267B/zh
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN110033805A publication Critical patent/CN110033805A/zh
Application granted granted Critical
Publication of CN110033805B publication Critical patent/CN110033805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种存储器结构及其编程方法与读取方法，其中该存储器结构包括：第一选择晶体管、第一浮置栅极晶体管、第二选择晶体管、第二浮置栅极晶体管与第七掺杂区。第一选择晶体管包括选择栅极、第一掺杂区与第二掺杂区。第一浮置栅极晶体管包括浮置栅极、第二掺杂区与第三掺杂区。第二选择晶体管包括选择栅极、第四掺杂区与第五掺杂区。第二浮置栅极晶体管包括浮置栅极、第五掺杂区与第六掺杂区。第二浮置栅极晶体管中的浮置栅极的栅极宽度大于第一浮置栅极晶体管中的浮置栅极的栅极宽度。浮置栅极至少覆盖部分第七掺杂区。上述存储器结构可有效地提升存储器元件的电性效能。

Description

存储器结构及其编程方法与读取方法
技术领域
本发明涉及一种半导体结构及其操作方法，且特别是涉及一种存储器结构及其编程方法与读取方法。
背景技术
由于非挥发性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。然而，如何能够进一步地提升存储器元件的电性效能(electrical performance)为目前业界持续努力的目标。
发明内容
本发明提供一种存储器结构，其可有效地提升存储器元件的电性效能。
本发明提供一种存储器结构的编程方法，其可有效地提升编程效能。
本发明提供一种存储器结构的读取方法，其可有效地提升读取效能。
本发明提出一种存储器结构，包括第一选择晶体管、第一浮置栅极晶体管、第二选择晶体管、第二浮置栅极晶体管与第七掺杂区。第一选择晶体管包括选择栅极及位于选择栅极两侧的第一掺杂区与第二掺杂区。第一浮置栅极晶体管包括浮置栅极及位于浮置栅极两侧的第二掺杂区与第三掺杂区。第二选择晶体管包括选择栅极及位于选择栅极两侧的第四掺杂区与第五掺杂区。第二浮置栅极晶体管包括浮置栅极及位于浮置栅极两侧的第五掺杂区与第六掺杂区。第二浮置栅极晶体管中的浮置栅极的栅极宽度大于第一浮置栅极晶体管中的浮置栅极的栅极宽度。浮置栅极至少覆盖部分第七掺杂区。
依照本发明的一实施例所述，在上述存储器结构中，第二浮置栅极晶体管中的浮置栅极的栅极长度可大于第一浮置栅极晶体管中的浮置栅极的栅极长度。
依照本发明的一实施例所述，在上述存储器结构中，第二选择晶体管中的选择栅极的栅极宽度可大于第一选择晶体管中的选择栅极的栅极宽度。
依照本发明的一实施例所述，在上述存储器结构中，第一选择晶体管中的选择栅极的栅极宽度可大于第一浮置栅极晶体管中的浮置栅极的栅极宽度。
依照本发明的一实施例所述，在上述存储器结构中，选择栅极与浮置栅极可彼此分离设置且可在第一方向上延伸。
依照本发明的一实施例所述，在上述存储器结构中，选择栅极可延伸通过第一选择晶体管与第二选择晶体管。
依照本发明的一实施例所述，在上述存储器结构中，浮置栅极可延伸通过第一浮置栅极晶体管与第二浮置栅极晶体管。
依照本发明的一实施例所述，在上述存储器结构中，第一选择晶体管与第一浮置栅极晶体管可在第二方向上排列，且第二方向相交于第一方向。
依照本发明的一实施例所述，在上述存储器结构中，第二选择晶体管与第二浮置栅极晶体管可在第二方向上排列，且第二方向相交于第一方向。
依照本发明的一实施例所述，在上述存储器结构中，第一选择晶体管、第二选择晶体管、第一浮置栅极晶体管与第二浮置栅极晶体管例如是P型金属氧化物半导体晶体管(PMOS transistor)，且第一掺杂区至第六掺杂区例如是P型掺杂区。
依照本发明的一实施例所述，在上述存储器结构中，还可包括N型阱区。第一掺杂区至第六掺杂区可位于N型阱区中。
依照本发明的一实施例所述，在上述存储器结构中，还可包括P型阱区。P型阱区位于N型阱区与第七掺杂区之间。
依照本发明的一实施例所述，在上述存储器结构中，第七掺杂区例如是N型掺杂区。第七掺杂区可位于P型基底或P型阱区中。
依照本发明的一实施例所述，在上述存储器结构中，第一选择晶体管、第二选择晶体管、第一浮置栅极晶体管与第二浮置栅极晶体管例如是N型金属氧化物半导体晶体管(NMOS transistor)。第一掺杂区至第六掺杂区例如是N型掺杂区。
依照本发明的一实施例所述，在上述存储器结构中，还可包括P型阱区。第一掺杂区至第六掺杂区可位于P型阱区中。
依照本发明的一实施例所述，在上述存储器结构中，第七掺杂区例如是N型掺杂区。第七掺杂区可位于P型基底或P型阱区中。
本发明提出一种存储器结构的编程方法，包括以下步骤。在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行编程操作时，对第四掺杂区与第六掺杂区施加斜坡电压。
依照本发明的一实施例所述，在上述存储器结构的编程方法中，还可包括对第七掺杂区施加斜坡电压。
依照本发明的一实施例所述，在上述存储器结构的编程方法中，斜坡电压例如是小于或等于编程电压。
依照本发明的一实施例所述，在上述存储器结构的编程方法中，斜坡电压的电压施加模式例如是单阶段渐增施加模式、多阶段渐增施加模式或平滑渐增施加模式。
本发明提出另一种存储器结构的编程方法，包括以下步骤。在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行编程操作时，对第四掺杂区与第六掺杂区施加编程电压。
依照本发明的一实施例所述，在上述存储器结构的编程方法中，还可包括对第七掺杂区施加编程电压。
本发明提出一种存储器结构的读取方法，包括以下步骤。在由第二选择晶体管与第二浮置栅极晶体管所形成的路径上进行读取操作时，对第一掺杂区与第三掺杂区施加辅助电压。
依照本发明的一实施例所述，在上述存储器结构的读取方法中，还可包括对第七掺杂区施加辅助电压。
依照本发明的一实施例所述，在上述存储器结构的读取方法中，辅助电压例如是小于或等于读取电压(VRGSL)。
本发明提出另一种存储器结构的读取方法，包括以下步骤。在由第二选择晶体管与第二浮置栅极晶体管所形成的路径上进行读取操作时，同时在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行读取操作。
依照本发明的一实施例所述，在上述存储器结构的读取方法中，还可包括对第七掺杂区施加辅助电压。
依照本发明的一实施例所述，在上述存储器结构的读取方法中，辅助电压例如是小于或等于读取电压。
基于上述，在本发明所提出的存储器结构中，第二浮置栅极晶体管中的浮置栅极的栅极宽度大于第一浮置栅极晶体管中的浮置栅极的栅极宽度。因此，在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行编程操作时，可降低编程操作所需的电流，进而可达到省电以及提升产品可靠度与产品良率的目的。
此外，在本发明所提出的存储器结构的编程方法中，在第一选择晶体管、第二选择晶体管、第一浮置栅极晶体管与第二浮置栅极晶体管为PMOS晶体管的情况下，在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行编程操作时，通过对第四掺杂区与第六掺杂区施加斜坡电压，可有效地提升编程效率。在第一选择晶体管、第二选择晶体管、第一浮置栅极晶体管与第二浮置栅极晶体管为NMOS晶体管的情况下，在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行编程操作时，通过对第四掺杂区与第六掺杂区施加编程电压，可有效地提升编程效率。
另外，在本发明所提出的存储器结构的读取方法中，在由第二选择晶体管与第二浮置栅极晶体管所形成的路径上进行读取操作时，通过对第一掺杂区与第三掺杂区施加辅助电压，可防止因关闭电流(Ioff)提高所导致的读取错误，进而可提升读取操作的正确性。此外，在本发明所提出的另一种存储器结构的读取方法中，在由第二选择晶体管与第二浮置栅极晶体管所形成的路径上进行读取操作时，通过同时在由第一选择晶体管与第一浮置栅极晶体管所形成的路径上进行读取操作，可提高导通电流(Ion)，进而提升读取效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A为本发明一实施例的存储器结构的上视图；
图1B为沿着图1A中的I-I’剖面线的剖视图；
图1C为沿着图1A中的II-II’剖面线的剖视图；
图1D为沿着图1A中的III-III’剖面线的剖视图；
图2为本发明另一实施例的存储器结构的上视图；
图3为本发明另一实施例的存储器结构的上视图。
符号说明
100、200、300：存储器结构
102：基底
104、106、108、112、116、118、120：掺杂区
110、114：介电层
122：N型阱区
124：P型阱区
AA1、AA2、AA3：有源区
D1：第一方向
D2：第二方向
FG：浮置栅极
FT1、FT2：浮置栅极晶体管
IS：隔离结构
LF1、LF2：栅极长度
SG：选择栅极
ST1、ST2：选择晶体管
WF1、WF2、WS1、WS2：栅极宽度
具体实施方式
图1A为本发明一实施例的存储器结构的上视图。图1B为沿着图1A中的I-I’剖面线的剖视图。图1C为沿着图1A中的II-II’剖面线的剖视图。图1D为沿着图1A中的III-III’剖面线的剖视图。
请同时参照图1A至图1D，存储器结构100包括基底102、选择晶体管ST1、浮置栅极晶体管FT1、选择晶体管ST2、浮置栅极晶体管FT2与掺杂区104。选择晶体管ST1与选择晶体管ST2可在第一方向D1上排列，浮置栅极晶体管FT1与浮置栅极晶体管FT2可在第一方向D1上排列，选择晶体管ST1与浮置栅极晶体管FT1可在第二方向D2上排列，且选择晶体管ST2与浮置栅极晶体管FT2可在第二方向D2上排列。第二方向D2相交于第一方向D1。在本实施例中，第二方向D2是以垂直于第一方向D1为例来进行说明，但本发明并不以此为限。此外，第一方向D1可平行于选择晶体管ST1、浮置栅极晶体管FT1、选择晶体管ST2与浮置栅极晶体管FT2的通道宽度方向，且第二方向D2可平行于选择晶体管ST1、浮置栅极晶体管FT1、选择晶体管ST2与浮置栅极晶体管FT2的通道长度方向。
基底102可为半导体基底，如硅基底。在本实施例中，基底102是以P型基底为例来进行说明，但本发明并不以此为限。此外，在基底102中可具有隔离结构IS，且可通过隔离结构IS在基底102中定义出有源区AA1、有源区AA2与有源区AA3。隔离结构IS例如是浅沟渠隔离结构。有源区AA1与有源区AA2分别可在第二方向D2上延伸。此外，掺杂区106、掺杂区108与掺杂区112可位于有源区AA1中。掺杂区116、掺杂区118与掺杂区120可位于有源区AA2中。掺杂区104可位于有源区AA3中。
选择晶体管ST1包括选择栅极SG及位于选择栅极SG两侧的掺杂区106与掺杂区108，且还可包括介电层110。选择栅极SG可位于基底102上。选择栅极SG可在第一方向D1上延伸。选择栅极SG的材料例如是掺杂多晶硅。掺杂区106与掺杂区108可位于选择栅极SG两侧的基底102中。掺杂区106与掺杂区108分别可作为源极或漏极。介电层110可位于选择栅极SG与基底102之间。介电层110的材料例如是氧化硅。
浮置栅极晶体管FT1包括浮置栅极FG及位于浮置栅极FG两侧的掺杂区108与掺杂区112，且还可包括介电层114。浮置栅极FG可位于基底102上。选择栅极SG与浮置栅极FG可彼此分离设置。浮置栅极FG可在第一方向D1上延伸。浮置栅极FG的材料例如是掺杂多晶硅。掺杂区108与掺杂区112可位于浮置栅极FG两侧的基底102中。掺杂区108与掺杂区112分别可作为源极或漏极。浮置栅极晶体管FT1与选择晶体管ST1可共用掺杂区108。介电层114可位于浮置栅极FG与基底102之间。介电层114的材料例如是氧化硅。
选择晶体管ST2包括选择栅极SG及位于选择栅极SG两侧的掺杂区116与掺杂区118，且还可包括介电层110。选择栅极SG可延伸通过选择晶体管ST1与选择晶体管ST2，而使得选择晶体管ST1与选择晶体管ST2可共用选择栅极SG。掺杂区116与掺杂区118可位于选择栅极SG两侧的基底102中。掺杂区116与掺杂区118分别可作为源极或漏极。介电层110可位于选择栅极SG与基底102之间。
浮置栅极晶体管FT2包括浮置栅极FG及位于浮置栅极FG两侧的掺杂区118与掺杂区120，且还可包括介电层114。浮置栅极FG可延伸通过浮置栅极晶体管FT1与浮置栅极晶体管FT2，而使得浮置栅极晶体管FT1与浮置栅极晶体管FT2可共用浮置栅极FG。掺杂区118与掺杂区120可位于浮置栅极FG两侧的基底102中。掺杂区118与掺杂区120分别可作为源极或漏极。浮置栅极晶体管FT2与选择晶体管ST2可共用掺杂区118。介电层114位于浮置栅极FG与基底102之间。
在本实施例中，将「栅极宽度」定义为栅极(如，选择栅极SG或浮置栅极FG)与有源区重叠的部分在第一方向D1上的宽度。此外，将「栅极长度」定义为栅极(如，选择栅极SG或浮置栅极FG)与有源区重叠的部分在第二方向D2上的长度。
在本实施例中，浮置栅极晶体管FT2中的浮置栅极FG的栅极宽度WF2大于浮置栅极晶体管FT1中的浮置栅极FG的栅极宽度WF1。由此，在由选择晶体管ST1与浮置栅极晶体管FT1所形成的路径上进行编程操作时，可降低编程操作所需的电流，进而可达到省电以及提升产品可靠度与产品良率的目的。此外，选择晶体管ST2中的选择栅极SG的栅极宽度WS2可大于选择晶体管ST1中的选择栅极SG的栅极宽度WS1。另外，选择晶体管ST1中的选择栅极SG的栅极宽度WS1可大于浮置栅极晶体管FT1中的浮置栅极FG的栅极宽度WF1。
掺杂区104可位于有源区AA3的基底102中。掺杂区104可作为抹除栅极，且有源区AA3可作为抹除栅极区。在本实施例中，抹除栅极区包括掺杂区104，但本发明并不以此为限。在其他实施例中，根据产品需求，抹除栅极区更可包括其他掺杂区。浮置栅极FG至少覆盖部分掺杂区104。掺杂区104例如是N型掺杂区。掺杂区104可位于P型基底或P型阱区中。在本实施例中，掺杂区104是以位于P型基底中的N型掺杂区为例来进行说明，但本发明并不以此为限。在另一实施例中，掺杂区104也可位于P型阱区中。
在本实施例中，选择晶体管ST1、选择晶体管ST2、浮置栅极晶体管FT1与浮置栅极晶体管FT2是以PMOS晶体管为例，且掺杂区106、掺杂区108、掺杂区112、掺杂区116、掺杂区118与掺杂区120是以P型掺杂区为例，但本发明并不以此为限。此外，存储器结构100更可包括N型阱区122与P型阱区124中的至少一者。N型阱区122位于基底102中，且掺杂区106、掺杂区108、掺杂区112、掺杂区116、掺杂区118与掺杂区120可位于N型阱区122中。P型阱区124位于N型阱区122与掺杂区104之间的基底102中。
以下，对存储器结构100的操作方法进行说明。
存储器结构100的编程方法包括以下步骤。在由选择晶体管ST1与浮置栅极晶体管FT1所形成的路径上进行编程操作时，对掺杂区116与掺杂区120施加斜坡电压。此外，存储器结构100的编程方法还可包括对掺杂区104施加斜坡电压。上述编程操作的方法例如是通道热电子注入法(channel hot electron injection，CHEI)。斜坡电压例如是小于或等于编程电压。斜坡电压的电压施加模式例如是单阶段渐增施加模式、多阶段渐增施加模式或平滑渐增施加模式。
以下，以斜坡电压为从0V增加至编程电压为例，来对斜坡电压的各种电压施加模式进行说明。单阶段渐增施加模式为在施加0V后，直接施加编程电压。多阶段渐增施加模式为在施加0V后，再分阶段将所施加的电压增加至编程电压。平滑渐增施加模式，是以连续渐增的方式将所施加的电压从0V增加至编程电压。
在斜坡电压为低电压时，斜坡电压有助于打开浮置栅极晶体管FT1的通道，由此可防止产生固定位(stuck bit)。此外，在将浮置栅极晶体管FT1的通道打开后，可提高斜坡电压，由此可增加浮置栅极的吸电子能力，以提高导通电流(Ion)，进而提升编程效率。另外，由于存储器结构100可通过施加斜坡电压来防止产生固定位，因此可省略软件编程(softprogram)的步骤，进而可提升产品可靠度与产品良率，并省下软件编程的时间。
存储器结构100的读取方法可包括单路径读取操作或双路径读取操作。在单路径读取操作的实施例中，存储器结构100的读取方法包括以下步骤。在由选择晶体管ST2与浮置栅极晶体管FT2所形成的路径上进行读取操作时，可对掺杂区106与掺杂区112施加辅助电压。存储器结构100的读取方法还可包括对掺杂区104施加辅助电压。辅助电压例如是小于或等于读取电压。
在存储器结构100操作一定次数之后，可能会使得关闭电流(Ioff)提高。因此，在对存储器结构100进行读取时，可通过施加辅助电压，来降低关闭电流(Ioff)。如此一来，可防止因关闭电流(Ioff)提高所导致的读取错误，进而可提升读取操作的正确性。此外，在关闭电流(Ioff)不至于导致读取错误的情况下，也可不施加辅助电压，且以对掺杂区104施加0V进行替代。
在双路径读取操作的实施例中，存储器结构100的读取方法包括以下步骤。在由选择晶体管ST2与浮置栅极晶体管FT2所形成的路径上进行读取操作时，同时在由选择晶体管ST1与浮置栅极晶体管FT1所形成的路径上进行读取操作。由此，可提高读取操作的导通电流(Ion)，进而提升读取效率。另外，存储器结构100的读取方法还可包括对掺杂区104施加辅助电压，由此可防止因关闭电流(Ioff)提高所导致的读取错误，进而可提升读取操作的正确性。此外，在关闭电流(Ioff)不至于导致读取错误的情况下，也可不施加辅助电压，且以对掺杂区104施加0V进行替代。辅助电压例如是小于或等于读取电压。
存储器结构100的抹除方法例如是FN隧穿法(Fowler-Nordheim tunneling)。举例来说，可在掺杂区104施加高电压，而将存储在浮置栅极FG中的电子拉出。
接着，以下表1为例，来说明对存储器结构100进行操作时的电压施加方式，但本发明并不以此为限。在表1中，编程电压(VPP)例如是7V，斜坡电压(Ramp)例如是0V至VPP，抹除电压(VEE)例如是15V，读取电压(VRGSL)例如是2.5V，辅助电压例如是0至VRGSL。
表1
基于上述实施例可知，在存储器结构100中，浮置栅极晶体管FT2中的浮置栅极FG的栅极宽度WF2大于浮置栅极晶体管FT1中的浮置栅极FG的栅极宽度WF1。因此，在由选择晶体管ST1与浮置栅极晶体管FT1所形成的路径上进行编程操作时，可降低编程操作所需的电流，进而可达到省电以及提升可靠度的目的。在一些实施例中，存储器结构100的编程方法可通过施加斜坡电压来提升编程效能。在一些实施例中，存储器结构100的读取方法可通过施加辅助电压来提升读取操作的正确性。在一些实施例中，存储器结构100的读取方法可通过双路径读取操作来提升读取效率。在一些实施例中，存储器结构100的编程操作与读取操作可通过不同路径进行，因此可提升产品的耐用度(endurance)。
图2为本发明另一实施例的存储器结构的上视图。
请同时参照图1与图2，存储器结构100与存储器结构200的差异如下。在存储器结构100中，浮置栅极晶体管FT1中的浮置栅极FG的栅极长度与浮置栅极晶体管FT2中的浮置栅极FG的栅极长度可约为相同。在存储器结构200中，将浮置栅极晶体管FT1中的浮置栅极FG的栅极长度LF1缩短，而使得浮置栅极晶体管FT2中的浮置栅极FG的栅极长度LF2可大于浮置栅极晶体管FT1中的浮置栅极FG的栅极长度LF1。在浮置栅极晶体管FT1中的浮置栅极FG的栅极长度LF1约等于浮置栅极晶体管FT1的通道长度。如此一来，在将栅极长度LF1设为可使得浮置栅极晶体管FT1产生短通道效应的长度的情况下，可有效地降低编程操作所需的编程电压。此外，在存储器结构200与存储器结构100中，相同的构件以相同的符号表示并省略其说明。
存储器结构200的操作方法与存储器结构100的操作方法的差异如下。在将栅极长度LF1设为可使得浮置栅极晶体管FT1产生短通道效应的长度的情况下，存储器结构200的读取方法是在由选择晶体管ST2与浮置栅极晶体管FT2所形成的路径上进行单路径读取操作，且可选择施加或不施加辅助电压。此外，关于存储器结构200的其余操作方法可参考上述存储器结构100的操作方法，在此不再重复说明。
接着，以下表2为例，来说明对存储器结构200进行操作时的电压施加方式，但本发明并不以此为限。在表2中，编程电压(VPP)例如是6.5V，斜坡电压(Ramp)例如是0V至VPP，抹除电压(VEE)例如是15V，读取电压(VRGSL)例如是2.5V，辅助电压例如是0至VRGSL。
表2
图3为本发明另一实施例的存储器结构的上视图。
请同时参照图1与图3，存储器结构300与存储器结构100的差异如下。在存储器结构300中，选择晶体管ST1、选择晶体管ST2、浮置栅极晶体管FT1与浮置栅极晶体管FT2例如是NMOS晶体管，且掺杂区106、掺杂区108、掺杂区112、掺杂区116、掺杂区118与掺杂区120例如是N型掺杂区。此外，存储器结构300不具有存储器结构100中的N型阱区122，且掺杂区106、掺杂区108、掺杂区112、掺杂区116、掺杂区118与掺杂区120可位于P型阱区124中。此外，在存储器结构300与存储器结构100中，相同的构件以相同的符号表示并省略其说明。
存储器结构300的操作方法与存储器结构100的操作方法的差异如下。存储器结构300的编程方法包括以下步骤。在由选择晶体管ST1与浮置栅极晶体管FT1所形成的路径上进行编程操作时，对掺杂区116与掺杂区120施加编程电压。此外，存储器结构100的编程方法还可包括对掺杂区104施加编程电压。由于浮置栅极晶体管FT1为NMOS晶体管，所以在抹除状态时就是开启(turn-on)状态。因此，在进行编程操作时，不需要对掺杂区116、掺杂区120与掺杂区104施加斜坡电压，且可以对掺杂区116、掺杂区120与掺杂区104施加编程电压来增加编程效率。此外，关于存储器结构300的抹除方法与读取方法的原理与存储器结构100相似，在此不再重复说明。
接着，以下表3为例，来说明对存储器结构300进行操作时的电压施加方式，但本发明并不以此为限。在表3中，编程电压(VPP)例如是7V，抹除电压(VEE)例如是15V，读取电压(VRGSL)例如是1.0V，辅助电压例如是0至VRGSL。
表3
在上述实施例中，虽然是以选择晶体管ST1、选择晶体管ST2、浮置栅极晶体管FT1与浮置栅极晶体管FT2均为PMOS晶体管或NMOS晶体管为例来进行说明，但本发明并不以此为限。在一些实施例中，选择晶体管ST1、选择晶体管ST2、浮置栅极晶体管FT1与浮置栅极晶体管FT2可为PMOS晶体管与NMOS晶体管的任意组合。
综上所述，上述实施例的存储器结构可有效地提升存储器元件的电性效能。此外，上述实施例的存储器结构的编程方法可有效地提升编程效能。另外，上述实施例的存储器结构的读取方法可有效地提升读取效能。
虽然结合以上实施例已公开了本发明，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (28)

1.一种存储器结构，其特征在于，包括：
第一选择晶体管，包括选择栅极及位于所述选择栅极两侧的第一掺杂区与第二掺杂区；
第一浮置栅极晶体管，包括浮置栅极及位于所述浮置栅极两侧的所述第二掺杂区与第三掺杂区；
第二选择晶体管，包括所述选择栅极及位于所述选择栅极两侧的第四掺杂区与第五掺杂区；
第二浮置栅极晶体管，包括所述浮置栅极及位于所述浮置栅极两侧的所述第五掺杂区与第六掺杂区，其中所述第二浮置栅极晶体管中的所述浮置栅极的栅极宽度大于所述第一浮置栅极晶体管中的所述浮置栅极的栅极宽度；以及
第七掺杂区，其中所述浮置栅极至少覆盖部分所述第七掺杂区。
2.根据权利要求1所述的存储器结构，其特征在于，所述第二浮置栅极晶体管中的所述浮置栅极的栅极长度大于所述第一浮置栅极晶体管中的所述浮置栅极的栅极长度。
3.根据权利要求1所述的存储器结构，其特征在于，所述第二选择晶体管中的所述选择栅极的栅极宽度大于所述第一选择晶体管中的所述选择栅极的栅极宽度。
4.根据权利要求1所述的存储器结构，其特征在于，所述第一选择晶体管中的所述选择栅极的栅极宽度大于所述第一浮置栅极晶体管中的所述浮置栅极的栅极宽度。
5.根据权利要求1所述的存储器结构，其特征在于，所述选择栅极与所述浮置栅极彼此分离设置且在第一方向上延伸。
6.根据权利要求5所述的存储器结构，其特征在于，所述选择栅极延伸通过所述第一选择晶体管与所述第二选择晶体管。
7.根据权利要求5所述的存储器结构，其特征在于，所述浮置栅极延伸通过所述第一浮置栅极晶体管与所述第二浮置栅极晶体管。
8.根据权利要求5所述的存储器结构，其特征在于，所述第一选择晶体管与所述第一浮置栅极晶体管在第二方向上排列，且所述第二方向相交于所述第一方向。
9.根据权利要求5所述的存储器结构，其特征在于，所述第二选择晶体管与所述第二浮置栅极晶体管在第二方向上排列，且所述第二方向相交于所述第一方向。
10.根据权利要求1所述的存储器结构，其特征在于，所述第一选择晶体管、所述第二选择晶体管、所述第一浮置栅极晶体管与所述第二浮置栅极晶体管为P型金属氧化物半导体晶体管，且所述第一掺杂区至所述第六掺杂区为P型掺杂区。
11.根据权利要求10所述的存储器结构，其特征在于，还包括N型阱区，其中所述第一掺杂区至所述第六掺杂区位于所述N型阱区中。
12.根据权利要求11所述的存储器结构，其特征在于，还包括P型阱区，其中所述P型阱区位于所述N型阱区与所述第七掺杂区之间。
13.根据权利要求10所述的存储器结构，其特征在于，所述第七掺杂区为N型掺杂区，且位于P型基底或P型阱区中。
14.根据权利要求1所述的存储器结构，其特征在于，所述第一选择晶体管、所述第二选择晶体管、所述第一浮置栅极晶体管与所述第二浮置栅极晶体管为N型金属氧化物半导体晶体管，且所述第一掺杂区至所述第六掺杂区为N型掺杂区。
15.根据权利要求14所述的存储器结构，其特征在于，还包括P型阱区，其中所述第一掺杂区至所述第六掺杂区位于所述P型阱区中。
16.根据权利要求14所述的存储器结构，其特征在于，所述第七掺杂区为N型掺杂区，且位于P型基底或P型阱区中。
17.一种根据权利要求10的存储器结构的编程方法，其特征在于，包括：
在由所述第一选择晶体管与所述第一浮置栅极晶体管所形成的路径上进行编程操作时，对所述第四掺杂区与第六掺杂区施加斜坡电压。
18.根据权利要求17所述的存储器结构的编程方法，其特征在于，还包括对所述第七掺杂区施加所述斜坡电压。
19.根据权利要求18所述的存储器结构的编程方法，其特征在于，所述斜坡电压小于或等于编程电压。
20.根据权利要求18所述的存储器结构的编程方法，其特征在于，所述斜坡电压的电压施加模式包括单阶段渐增施加模式、多阶段渐增施加模式或平滑渐增施加模式。
21.一种根据权利要求14所述的存储器结构的编程方法，其特征在于，包括：
在由所述第一选择晶体管与所述第一浮置栅极晶体管所形成的路径上进行编程操作时，对所述第四掺杂区与所述第六掺杂区施加编程电压。
22.根据权利要求21所述的存储器结构的编程方法，其特征在于，还包括对所述第七掺杂区施加所述编程电压。
23.一种根据权利要求1的存储器结构的读取方法，其特征在于，包括：
在由所述第二选择晶体管与所述第二浮置栅极晶体管所形成的路径上进行读取操作时，对所述第一掺杂区与所述第三掺杂区施加辅助电压。
24.根据权利要求23所述的存储器结构的读取方法，其特征在于，还包括对所述第七掺杂区施加所述辅助电压。
25.根据权利要求24所述的存储器结构的读取方法，其特征在于，所述辅助电压小于或等于读取电压。
26.一种根据权利要求1的存储器结构的读取方法，其特征在于，包括：
在由所述第二选择晶体管与所述第二浮置栅极晶体管所形成的路径上进行读取操作时，同时在由所述第一选择晶体管与所述第一浮置栅极晶体管所形成的路径上进行读取操作。
27.根据权利要求26所述的存储器结构的读取方法，其特征在于，还包括对所述第七掺杂区施加辅助电压。
28.根据权利要求27所述的存储器结构的读取方法，其特征在于，所述辅助电压小于或等于读取电压。
CN201910014961.0A 2018-01-10 2019-01-08 存储器结构及其编程方法与读取方法 Active CN110033805B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862615463P 2018-01-10 2018-01-10
US62/615,463 2018-01-10
TW107141961 2018-11-23
TW107141961A TWI730267B (zh) 2018-01-10 2018-11-23 記憶體結構及其程式化方法與讀取方法

Publications (2)

Publication Number Publication Date
CN110033805A true CN110033805A (zh) 2019-07-19
CN110033805B CN110033805B (zh) 2021-12-14

Family

ID=67141087

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910014961.0A Active CN110033805B (zh) 2018-01-10 2019-01-08 存储器结构及其编程方法与读取方法

Country Status (3)

Country Link
US (1) US11011533B2 (zh)
JP (1) JP6771048B2 (zh)
CN (1) CN110033805B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060018161A1 (en) * 2004-07-20 2006-01-26 Hsin-Ming Chen Single poly non-volatile memory
CN103311188A (zh) * 2012-03-12 2013-09-18 力旺电子股份有限公司 可编程可抹除的单一多晶硅层非挥发性存储器的制造方法
CN104241293A (zh) * 2013-06-07 2014-12-24 力旺电子股份有限公司 非易失性存储器结构
CN104517966A (zh) * 2013-09-27 2015-04-15 力旺电子股份有限公司 单层多晶硅非易失性存储器单元
US20150348635A1 (en) * 2014-05-28 2015-12-03 Stmicroelectronics (Rousset) Sas Method for programming a non-volatile memory cell comprising a shared select transistor gate
CN204966056U (zh) * 2014-05-28 2016-01-13 意法半导体(鲁塞)公司 非易失性存储器以及在半导体芯片上的集成电路
CN106206591A (zh) * 2014-04-02 2016-12-07 力旺电子股份有限公司 具有辅助栅极的非易失性存储器单元结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378407B2 (en) 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
JP2011009454A (ja) 2009-06-25 2011-01-13 Renesas Electronics Corp 半導体装置
US8467245B2 (en) 2010-03-24 2013-06-18 Ememory Technology Inc. Non-volatile memory device with program current clamp and related method
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
JP2013102119A (ja) 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
US20140108705A1 (en) * 2012-10-12 2014-04-17 Sandisk Technologies Inc. Use of High Endurance Non-Volatile Memory for Read Acceleration
JP6457829B2 (ja) 2015-02-05 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060018161A1 (en) * 2004-07-20 2006-01-26 Hsin-Ming Chen Single poly non-volatile memory
CN103311188A (zh) * 2012-03-12 2013-09-18 力旺电子股份有限公司 可编程可抹除的单一多晶硅层非挥发性存储器的制造方法
CN104241293A (zh) * 2013-06-07 2014-12-24 力旺电子股份有限公司 非易失性存储器结构
CN104517966A (zh) * 2013-09-27 2015-04-15 力旺电子股份有限公司 单层多晶硅非易失性存储器单元
CN106206591A (zh) * 2014-04-02 2016-12-07 力旺电子股份有限公司 具有辅助栅极的非易失性存储器单元结构
US20150348635A1 (en) * 2014-05-28 2015-12-03 Stmicroelectronics (Rousset) Sas Method for programming a non-volatile memory cell comprising a shared select transistor gate
CN204966056U (zh) * 2014-05-28 2016-01-13 意法半导体(鲁塞)公司 非易失性存储器以及在半导体芯片上的集成电路

Also Published As

Publication number Publication date
JP2019121805A (ja) 2019-07-22
US20190214400A1 (en) 2019-07-11
CN110033805B (zh) 2021-12-14
JP6771048B2 (ja) 2020-10-21
US11011533B2 (en) 2021-05-18

Similar Documents

Publication Publication Date Title
TWI521711B (zh) 電晶體裝置、裝置製造方法、積體電路及積體電路之操作方法
CN1677675B (zh) 非易失性半导体存储器件
CN100334734C (zh) 半导体存储单元和半导体存储装置
US7755135B2 (en) EEPROM having single gate structure
CN101165903B (zh) 包括双扩散结区的非易失性存储器件及其制造方法
JP2004221554A (ja) 不揮発性半導体記憶装置
WO2006054605A1 (ja) 不揮発性半導体記憶装置およびその製造方法
CN103681682B (zh) 双晶体管非易失性存储器单元及相关的编程和读取方法
US11152383B2 (en) Non-volatile memory (NVM) cell structure to increase reliability
CN101548331B (zh) 可编程的csonos逻辑单元
US7570521B2 (en) Low power flash memory devices
US6801456B1 (en) Method for programming, erasing and reading a flash memory cell
TW200816459A (en) Scalable electrically eraseable and programmable memory
KR20100079306A (ko) 싱글 폴리 아이피롬 셀 및 그 제조방법
TWI571880B (zh) 非揮發性快閃記憶體的有效編程方法
CN110033805A (zh) 存储器结构及其编程方法与读取方法
Uhlig et al. A18-a novel 0.18 μm smart power SOC IC technology for automotive applications
TWI730267B (zh) 記憶體結構及其程式化方法與讀取方法
US10395742B2 (en) Semiconductor device
TWI709226B (zh) 非揮發性記憶體及其製造方法
KR20110134704A (ko) 비휘발성 메모리 장치
US20110101440A1 (en) Two pfet soi memory cells
US7948019B2 (en) Nonvolatile memory devices and methods of operating the same
JPS62183161A (ja) 半導体集積回路装置
Yeh et al. Comprehensive study of n-channel and p-channel twin poly-Si FinFET nonvolatile memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant