JP2018064080A - 単一ポリ不揮発性メモリデバイス - Google Patents

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Abstract

【課題】 本発明は、改良された単一ポリ不揮発性メモリセル構造に向上したプログラム効率を提供する。
【解決手段】 単一ポリＮＶＭセルは、選択トランジスタと、選択トランジスタに直列接続されるフローティングゲートトランジスタとを含む。選択トランジスタは、選択ゲートと、選択ゲート酸化層と、ソースドーピング領域と、ソースドーピング領域と合併される第１ＬＤＤ領域と、共有ドーピング領域と、共有ドーピング領域と合併される第２ＬＤＤ領域とを含む。フローティングゲートトランジスタは、フローティングゲートと、フローティングゲート酸化層と、共有ドーピング領域と、共有ドーピング領域と合併される第３ＬＤＤ領域と、ドレインドーピング領域とを含む。ドレイン側延伸改質領域は、スペーサの下で、かつ、ドレインドーピング領域に近接して配置される。
【選択図】 図１

Description

本発明は、概して、不揮発性メモリデバイスの分野に関する。特に、本発明は、改良されたプログラム性能を有する単一ポリ不揮発性メモリセル構造（ｓｉｎｇｌｅ‐ｐｏｌｙ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｃｅｌｌ ｓｔｒｕｃｔｕｒｅ）に関する。
半導体メモリデバイスは、さまざまな電子デバイスでの使用のため、より一般的になってきている。例えば、不揮発性メモリ（ＮＶＭ：ｎｏｎ‐ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）は、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティングデバイス及び他のデバイスで広く使用されている。
一般的に、ＮＶＭは、マルチタイムプログラマブル（ＭＴＰ：ｍｕｌｔｉ‐ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）メモリとワンタイムプログラマブル（ＯＴＰ：ｏｎｅ‐ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）メモリとに分けることができる。ＭＴＰメモリは、多重読み出し可能、かつ、多重書き込み可能である。例えば、ＥＥＰＲＯＭ及びフラッシュメモリは、一部の対応する電子回路を設計上具備して、プログラミング、消去及び読み出しなどの異なる動作をサポートする。ＯＴＰは、単なるプログラミング及び読み出し機能を有する電子回路と共に完璧に機能する。動作を消去するための電子回路は、ＯＴＰには必要ない。
追加的な処理費用を削減する単一ポリＮＶＭ設計が提案されてきた。単一ポリＮＶＭは、単一層のポリシリコンと共に電荷蓄積フローティングゲート（ｃｈａｒｇｅ‐ｓｔｏｒａｇｅ ｆｌｏａｔｉｎｇ ｇａｔｅ）を形成する。単一ポリＮＶＭが一般的なＣＭＯＳプロセスと互換性があるので、埋め込みメモリ、混合モード回路内の埋め込み不揮発性メモリ及びマイクロコントローラ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳＯＣなど）の分野で適用される。
米国特許第６，６７８，１９０号明細書には、２つの直列接続されたＰＭＯＳトランジスタを有する単一ポリＮＶＭが開示され、プログラミングモードの間、フローティングゲートに適用するためにバイアスが必要ないので、コントロールゲートは、レイアウト上、構造において省略される。第１ＰＭＯＳトランジスタは、選択トランジスタとして動作する。第２ＰＭＯＳトランジスタは、第１ＰＭＯＳトランジスタに接続される。第２ＰＭＯＳトランジスタのゲートは、フローティングゲートとして機能する。フローティングゲートは、所定の電荷を蓄積するように選択的にプログラムされるか、あるいは、消去される。
高いプログラム性能と共に、プログラミング中の低電圧動作及び低電力消費の特徴をＮＶＭ構造に提供することが常に望ましい。
本発明の目的の１つは、改良された単一ポリ不揮発性メモリセル構造に向上したプログラム効率を提供することである。
第１の実施形態によると、単一ポリ不揮発性メモリ（ＮＶＭ）セルは、半導体基板と、半導体基板内のイオンウェル（ｉｏｎ ｗｅｌｌ）と、イオンウェル上の選択トランジスタと、選択トランジスタに直列接続されるフローティングゲートトランジスタ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）とを含む。シリサイドブロック（ＳＡＢ：ｓｉｌｉｃｉｄｅ ｂｌｏｃｋ）層は、フローティングゲートを覆う。コンタクトエッチストップ層（ｃｏｎｔａｃｔ ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）は、ＳＡＢ層上に配置される。層間誘電体（ＩＬＤ：ｉｎｔｅｒ‐ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）層は、コンタクトエッチストップ層上に堆積される。
選択トランジスタは、選択ゲートと、選択ゲートと半導体基板との間の選択ゲート酸化層と、イオンウェル内のソースドーピング領域と、ソースドーピング領域と合併される（ｍｅｒｇｅｄ ｗｉｔｈ）第１低濃度ドープドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域と、ソースドーピング領域から離間される共有ドーピング領域（ｃｏｍｍｏｎｌｙ ｓｈａｒｅｄ ｄｏｐｉｎｇ ｒｅｇｉｏｎ）
と、共有ドーピング領域と合併される第２ＬＤＤ領域とを含む。
フローティングゲートトランジスタは、フローティングゲートと、フローティングゲートと半導体基板との間のフローティングゲート酸化層と、共有ドーピング領域と、共有ドーピング領域と合併される第３ＬＤＤ領域と、共有ドーピング領域から離間されるドレインドーピング領域とを含む。ＬＤＤ領域が、ドレインドーピング領域と合併されない。
第１側壁スペーサは、選択ゲートのいずれかの側壁上に設けられ、第２側壁スペーサは、フローティングゲートのいずれかの側壁上に設けられる。第１サリサイド層（ｆｉｒｓｔ ｓａｌｉｃｉｄｅ ｌａｙｅｒ）は、ソースドーピング領域上に配置される。第１サリサイド層は、側壁スペーサの底部の縁部に延伸する。
第２サリサイド層は、共有ドーピング領域上に配置される。第２サリサイド層は、第１側壁スペーサの底部の縁部と連続するが、第２側壁スペーサの底部の縁部から所定の距離を保つ。
第３サリサイド層は、ドレインドーピング領域上に配置される。第３サリサイド層は、第２側壁スペーサの底部の縁部から所定の距離を保つ。
第２の実施形態によると、単一ポリＮＶＭセルは、半導体基板と、半導体基板内のイオンウェルと、イオンウェル上の選択トランジスタと、選択トランジスタに直列接続されるフローティングゲートトランジスタとを含む。ＳＡＢ層は、フローティングゲートを覆う。コンタクトエッチストップ層は、ＳＡＢ層上に配置される。ＩＬＤ層は、コンタクトエッチストップ層上に堆積される。
選択トランジスタは、選択ゲートと、選択ゲートと半導体基板との間の選択ゲート酸化層と、イオンウェル内のソースドーピング領域と、ソースドーピング領域と合併される第１ＬＤＤ領域と、ソースドーピング領域から離間される共有ドーピング領域と、共有ドーピング領域と合併される第２ＬＤＤ領域とを含む。
フローティングゲートトランジスタは、フローティングゲートと、フローティングゲートと半導体基板との間のフローティングゲート酸化層と、共有ドーピング領域と、共有ドーピング領域から離間されるドレインドーピング領域とを含む。ＬＤＤ領域が、ドレインドーピング領域と合併されない。
第１側壁スペーサは、選択ゲートのいずれかの側壁上に設けられ、第２側壁スペーサは、フローティングゲートのいずれかの側壁上に設けられる。ＬＤＤ領域が、第２側壁スペーサの直下の共有ドーピング領域と合併されない。
第３の実施形態によると、単一ポリＮＶＭセルは、半導体基板と、半導体基板内のイオンウェルと、イオンウェル上の選択トランジスタと、選択トランジスタに直列接続されるフローティングゲートトランジスタとを含む。ＳＡＢ層は、フローティングゲートを覆う。コンタクトエッチストップ層は、ＳＡＢ層上に配置される。ＩＬＤ層は、コンタクトエッチストップ層上に堆積される。
選択トランジスタは、選択ゲートと、選択ゲートと半導体基板との間の選択ゲート酸化層と、イオンウェル内のソースドーピング領域と、ソースドーピング領域と合併される第１ＬＤＤ領域と、ソースドーピング領域から離間される共有ドーピング領域と、共有ドーピング領域と合併される第２ＬＤＤ領域とを含む。
フローティングゲートトランジスタは、フローティングゲートと、フローティングゲートと半導体基板との間のフローティングゲート酸化層と、共有ドーピング領域と、共有ドーピング領域と合併される第３ＰＬＤＤ領域と、共有ドーピング領域から離間されるドレインドーピング領域と、ドレインドーピング領域と合併されるＮ型ＬＤＤ（ＮＬＤＤ：Ｎ‐ｔｙｐｅ ＬＤＤ）領域とを含む。
第４の実施形態によると、単一ポリＮＶＭセルは、半導体基板と、半導体基板内のイオンウェルと、イオンウェル上の選択トランジスタと、選択トランジスタに直列接続されるフローティングゲートトランジスタとを含む。ＳＡＢ層は、フローティングゲートを覆う。コンタクトエッチストップ層は、ＳＡＢ層上に配置される。ＩＬＤ層は、コンタクトエッチストップ層上に堆積される。
選択トランジスタは、選択ゲートと、選択ゲートと半導体基板との間の選択ゲート酸化層と、イオンウェル内のソースドーピング領域と、ソースドーピング領域と合併される第１ＬＤＤ領域と、ソースドーピング領域から離間される共有ドーピング領域と、共有ドーピング領域と合併される第２ＬＤＤ領域とを含む。
フローティングゲートトランジスタは、フローティングゲートと、フローティングゲートと半導体基板との間のフローティングゲート酸化層と、共有ドーピング領域と、共有ドーピング領域と合併される第３ＰＬＤＤ領域と、共有ドーピング領域から離間されるドレインドーピング領域と、ドレインドーピング領域と合併されるＰ−ＬＤＤ領域とを含む。Ｐ−ＬＤＤ領域は、第３ＰＬＤＤ領域のドーピング濃度よりも低いドーピング濃度を有する。
本発明の上記及びその他の目的が、種々の図形及び図面に図示される好ましい実施形態の以下の詳細な説明を読むと、当業者に明白になることは言うまでもない。
添付図面は、実施形態の更なる理解を提供するために含まれ、本明細書に組み込まれるとともに、本明細書の一部を構成する。図面は、実施形態の一部を例示し、記述と共にそれらの原理を説明するのに役立つ。各図面は下記の通りである。
図１は、本発明の第１の実施形態に従った、単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な、断面図である。 図２は、本発明の第２の実施形態に従った、単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な、断面図である。 図３は、本発明の第３の実施形態に従った、単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な、断面図である。 図４は、本発明の第４の実施形態に従った、単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な、断面図である。 図５は、他の実施形態に従った、シリサイドブロック（ＳＡＢ）層が選択ゲートの上面に延伸することを示す概略的な、断面図である。
留意すべきことは、全ての図は、概略的であるということである。図面の部分の相対的な寸法及び比率は、明瞭さ及び利便性のために、大きさを誇張又は縮小してある。同一の符号は、一般的に、修正された実施形態及び異なる実施形態における、対応する特徴又は類似する特徴を参照するために使用される。
以下の記載において、多くの特定の詳細が発明の完全な理解を提供するように与えられる。しかし、当業者にとって、これらの特定の詳細なしに発明を実施できることは明らかである。更に、一部の周知のシステム構成及びプロセス工程は、当業者にとって周知であるため、詳細に開示されていない。他の実施形態を利用することができ、かつ、本発明の範囲から逸脱することなく構造的、論理的及び電気的な変更を行うことができる。
同様に、装置の実施形態を示している図面は、準概略的であり、縮尺通りではなく、一部の寸法は、説明を明確にするために図中で誇張されている。また、複数の実施形態が一部の共通の特徴、同様又は類似の特徴を有するように開示され、かつ、記載されている場合には、その例示及び説明を容易にするために、同様又は類似の特徴は、同様の参照番号で通常説明されている。
図１を参照されたい。図１は、本発明の第１の実施形態に従った、単一ポリ不揮発性メモリデバイスの概略的な断面図である。
図１で示すように、ユニットセル１は、選択トランジスタＳＴと、選択トランジスタＳＴに直列接続されるフローティングゲートトランジスタＦＴとを含む。本発明の第１の実施形態によると、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴは、Ｐ型シリコン基板などの半導体基板１００上に配置され得る。Ｎウェル（ＮＷ：Ｎ ｗｅｌｌ）１１０は、半導体基板１００に配置され得る。本発明の第１の実施形態によると、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴは、ＰＭＯＳトランジスタでよい。
選択トランジスタＳＴは、選択ゲート（ＳＧ：ｓｅｌｅｃｔ ｇａｔｅ）１２と、選択ゲート（ＳＧ）１２と半導体基板１００との間の選択ゲート酸化層１２０と、選択ゲート（ＳＧ）１２の各側壁上に設けられる側壁スペーサ１２２と、Ｎウェル（ＮＷ）１１０内のＰ＋ソースドーピング領域１１２と、Ｐ＋ソースドーピング領域１１２と合併されるＰ型低濃度ドープドレイン（ＰＬＤＤ：ｐ‐ｔｙｐｅ ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域１１２ａと、Ｐ＋ソースドーピング領域１１２から離間されるＰ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ａとを含む。動作中、Ｐ型チャネルは、選択ゲート（ＳＧ）１２下部のＰＬＤＤ領域１１４ａとＰＬＤＤ領域１１２ａとの間に形成され得る。
フローティングゲートトランジスタＦＴは、フローティングゲート（ＦＧ：ｆｌｏａｔｉｎｇ ｇａｔｅ）１４と、フローティングゲート（ＦＧ）１４と半導体基板１００との間のフローティングゲート酸化層１４０と、フローティングゲート（ＦＧ）１４のいずれかの側壁上の側壁スペーサ１４２と、Ｐ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ｂと、Ｐ＋ドーピング領域１１４から離間されるＰ＋ドレインドーピング領域１１６とを含む。Ｐ＋ドーピング領域１１４は、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴによって共有される。第１の実施形態によると、選択ゲート（ＳＧ）１２及びフローティングゲート（ＦＧ）１４は、単一層ポリシリコンから作られ、これは、ロジックプロセスと完全な互換性がある。
本発明の第１の実施形態によると、ドレイン側延伸改質領域（ｄｒａｉｎ‐ｓｉｄｅ ｅｘｔｅｎｓｉｏｎ ｍｏｄｉｆｉｅｄ ｒｅｇｉｏｎ）６０は、ユニットセル１のドレイン側における側壁スペーサ１４２の直下に配置される。ドレイン側延伸改質領域６０は、Ｐ＋ドレインドーピング領域１１６に近接している。ＰＬＤＤ領域が、Ｐ＋ドレインドーピング領域１１６とは合併されず、それにより、Ｐ＋ドーピング領域１１４とＰ＋ドレインドーピング領域１１６との間に非対称的なＬＤＤ構成を形成する。ドレイン側延伸改質領域６０のドーピング濃度は、Ｎウェル（ＮＷ）１１０のドーピング濃度と同じである。
そのような構成を提供することによって、より多くの電子及び正孔の対がプログラミング動作中に誘導され得る。より多くの電子は、プログラミング動作中にフローティングゲート（ＦＧ）１４内に注入され得る。代替的に、破壊（ｂｒｅａｋｄｏｗｎ）を回避するように、特に、１６０アングストローム超（Ｇｏｘ＞１６０Å）の物理的ゲート酸化膜厚を有するメモリセルのために、ユニットセル１のプログラム電圧は低減され得る。
自己整列したシリサイド（サリサイド）層（ｓｅｌｆ‐ａｌｉｇｈｎｅｄ ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）２１２は、Ｐ＋ソースドーピング領域１１２上に設けられる。サリサイド層２１２は、側壁スペーサ１２２の底部の縁部に延伸することができる。選択ゲート（ＳＧ）１２の反対側において、サリサイド層２１４は、Ｐ＋ドーピング領域１１４上に設けられる。サリサイド層２１４は、側壁スペーサ１２２の底部の縁部と連続するが、側壁スペーサ１４２の底部の縁部から所定の距離を保つ。つまり、サリサイド層２１２は、Ｐ＋ソースドーピング領域１１２の全表面領域を覆うことができる一方で、サリサイド層２１４は、Ｐ＋ドーピング領域１１４の表面領域を部分的にのみ覆うことができる。本発明の第１の実施形態によると、サリサイド層２１４は、スペーサ１４２の縁部から離間されている。
同様に、フローティングゲート（ＦＧ）１４の反対側において、サリサイド層２１６は、Ｐ＋ドレインドーピング領域１１６上に設けられる。サリサイド層２１６は、スペーサ１４２の底部の縁部から所定の距離を保つ。本発明の第１の実施形態によると、サリサイド層２１０は、選択ゲート（ＳＧ）１２の上面上に設けられ得る。
特筆すべきことは、シリサイド層が、フローティングゲート（ＦＧ）１４の上面上には形成されないということである。サリサイドブロック（ＳＡＢ：ｓａｌｉｃｉｄｅ ｂｌｏｃｋ）層３００は、フローティングゲート（ＦＧ）１４を覆うように設けられ得る。第１の実施形態によると、ＳＡＢ層３００は、酸化ケイ素を含むことができるが、それに限らない。
本発明の第１の実施形態によると、ＳＡＢ層３００は、フローティングゲート（ＦＧ）１４の上面、スペーサ１４２の表面、Ｐ＋ドーピング領域１１４の表面の一部及びＰ＋ドレインドーピング領域１１６の一部を覆う。上述のサリサイド層２１４及び２１６は、ＳＡＢ層３００によって覆われていない領域１１４及び１１６の表面領域上のみに形成される。
別の実施形態において、図５に示すように、ＳＡＢ層３００は、選択ゲート１２の上面に延伸することができ、かつ、選択ゲート１２の上面を部分的に覆うことができる。
スペーサ１４２とサリサイド層２１４との間のＰ＋ドーピング領域１１４内の非サリサイド化領域（ｎｏｎ‐ｓａｌｉｃｉｄｅｄ ｒｅｇｉｏｎ）と、スペーサ１４２とサリサイド層２１６との間のＰ＋ドレインドーピング領域１１６内の非サリサイド化領域とは、欠陥誘発ＢＴＢ（ＢＴＢ：ｂａｎｄ‐ｔｏ‐ｂａｎｄ）トンネリング外乱（ｔｕｎｎｅｌｉｎｇ ｄｉｓｔｕｒｂａｎｃｅ）を減らすことができる。
一部の場合において、全Ｐ＋ドーピング領域１１４をＳＡＢ層３００で覆うことができるので、Ｐ＋ドーピング領域１１４上にはシリサイドが形成されないということが理解される。
選択的に、コンフォーマルコンタクトエッチストップ層（ＣＥＳＬ：ｃｏｎｆｏｒｍａｌ ｃｏｎｔａｃｔ ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）３１２は、ＳＡＢ層３００上方に堆積されて選択ゲート（ＳＧ）１２、フローティングゲート（ＦＧ）１４、サリサイド層２１２、２１４及び２１６を覆うことができる。第１の実施形態によると、コンフォーマルなＣＥＳＬ３１２は、窒化シリコン層でよく、かつ、化学気相成長プロセスを用いることによって堆積され得る。
コンフォーマルなＣＥＳＬ３１２におけるケイ素対窒素の割合は、その電子トラップ機能を低下させるように（例えば、反応チャンバ内のＳｉＨ４／ＮＨ３の割合を調整することによって）調整され得る。特筆すべきことは、ＣＥＳＬ３１２は、ＳＡＢ層３００のため、フローティングゲート（ＦＧ）１４又はスペーサ１４２と直接接触しないということである。フローティングゲート（ＦＧ）１４をＳＡＢ層３００と共にＣＥＳＬ３１２から分離することによって、単一ポリＮＶＭのデータ保持特性は向上する。
層間誘電体（ＩＬＤ）層３２０は、ＣＥＳＬ３１２上に堆積され得る。ＩＬＤ層３２０は、ＣＥＳＬ３１２よりも厚く、かつ、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４との間の空間を完全に埋めるように堆積される。必要であれば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）プロセスを行ってＩＬＤ層３２０の上面を平坦化することができる。ソースラインコンタクト３２１及びビットラインコンタクト３２２が、ＩＬＤ層３２０に形成される。ソースライン（ＳＬ：ｓｏｕｒｃｅ ｌｉｎｅ）及びビットライン（ＢＬ：ｂｉｔ ｌｉｎｅ）は、第１金属層内で画定されてソースラインコンタクト３２１及びビットラインコンタクト３２２にそれぞれ
接続することができる。
図２を参照されたい。図２は、本発明の第２の実施形態に従った単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な断面図である。
図２に示すように、同様に、ユニットセル２は、選択トランジスタＳＴと、選択トランジスタＳＴに直列接続されるフローティングゲートトランジスタＦＴとを含む。本発明の第２の実施形態によると、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴは、Ｐ型シリコン基板などの半導体基板１００上に配置され得る。Ｎウェル（ＮＷ）１１０は、半導体基板１００に形成され得る。
選択トランジスタＳＴは、選択ゲート（ＳＧ）１２と、選択ゲート（ＳＧ）１２と半導体基板１００との間の選択ゲート酸化層１２０と、選択ゲート（ＳＧ）１２のいずれかの側壁上に設けられる側壁スペーサ１２２と、Ｎウェル（ＮＷ）１１０内のＰ＋ソースドーピング領域１１２と、Ｐ＋ソースドーピング領域１１２と合併されるＰ型低濃度ドープドレイン（ＰＬＤＤ）領域１１２ａと、Ｐ＋ソースドーピング領域１１２から離間されるＰ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ａとを含む。動作中、Ｐ型チャネルは、選択ゲート（ＳＧ）１２下部のＰＬＤＤ領域１１４ａとＰＬＤＤ領域１１２ａとの間に形成され得る。
フローティングゲートトランジスタＦＴは、フローティングゲート（ＦＧ）１４と、フローティングゲート（ＦＧ）１４と半導体基板１００との間のフローティングゲート酸化層１４０と、フローティングゲート（ＦＧ）１４のいずれかの側壁上の側壁スペーサ１４２と、Ｐ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４から離間されるＰ＋ドレインドーピング領域１１６とを含む。Ｐ＋ドーピング領域１１４は、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴによって共有される。第２の実施形態によると、選択ゲート（ＳＧ）１２及びフローティングゲート（ＦＧ）１４は、単一層ポリシリコンから作られ、これは、ロジックプロセスと完全な互換性がある。
本発明の第２の実施形態によると、ドレイン側延伸改質領域６０は、ユニットセル２のドレイン側において側壁スペーサ１４２直下に配置される。ドレイン側延伸改質領域６０は、Ｐ＋ドレインドーピング領域１１６に近接する。延伸改質領域６２は、側壁スペーサ１４２直下に配置される。延伸改質領域６２は、Ｐ＋ドーピング領域１１４に近接する。ＰＬＤＤ領域が、Ｐ＋ドレインドーピング領域１１６と合併されず、ＰＬＤＤ領域が、スペーサ１４２の下でＰ＋ドーピング領域１１４と合併されず、それにより、Ｐ＋ドーピング領域１１４とＰ＋ドレインドーピング領域１１６との間に非ＬＤＤ構成を形成する。
自己整列したシリサイド（サリサイド）層２１２は、Ｐ＋ソースドーピング領域１１２上に設けられる。サリサイド層２１２は、側壁スペーサ１２２の底部の縁部に延伸することができる。選択ゲート（ＳＧ）１２の反対側において、サリサイド層２１４は、Ｐ＋ドーピング領域１１４上に設けられる。サリサイド層２１４は、側壁スペーサ１２２の底部の縁部と連続するが、側壁スペーサ１４２の底部の縁部から所定の距離を保つ。つまり、サリサイド層２１２は、Ｐ＋ソースドーピング領域１１２の全表面領域を覆うことができる一方で、サリサイド層２１４は、Ｐ＋ドーピング領域１１４の表面領域を部分的にのみ覆うことができる。本発明の第２の実施形態によると、サリサイド層２１４は、スペーサ１４２の縁部から離間される。
同様に、フローティングゲート（ＦＧ）１４の反対側において、サリサイド層２１６は、Ｐ＋ドレインドーピング領域１１６上に設けられる。サリサイド層２１６は、スペーサ１４２の底部の縁部から所定の距離を保つ。本発明の第２の実施形態によると、サリサイド層２１０は、選択ゲート（ＳＧ）１２の上面上に設けられ得る。
特筆すべきことは、シリサイド層が、フローティングゲート（ＦＧ）１４の上面上には形成されないということである。サリサイドブロック（ＳＡＢ）層３００は、フローティングゲート（ＦＧ）１４を覆うように設けられ得る。第２の実施形態によると、ＳＡＢ層３００は、酸化ケイ素を含むことができるが、それに限らない。
本発明の第２の実施形態によると、ＳＡＢ層３００は、フローティングゲート（ＦＧ）１４の上面、スペーサ１４２の表面、Ｐ＋ドーピング領域１１４の表面の一部及びＰ＋ドレインドーピング領域１１６の一部を覆う。上述のサリサイド層２１４及び２１６は、ＳＡＢ層３００によって覆われていない領域１１４及び１１６の表面領域上のみに形成される。図５に図示するように、ＳＡＢ層３００は、選択ゲート１２の上面に延伸することができ、かつ、選択ゲート１２の上面を部分的に覆うことができる。
選択的に、コンフォーマルコンタクトエッチストップ層（ＣＥＳＬ）３１２は、ＳＡＢ層３００上方に堆積されて選択ゲート（ＳＧ）１２、フローティングゲート（ＦＧ）１４、サリサイド層２１２、２１４及び２１６を覆うことができる。第２の実施形態によると、コンフォーマルなＣＥＳＬ３１２は、窒化シリコン層でよく、かつ、化学気相成長プロセスを用いることによって堆積され得る。
コンフォーマルなＣＥＳＬ３１２におけるケイ素対窒素の割合は、その電子トラップ機能を低下させるように（例えば、反応チャンバ内のＳｉＨ４／ＮＨ３の割合を調整することによって）調整され得る。特筆すべきことは、ＣＥＳＬ３１２は、ＳＡＢ層３００のため、フローティングゲート（ＦＧ）１４又はスペーサ１４２と直接接触しないということである。フローティングゲート（ＦＧ）１４をＳＡＢ層３００と共にＣＥＳＬ３１２から分離することによって、単一ポリＮＶＭのデータ保持特性は向上する。
層間誘電体（ＩＬＤ）層３２０は、ＣＥＳＬ３１２上に堆積され得る。ＩＬＤ層３２０は、ＣＥＳＬ３１２よりも厚く、かつ、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４との間の空間を完全に埋めるように堆積される。必要であれば、化学機械研磨（ＣＭＰ）プロセスを行ってＩＬＤ層３２０の上面を平坦化することができる。ソースラインコンタクト３２１及びビットラインコンタクト３２２がＩＬＤ層３２０に形成される。ソースライン（ＳＬ）及びビットライン（ＢＬ）は、第１金属層内で画定されてソースラインコンタクト３２１及びビットラインコンタクト３２２にそれぞれ
接続することができる。
図３を参照されたい。図３は、本発明の第３の実施形態に従った単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な断面図である。
図３に示すように、同様に、ユニットセル３は、選択トランジスタＳＴと、選択トランジスタＳＴに直列接続されるフローティングゲートトランジスタＦＴとを含む。本発明の第３の実施形態によると、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴは、Ｐ型シリコン基板などの半導体基板１００上に配置され得る。Ｎウェル（ＮＷ）１１０は、半導体基板１００に形成され得る。
選択トランジスタＳＴは、選択ゲート（ＳＧ）１２と、選択ゲート（ＳＧ）１２と半導体基板１００との間の選択ゲート酸化層１２０と、選択ゲート（ＳＧ）１２のいずれかの側壁上に設けられる側壁スペーサ１２２と、Ｎウェル（ＮＷ）１１０内のＰ＋ソースドーピング領域１１２と、Ｐ＋ソースドーピング領域１１２と合併されるＰ型低濃度ドープドレイン（ＰＬＤＤ）領域１１２ａと、Ｐ＋ソースドーピング領域１１２から離間されるＰ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ａとを含む。動作中、Ｐ型チャネルは、選択ゲート（ＳＧ）１２下部のＰＬＤＤ領域１１４ａとＰＬＤＤ領域１１２ａとの間に形成され得る。
フローティングゲートトランジスタＦＴは、フローティングゲート（ＦＧ）１４と、フローティングゲート（ＦＧ）１４と半導体基板１００との間のフローティングゲート酸化層１４０と、フローティングゲート（ＦＧ）１４のいずれかの側壁上の側壁スペーサ１４２と、Ｐ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ｂと、Ｐ＋ドーピング領域１１４から離間されるＰ＋ドレインドーピング領域１１６とを含む。ドレイン側延伸改質領域６０は、ユニットセル３のドレイン側において側壁スペーサ１４２直下に配置される。ドレイン側延伸改質領域６０は、Ｐ＋ドレインドーピング領域１１６に近接する。本発明の第３の実施形態によると、ドレイン側延伸改質領域６０は、Ｐ＋ドレインドーピング領域１１６の導電性タイプとは異なる導電性タイプを有する。
本発明の第３の実施形態によると、Ｎ型低濃度ドープドレイン（ＮＬＤＤ）領域１１６ａは、ドレイン側延伸改質領域６０内に形成される。Ｎ型低濃度ドープドレイン（ＮＬＤＤ）領域１１６ａは、スペーサ１４２直下でＰ＋ドレインドーピング領域１１６と合併される。Ｐ＋ドーピング領域１１４は、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴによって共有される。第３の実施形態によると、選択ゲート（ＳＧ）１２及びフローティングゲート（ＦＧ）１４は、単一層ポリシリコンから作られ、これは、ロジックプロセスと完全な互換性がある。
自己整列したシリサイド（サリサイド）層２１２は、Ｐ＋ソースドーピング領域１１２上に設けられる。サリサイド層２１２は、側壁スペーサ１２２の底部の縁部に延伸することができる。選択ゲート（ＳＧ）１２の反対側において、サリサイド層２１４は、Ｐ＋ドーピング領域１１４上に設けられる。サリサイド層２１４は、側壁スペーサ１２２の底部の縁部と連続するが、側壁スペーサ１４２の底部の縁部から所定の距離を保つ。つまり、サリサイド層２１２は、Ｐ＋ソースドーピング領域１１２の全表面領域を覆うことができる一方で、サリサイド層２１４は、Ｐ＋ドーピング領域１１４の表面領域を部分的にのみ覆うことができる。本発明の第３の実施形態によると、サリサイド層２１４は、スペーサ１４２の縁部から離間される。
同様に、フローティングゲート（ＦＧ）１４の反対側において、サリサイド層２１６は、Ｐ＋ドレインドーピング領域１１６上に設けられる。サリサイド層２１６は、スペーサ１４２の底部の縁部から所定の距離を保つ。本発明の第３の実施形態によると、サリサイド層２１０は、選択ゲート（ＳＧ）１２の上面上に設けられ得る。
特筆すべきことは、シリサイド層が、フローティングゲート（ＦＧ）１４の上面上には形成されないということである。サリサイドブロック（ＳＡＢ）層３００は、フローティングゲート（ＦＧ）１４を覆うように設けられ得る。第３の実施形態によると、ＳＡＢ層３００は、酸化ケイ素を含むことができるが、それに限らない。
本発明の第３の実施形態によると、ＳＡＢ層３００は、フローティングゲート（ＦＧ）１４の上面、スペーサ１４２の表面、Ｐ＋ドーピング領域１１４の表面の一部及びＰ＋ドレインドーピング領域１１６の一部を覆う。図５に図示するように、ＳＡＢ層３００は、選択ゲート１２の上面に延伸することができ、かつ、選択ゲート１２の上面を部分的に覆うことができる。上述のサリサイド層２１４及び２１６は、ＳＡＢ層３００によって覆われていない領域１１４及び１１６の表面領域上のみに形成される。
選択的に、コンフォーマルコンタクトエッチストップ層（ＣＥＳＬ）３１２は、ＳＡＢ層３００上方に堆積されて選択ゲート（ＳＧ）１２、フローティングゲート（ＦＧ）１４、サリサイド層２１２、２１４及び２１６を覆うことができる。第３の実施形態によると、コンフォーマルなＣＥＳＬ３１２は、窒化シリコン層でよく、かつ、化学気相成長プロセスを用いることによって堆積され得る。
コンフォーマルなＣＥＳＬ３１２におけるケイ素対窒素の割合は、その電子トラップ機能を低下させるように（例えば、反応チャンバ内のＳｉＨ４／ＮＨ３の割合を調整することによって）調整され得る。特筆すべきことは、ＣＥＳＬ３１２は、ＳＡＢ層３００のため、フローティングゲート（ＦＧ）１４又はスペーサ１４２と直接接触しないということである。フローティングゲート（ＦＧ）１４をＳＡＢ層３００と共にＣＥＳＬ３１２から分離することによって、単一ポリＮＶＭのデータ保持特性は向上する。
層間誘電体（ＩＬＤ）層３２０は、ＣＥＳＬ３１２上に堆積され得る。ＩＬＤ層３２０は、ＣＥＳＬ３１２よりも厚く、かつ、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４との間の空間を完全に埋めるように堆積される。必要であれば、化学機械研磨（ＣＭＰ）プロセスを行ってＩＬＤ層３２０の上面を平坦化することができる。ソースラインコンタクト３２１及びビットラインコンタクト３２２がＩＬＤ層３２０に形成される。ソースライン（ＳＬ）及びビットライン（ＢＬ）は、第３金属層内で画定されてソースラインコンタクト３２１及びビットラインコンタクト３２２にそれぞれ
接続することができる。
図４を参照されたい。図４は、本発明の第４の実施形態に従った単一ポリ不揮発性メモリデバイスのユニットセルを示す概略的な断面図である。
図４に示すように、同様に、ユニットセル４は、選択トランジスタＳＴと、選択トランジスタＳＴに直列接続されるフローティングゲートトランジスタＦＴとを含む。本発明の第４の実施形態によると、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴは、Ｐ型シリコン基板などの半導体基板１００上に配置され得る。Ｎウェル（ＮＷ）１１０は、半導体基板１００に形成され得る。
選択トランジスタＳＴは、選択ゲート（ＳＧ）１２と、選択ゲート（ＳＧ）１２と半導体基板１００との間の選択ゲート酸化層１２０と、選択ゲート（ＳＧ）１２のいずれかの側壁上に設けられる側壁スペーサ１２２と、Ｎウェル（ＮＷ）１１０内のＰ＋ソースドーピング領域１１２と、Ｐ＋ソースドーピング領域１１２と合併されるＰ型低濃度ドープドレイン（ＰＬＤＤ）領域１１２ａと、Ｐ＋ソースドーピング領域１１２から離間されるＰ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ａとを含む。動作中、Ｐ型チャネルは、選択ゲート（ＳＧ）１２下部のＰＬＤＤ領域１１４ａとＰＬＤＤ領域１１２ａとの間に形成され得る。
フローティングゲートトランジスタＦＴは、フローティングゲート（ＦＧ）１４と、フローティングゲート（ＦＧ）１４と半導体基板１００との間のフローティングゲート酸化層１４０と、フローティングゲート（ＦＧ）１４のいずれかの側壁上の側壁スペーサ１４２と、Ｐ＋ドーピング領域１１４と、Ｐ＋ドーピング領域１１４と合併されるＰＬＤＤ領域１１４ｂと、Ｐ＋ドーピング領域１１４から離間されるＰ＋ドレインドーピング領域１１６とを含む。ドレイン側延伸改質領域６０は、ユニットセル４のドレイン側において側壁スペーサ１４２直下に配置される。ドレイン側延伸改質領域６０は、Ｐ＋ドレインドーピング領域１１６に近接する。
Ｐ−ＬＤＤ領域１１６ｂは、ドレイン側延伸改質領域６０内に形成される。Ｐ−ＬＤＤ領域１１６ｂは、スペーサ１４２直下でＰ＋ドレインドーピング領域１１６と合併される。Ｐ−ＬＤＤ領域１１６ｂは、ＰＬＤＤ領域１１４ｂ及びＰ＋ドレインドーピング領域１１６のドーピング濃度よりも低いドーピング濃度を有する。Ｐ＋ドーピング領域１１４は、選択トランジスタＳＴ及びフローティングゲートトランジスタＦＴによって共有される。第４の実施形態によると、選択ゲート（ＳＧ）１２及びフローティングゲート（ＦＧ）１４は、単一層ポリシリコンから作られ、これは、ロジックプロセスと完全な互換性がある。
自己整列したシリサイド（サリサイド）層２１２は、Ｐ＋ソースドーピング領域１１２上に設けられる。サリサイド層２１２は、側壁スペーサ１２２の底部の縁部に延伸することができる。選択ゲート（ＳＧ）１２の反対側において、サリサイド層２１４は、Ｐ＋ドーピング領域１１４上に設けられる。サリサイド層２１４は、側壁スペーサ１２２の底部の縁部と連続するが、側壁スペーサ１４２の底部の縁部から所定の距離を保つ。つまり、サリサイド層２１２は、Ｐ＋ソースドーピング領域１１２の全表面領域を覆うことができる一方で、サリサイド層２１４は、Ｐ＋ドーピング領域１１４の表面領域を部分的にのみ覆うことができる。本発明の第４の実施形態によると、サリサイド層２１４は、スペーサ１４２の縁部から離間される。
同様に、フローティングゲート（ＦＧ）１４の反対側において、サリサイド層２１６は、Ｐ＋ドレインドーピング領域１１６上に設けられる。サリサイド層２１６は、スペーサ１４２の底部の縁部から所定の距離を保つ。本発明の第４の実施形態によると、サリサイド層２１０は、選択ゲート（ＳＧ）１２の上面上に設けられ得る。
特筆すべきことは、シリサイド層が、フローティングゲート（ＦＧ）１４の上面上には形成されないということである。サリサイドブロック（ＳＡＢ）層３００は、フローティングゲート（ＦＧ）１４を覆うように設けられ得る。第４の実施形態によると、ＳＡＢ層３００は、酸化ケイ素を含むことができるが、それに限らない。
本発明の第４の実施形態によると、ＳＡＢ層３００は、フローティングゲート（ＦＧ）１４の上面、スペーサ１４２の表面、Ｐ＋ドーピング領域１１４の表面の一部及びＰ＋ドレインドーピング領域１１６の一部を覆う。図５に図示するように、ＳＡＢ層３００は、選択ゲート１２の上面に延伸することができ、かつ、選択ゲート１２の上面を部分的に覆うことができる。上述のサリサイド層２１４及び２１６は、ＳＡＢ層３００によって覆われていない領域１１４及び１１６の表面領域上のみに形成される。
選択的に、コンフォーマルコンタクトエッチストップ層（ＣＥＳＬ）３１２は、ＳＡＢ層３００上方に堆積されて選択ゲート（ＳＧ）１２、フローティングゲート（ＦＧ）１４、サリサイド層２１２、２１４及び２１６を覆うことができる。第４の実施形態によると、コンフォーマルなＣＥＳＬ３１２は、窒化シリコン層でよく、かつ、化学気相成長プロセスを用いることによって堆積され得る。
コンフォーマルなＣＥＳＬ３１２におけるケイ素対窒素の割合は、その電子トラップ機能を低下させるように（例えば、反応チャンバ内のＳｉＨ４／ＮＨ３の割合を調整することによって）調整され得る。特筆すべきことは、ＣＥＳＬ３１２は、ＳＡＢ層３００のため、フローティングゲート（ＦＧ）１４又はスペーサ１４２と直接接触しないということである。フローティングゲート（ＦＧ）１４をＳＡＢ層３００と共にＣＥＳＬ３１２から分離することによって、単一ポリＮＶＭのデータ保持特性は向上する。
層間誘電体（ＩＬＤ）層３２０は、ＣＥＳＬ３１２上に堆積され得る。ＩＬＤ層３２０は、ＣＥＳＬ３１２よりも厚く、かつ、選択ゲート（ＳＧ）１２とフローティングゲート（ＦＧ）１４との間の空間を完全に埋めるように堆積される。必要であれば、化学機械研磨（ＣＭＰ）プロセスを行ってＩＬＤ層３２０の上面を平坦化することができる。ソースラインコンタクト３２１及びビットラインコンタクト３２２がＩＬＤ層３２０に形成される。ソースライン（ＳＬ）及びビットライン（ＢＬ）は、第４金属層内で画定されてソースラインコンタクト３２１及びビットラインコンタクト３２２にそれぞれ
接続することができる。
上記の実施形態におけるＰＬＤＤ領域１１４ｂはまた、ＮＬＤＤ領域又はＰ−ＬＤＤ領域と入れ替えることができるか、あるいは、省略さえできる。
当業者であれば、本発明の教示を維持しながら、装置及び方法の多くの変更及び代替が行われ得ることを容易に気付くだろう。従って、上記の開示は、添付した請求項の境界及び範囲（ｍｅｔｅｓ ａｎｄ ｂｏｕｎｄｓ）によってのみ限定されるものとして理解されるべきである。
１ ユニットセル
２ ユニットセル
３ ユニットセル
４ ユニットセル
１２ 選択ゲート（ＳＧ）
１４ フローティングゲート（ＦＧ）
６０ ドレイン側延伸改質領域
６２ 延伸改質領域
１００ 半導体基板
１１０ Ｎウェル（ＮＷ）
１１２ Ｐ＋ソースドーピング領域
１１２ａ Ｐ型低濃度ドープドレイン（ＰＬＤＤ）領域
１１４ Ｐ＋ドーピング領域
１１４ａ ＰＬＤＤ領域
１１４ｂ ＰＬＤＤ領域
１１６ Ｐ＋ドレインドーピング領域
１１６ａ Ｎ型低濃度ドープドレイン（ＮＬＤＤ）領域
１１６ｂ Ｐ−ＬＤＤ領域
１２０ 選択ゲート酸化層
１２２ 側壁スペーサ
１４０ フローティングゲート酸化層
１４２ 側壁スペーサ
２１０ サリサイド層
２１２ シリサイド層又はサリサイド層
２１４ シリサイド層又はサリサイド層
２１６ サリサイド層
３００ サリサイドブロック（ＳＡＢ）層
３１２ コンフォーマルコンタクトエッチストップ層（ＣＥＳＬ）
３２０ 層間誘電体（ＩＬＤ）層
３２１ ソースラインコンタクト
３２２ ビットラインコンタクト
ＢＬ ビットライン
ＦＴ フローティングゲートトランジスタ
ＮＬＤＤ Ｎ型低濃度ドープドレイン
ＮＷ Ｎウェル
ＳＧ 選択ゲート
ＳＬ ソースライン
ＳＴ 選択トランジスタ

Claims (17)

  1. 単一ポリ不揮発性メモリ（ＮＶＭ）セルであって、
    半導体基板と、
    前記半導体基板内のイオンウェルと、
    前記イオンウェル上の選択トランジスタであり、前記選択トランジスタは、選択ゲートと、前記選択ゲートと前記半導体基板との間の選択ゲート酸化層と、前記イオンウェル内のソースドーピング領域と、前記ソースドーピング領域と合併される第１低濃度ドープドレイン（ＬＤＤ）領域と、前記ソースドーピング領域から離間される共有ドーピング領域と、前記共有ドーピング領域と合併される第２ＬＤＤ領域とを備える、選択トランジスタと、
    前記選択トランジスタに直列接続されるフローティングゲートトランジスタであり、前記フローティングゲートトランジスタは、フローティングゲートと、前記フローティングゲートと前記半導体基板との間のフローティングゲート酸化層と、前記共有ドーピング領域と、前記共有ドーピング領域と合併される第３ＬＤＤ領域と、前記共有ドーピング領域から離間されるドレインドーピング領域とを備える、フローティングゲートトランジスタと、
    スペーサの下で、かつ、前記ドレインドーピング領域に近接するドレイン側延伸改質領域と、
    前記ソースドーピング領域上の第１サリサイド層と、
    前記フローティングゲートを覆い、かつ、前記フローティングゲートと直接接触しているシリサイドブロック（ＳＡＢ）層と、
    を含む、
    単一ポリＮＶＭセル。
  2. 前記ドレイン側延伸改質領域のドーピング濃度は、前記イオンウェルのドーピング濃度と同じである、請求項１に記載の単一ポリＮＶＭセル。
  3. 前記ドレイン側延伸改質領域は、前記ドレインドーピング領域の導電性タイプとは異なる導電性タイプを有する、請求項１に記載の単一ポリＮＶＭセル。
  4. 前記ドレイン側延伸改質領域のドーピング濃度は、前記ドレインドーピング領域のドーピング濃度よりも低い、請求項１に記載の単一ポリＮＶＭセル。
  5. 前記ＳＡＢ層上にコンタクトエッチストップ層を更に含み、前記フローティングゲートは、前記ＳＡＢ層によって前記コンタクトエッチストップ層から分離される、請求項１に記載の単一ポリＮＶＭセル。
  6. 前記コンタクトエッチストップ層上に層間誘電体（ＩＬＤ）層を更に含む、請求項５に記載の単一ポリＮＶＭセル。
  7. 前記選択ゲートの各側壁上に設けられる第１側壁スペーサと、前記フローティングゲートの各側壁上に設けられる第２側壁スペーサとを更に含む、請求項１に記載の単一ポリＮＶＭセル。
  8. 前記第１サリサイド層は、前記第１側壁スペーサの底部の縁部に延伸する、請求項７に記載の単一ポリＮＶＭセル。
  9. 前記共有ドーピング領域上に第２サリサイド層を更に含み、前記第２サリサイド層は、前記第１側壁スペーサの底部の縁部と連続するが、前記第２側壁スペーサの底部の縁部から所定の距離を保つ、請求項８に記載の単一ポリＮＶＭセル。
  10. 前記ドレインドーピング領域上に第３サリサイド層を更に含み、前記第３サリサイド層は、前記第２側壁スペーサの底部の縁部から所定の距離を保つ、請求項９に記載の単一ポリＮＶＭセル。
  11. 前記選択ゲートの上面上に第４サリサイド層を更に含む、請求項１０に記載の単一ポリＮＶＭセル。
  12. シリサイド層が、前記フローティングゲートの上面上に形成されない、請求項１に記載の単一ポリＮＶＭセル。
  13. 前記ＳＡＢ層は、酸化ケイ素を含む、請求項１に記載の単一ポリＮＶＭセル。
  14. 前記ＳＡＢ層は、前記フローティングゲートの上面、前記第２側壁スペーサの表面、前記共有ドーピング領域の一部のみ及び前記ドレインドーピング領域の一部のみを覆い、かつ、それらと直接接触している、請求項７に記載の単一ポリＮＶＭセル。
  15. 前記選択トランジスタ及び前記フローティングゲートトランジスタは、両方ともＰＭＯＳトランジスタである、請求項１に記載の単一ポリＮＶＭセル。
  16. 前記イオンウェルは、Ｎウェルであり、前記ソースドーピング領域、前記共有ドーピング領域及び前記ドレインドーピング領域は、Ｐ＋ドーピング領域である、請求項１５に記載の単一ポリＮＶＭセル。
  17. 前記第１ＬＤＤ領域、前記第２ＬＤＤ領域及び前記第３ＬＤＤ領域は、ＰＬＤＤ領域である、請求項１６に記載の単一ポリＮＶＭセル。
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