TW201526249A - 半導體裝置 - Google Patents

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TW201526249A
TW201526249A TW103142908A TW103142908A TW201526249A TW 201526249 A TW201526249 A TW 201526249A TW 103142908 A TW103142908 A TW 103142908A TW 103142908 A TW103142908 A TW 103142908A TW 201526249 A TW201526249 A TW 201526249A
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山越英明
岡田大介
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瑞薩電子股份有限公司
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Abstract

本發明之目的係提高半導體裝置之性能。 本發明之半導體裝置包含快閃記憶體之記憶體胞MC1；該記憶體胞MC1具有：資料寫入及抹除用電容元件CWE，其係將浮動閘極電極FG之一部分設為閘極電極；及資料讀出用MISFETQR，其係將該浮動閘極電極FG之另一部分設為閘極電極。資料寫入及抹除用電容元件CWE之p型半導體區域11及n型半導體區域12之導電型，係彼此相反之導電型。此外，資料寫入及抹除用電容元件CWE之浮動閘極電極FG之閘極長度方向之長度LNwe，小於資料讀出用MISFETQR之浮動閘極電極FG之閘極長度方向之長度LNr。

Description

半導體裝置
本發明係關於半導體裝置，例如可適合利用於具有形成於半導體基板之半導體元件之半導體裝置者。
半導體裝置中，存在於半導體裝置內部具有非揮發性記憶體者，該非揮發性記憶體用於記憶例如恢復時或LCD(Liquid Crystal Display：液晶顯示器)圖像調整等修整時所使用之資訊，或如半導體裝置之製造序號等相對較小容量之資訊。此外，作為此種非揮發性記憶體之一例，存在由多晶矽等之導電體膜構成之非揮發性記憶體。
於日本特開2007-110073號公報(專利文獻1)中，揭示有此種由多晶矽等之導電體膜構成之非揮發性記憶體。專利文獻1所揭示之非揮發性記憶體中，於半導體基板之主表面上，介隔閘極絕緣膜形成有包含多晶矽等之導電體膜之浮動閘極電極。此外，專利文獻1所揭示之非揮發性記憶體中，於該浮動閘極電極與形成於半導體基板之主表面之複數個活性區域分別重疊之位置，配置有資料寫入及抹除用之電容部、資料讀出用之電晶體、以及電容部。進而，專利文獻1所揭示之非揮發性記憶體中，於資料寫入及抹除用之電容部，利用FN(Fowler-Nordheim：福勒-諾德海姆)穿隧電流進行資料重寫。
再者，日本特開2011-9454號公報(專利文獻2)中，揭示有此種由多晶矽等之導電體膜構成之非揮發性記憶體。專利文獻2所揭示之非 揮發性記憶體中，於半導體基板之主表面上，介隔閘極絕緣膜形成有包含多晶矽等之導電體膜之浮動閘極電極。此外，專利文獻2所揭示之非揮發性記憶體中，形成有具有該浮動閘極電極與半導體區域之電荷累積部。
進而，非專利文獻1中，揭示有一種MTP(Multiple Time Programmable：多次可程式)非揮發性記憶體。非專利文獻1所揭示之非揮發性記憶體中，於半導體基板之主表面上，介隔閘極絕緣膜形成有包含多晶矽等之導電體膜之浮動閘極電極。此外，非專利文獻1所揭示之非揮發性記憶體中，於該浮動閘極電極與形成於半導體基板之主表面之2個活性區域分別重疊之位置，配置有控制閘極電容元件與通道閘極電容元件。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2007-110073號公報
[專利文獻2]日本特開2011-9454號公報
[非專利文獻]
[非專利文獻1]IEEE Trans. Electron Devices, Vol. 60, pp. 1892-1897, 2013.
具備使用此種包含多晶矽等之導電體膜之浮動閘極電極的非揮發性記憶體之半導體裝置中，可將浮動閘極電極與場效電晶體(Field Effect Transistor；FET)之一種即MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效電晶體)之閘極電極於同一步驟形成。因此，半導體裝置之製造步驟較為簡單，且可提高半導體裝置之製造成品率，而提高半導體裝置之可靠 性。
然而，具備使用此種包含多晶矽等之導電體膜之浮動閘極電極的非揮發性記憶體之半導體裝置中，一個記憶體胞之面積相對較大。因此，無法容易地增加非揮發性記憶體之容量，而無法提高半導體裝置之性能。
其他問題與新穎之特徵可自本說明書之記述及隨附圖式明瞭。
根據一實施形態，半導體裝置具備非揮發性記憶體之記憶體胞；該記憶體胞具有：資料寫入及抹除用元件，其係將浮動閘極電極之一部分設為閘極電極；及資料讀出用場效電晶體，其係將該浮動閘極電極之其他部分設為閘極電極。資料寫入及抹除用元件之一對半導體區域之導電型係互為相反之導電型。此外，資料寫入及抹除用元件中浮動閘極電極之閘極長度方向之長度小於資料讀出用場效電晶體中浮動閘極電極之閘極長度方向之長度。
根據一實施形態，可提高半導體裝置之性能。
1S‧‧‧基板(半導體基板)
4a‧‧‧p+型半導體區域
5a‧‧‧矽化物層
6‧‧‧絕緣膜
6a‧‧‧絕緣膜
6b‧‧‧絕緣膜
7a‧‧‧導體部
7b‧‧‧導體部
7c‧‧‧導體部
7d‧‧‧導體部
7e‧‧‧導體部
7f‧‧‧導體部
7g‧‧‧導體部
8a‧‧‧n+型半導體區域
10a‧‧‧電容絕緣膜
10b‧‧‧閘極絕緣膜
10c‧‧‧閘極絕緣膜
10d‧‧‧電容絕緣膜
11‧‧‧p型半導體區域
11a‧‧‧p-型半導體區域
11b‧‧‧p+型半導體區域
12‧‧‧n型半導體區域
12a‧‧‧n-型半導體區域
12b‧‧‧n+型半導體區域
13‧‧‧n型半導體區域
13a‧‧‧n-型半導體區域
13b‧‧‧n+型半導體區域
13c‧‧‧n型半導體區域
13d‧‧‧n型半導體區域
13e‧‧‧n型半導體區域
14‧‧‧覆蓋絕緣膜
20‧‧‧導體膜
21‧‧‧p型半導體區域
21a‧‧‧p-型半導體區域
21b‧‧‧p+型半導體區域
107g‧‧‧導體部
110d‧‧‧電容絕緣膜
131‧‧‧p型半導體區域
131a‧‧‧p-型半導體區域
131b‧‧‧p+型半導體區域
132‧‧‧n型半導體區域
132a‧‧‧n-型半導體區域
132b‧‧‧n+型半導體區域
ARmc1‧‧‧區域
ARmc2‧‧‧區域
ARmc100‧‧‧區域
ARr‧‧‧區域
ARs‧‧‧區域
ARwe‧‧‧區域
AW11‧‧‧箭頭
AW12‧‧‧箭頭
AW13‧‧‧箭頭
AW14‧‧‧箭頭
AW15‧‧‧箭頭
AW16‧‧‧箭頭
AW17‧‧‧箭頭
AW21‧‧‧箭頭
AW22‧‧‧箭頭
AW23‧‧‧箭頭
AW24‧‧‧箭頭
AW25‧‧‧箭頭
AW31‧‧‧箭頭
AW32‧‧‧箭頭
AW33‧‧‧箭頭
AW34‧‧‧箭頭
AW35‧‧‧箭頭
AW36‧‧‧箭頭
AW37‧‧‧箭頭
C‧‧‧電容元件
C100‧‧‧電容元件
CA‧‧‧輔助電容元件
CG0‧‧‧控制閘極配線
CG1‧‧‧控制閘極配線
CG2‧‧‧控制閘極配線
CG100‧‧‧控制閘極配線
CHa‧‧‧區域
CT‧‧‧接觸孔
CWE‧‧‧電容元件
DL‧‧‧耗盡層
DNW‧‧‧n型埋入井
FG‧‧‧浮動閘極電極
FGC1‧‧‧電容電極
FGC2‧‧‧電容電極
FGC100‧‧‧電容電極
FGR‧‧‧閘極電極
FGS‧‧‧閘極電極
GS‧‧‧選擇線
HNW‧‧‧n型井
HNW1‧‧‧n型井
HNW2‧‧‧n型井
HNW103‧‧‧n型井
HPW‧‧‧p型井
HPW1‧‧‧p型井
HPW2‧‧‧p型井
HPW103‧‧‧p型井
IF11‧‧‧界面
IF12‧‧‧界面
IF21‧‧‧界面
IF22‧‧‧界面
IF23‧‧‧界面
IF31‧‧‧界面
IF32‧‧‧界面
IF33‧‧‧界面
IPN1‧‧‧區域
IPN2‧‧‧區域
IPP1‧‧‧區域
IPP2‧‧‧區域
IPP3‧‧‧區域
L1‧‧‧活性區域
L2‧‧‧活性區域
L3‧‧‧活性區域
L4‧‧‧活性區域
L5‧‧‧活性區域
L105‧‧‧活性區域
LNa‧‧‧長度
LNr‧‧‧長度
LNs‧‧‧長度
LNwe‧‧‧長度
MC1‧‧‧記憶體胞
MC2‧‧‧記憶體胞
MC100‧‧‧記憶體胞
MR1‧‧‧記憶體胞陣列
MR2‧‧‧記憶體胞陣列
MR100‧‧‧記憶體胞陣列
QR‧‧‧資料讀出用MISFET
QS‧‧‧選擇MISFET
RBL‧‧‧位元線
SL‧‧‧源極線
SW‧‧‧側壁
TI‧‧‧分離部
Vcc‧‧‧電源電壓
WBL‧‧‧位元線
WDa‧‧‧寬度
WDr‧‧‧寬度
WDwe‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向
圖1係實施形態1之半導體裝置之快閃記憶體之主要部分電路圖。
圖2係實施形態1之半導體裝置之記憶體胞之平面圖。
圖3係實施形態1之半導體裝置之記憶體胞之剖面圖。
圖4係顯示實施形態1之快閃記憶體之資料寫入動作中對記憶體胞各部之施加電壓之一例的剖面圖。
圖5係顯示實施形態1之快閃記憶體之資料抹除動作中對記憶體胞各部之施加電壓之一例的剖面圖。
圖6係顯示實施形態1之快閃記憶體之資料讀出動作中對記憶體 胞各部之施加電壓之一例的剖面圖。
圖7係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖8係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖9係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖10係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖11係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖12係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖13係比較例1之半導體裝置之快閃記憶體之主要部分電路圖。
圖14係比較例1之半導體裝置之記憶體胞之平面圖。
圖15係比較例1之半導體裝置之記憶體胞之剖面圖。
圖16係實施形態2之半導體裝置之快閃記憶體之主要部分電路圖。
圖17係實施形態2之半導體裝置之記憶體胞之平面圖。
圖18係實施形態2之半導體裝置之記憶體胞之剖面圖。
圖19係顯示實施形態2之快閃記憶體之資料寫入動作中對記憶體胞各部之施加電壓之一例的剖面圖。
圖20係顯示改變輔助電容元件之電容值相對於資料讀出用MISFET之電容值之比時之耦合比的圖表。
圖21係顯示實施形態2之快閃記憶體之資料抹除動作中對記憶體胞各部之施加電壓之一例的剖面圖。
圖22係顯示實施形態2之快閃記憶體之資料讀出動作中對記憶體胞各部之施加電壓之一例的剖面圖。
在以下之實施形態中，為方便起見在必要時分割成複數個部分或實施形態進行說明，但除特別明示之情形，此等並非相互無關係者，而存在一者為另一者之一部分或全部之變化例、細節、補充說明等之關係。
又，在以下之實施形態中，言及要件之數量等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明確限定於特定數量之情形等，並非限定於該特定之數量，而可為特定之數量以上或以下。
又，在以下之實施形態中，其構成要件(亦包含要件步驟等)，除特別明示之情形及認為原理上明確為必須之情形等，當然並非一定為必須。同樣，在以下之實施形態中，言及構成要件等之形狀、位置關係等時，除特別明示之情形及認為原理上明確並非如此之情形等，包含實質上與該形狀等近似或類似者等。此情況對於上述數值及範圍亦相同。
以下，基於圖式詳細說明代表性之實施形態。另，在用於說明實施形態之全圖中，於具有相同功能之構件標註相同之符號，並省略其重複之說明。而且，以下實施形態中，除特別有必要時以外，原則上不重複同一或相同部分之說明。
進而，在實施形態所使用之圖式中，亦存在即使係剖面圖但為容易觀察圖式而省略陰影線之情形。又，亦存在即使係平面圖但為容易觀察圖式而標註陰影線之情形。
(實施形態1)首先，對本實施形態1之半導體裝置進行說明。本實施形態1之半導體裝置係於同一半導體晶片形成有主電路、及作為 記憶與此主電路有關之相對較小容量之所需資訊之非揮發性記憶體的快閃記憶體者。
作為上述主電路，可例舉如DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)或SRAM(Static Random Access Memory：靜態隨機存取記憶體)等之記憶體電路、如CPU(Central Processing Unit：中央處理器)或MPU(Micro Processing Unit：微處理器)等之邏輯電路、或該等記憶體電路及邏輯電路之混合電路等。或者，作為上述主電路，可例舉LCD(Liquid Crystal Device：液晶顯示器)驅動電路等。此外，作為上述所需資料，可例舉半導體晶片內之修整時所使用之元件之配置位址資訊、記憶體電路或LCD驅動器電路之恢復時所使用之記憶體胞或LCD元件之配置位址資訊、LCD圖像調整時所使用之調整電壓之修整分接頭資訊、或半導體裝置之製造序號等。
<半導體裝置之電路構成>首先，對本實施形態1之半導體裝置之電路構成進行說明。圖1係實施形態1之半導體裝置之快閃記憶體之主要部分電路圖。另，將圖1所示之平面內相互交叉、較佳為正交之兩個方向設為X軸方向及Y軸方向。
本實施形態1之半導體裝置之快閃記憶體具有記憶體胞陣列MR1。記憶體胞陣列MR1中，於Y軸方向上各自延伸之複數條資料寫入及抹除用之位元線WBL係沿著與Y軸方向交叉、較佳為正交之X軸方向排列。此外，記憶體胞陣列MR1中，於Y軸方向上各自延伸之複數條資料讀出用之位元線RBL係沿著X軸方向排列。另一方面，記憶體胞陣列MR1中，沿X軸方向各自延伸，且分別對位元線WBL及RBL交叉之複數條控制閘極配線CG1與控制閘極配線CG0係沿著Y軸方向排列。又，記憶體胞陣列MR1中，沿X軸方向各自延伸，且分別對位元線WBL及RBL交叉之複數條選擇線GS係沿著Y軸方向排列。
另，複數條控制閘極配線CG1各者兼用作源極線SL。又，複數條控制閘極配線CG0各者兼用作利用後述之圖2及圖3所說明之p型井HPW2。此外，將該等控制閘極配線CG1及CG0亦簡稱為字元線。
再者，雖省略圖示，但各資料寫入及抹除用之位元線WBL係電性連接於配置於形成有記憶體胞陣列MR1之區域之外部區域即周邊電路區域之資料輸入用之反相器電路。此外，各資料讀出用之位元線RBL係電性連接於配置於上述周邊電路區域之感測放大器電路。
於如此之位元線WBL、RBL與控制閘極配線CG1、選擇線GS之交點附近，電性連接有1位元量的記憶體胞MC1。圖1中例示有由1個記憶體胞MC1構成1位元之情形。
記憶體胞MC1具有：資料寫入及抹除用電容元件CWE、資料讀出用MISFETQR、及選擇MISFETQS。另，如上所述，MISFET係FET之一種。此外，選擇MISFETQS係選擇記憶體胞MC1之選擇用MISFET。
資料寫入及抹除用電容元件CWE之一電極係電性連接於資料寫入及抹除用之位元線WBL。又，資料寫入及抹除用電容元件CWE之另一電極係利用後述之圖2及圖3所說明之浮動閘極電極FG之一部分，資料讀出用MISFETQR之閘極電極係浮動閘極電極FG之另一部分。因此，資料寫入及抹除用電容元件CWE之另一電極係電性連接於資料讀出用MISFETQR之閘極電極。另一方面，資料讀出用MISFETQR之汲極係經由選擇MISFETQS而電性連接於資料讀出用之位元線RBL；資料讀出用MISFETQR之源極係電性連接於兼用作源極線SL之控制閘極配線CG1。選擇MISFETQS之閘極電極係電性連接於選擇線GS。
<記憶體胞之構成>接著，對本實施形態1之半導體裝置之快閃記憶體之記憶體胞之構成進行說明。圖2係實施形態1之半導體裝置 之記憶體胞之平面圖。圖3係實施形態1之半導體裝置之記憶體胞之剖面圖。圖2及圖3顯示1位元量的記憶體胞。圖3係沿著圖2之A-A線之剖面圖。
另，將圖2所示之平面內相互交叉、較佳為正交之兩個方向設為X軸方向及Y軸方向。且，圖2中雖顯示去除導體部7a~7f、絕緣膜6、覆蓋絕緣膜14、矽化物層5a、側壁SW及分離部TI而透視之狀態，但僅顯示覆蓋絕緣膜14之外周。進而，圖2中，為容易觀察圖式，對一部分標註有陰影線。
如上所述，本實施形態1之半導體裝置之快閃記憶體之記憶體胞MC1具有：浮動閘極電極FG、資料寫入及抹除用電容元件CWE、及資料讀出用MISFETQR。
構成半導體裝置之半導體基板(以下，簡稱為基板)1S包含具有例如p型導電型之矽(Si)單晶。於該基板1S，自基板1S之主表面直至一定深度，形成有與p型為相反導電型即n型之埋入井DNW。即，於基板1S之主表面形成有n型埋入井DNW。
於該基板1S之主表面配置有分離部TI。該分離部TI係劃分活性區域L1、L2、L3及L4之部分。分離部TI設為例如藉由對在基板1S之主表面挖出之淺槽內埋入包含氧化矽(SiO2)等之絕緣膜而形成之被稱為所謂SGI(Shallow Groove Isolation：淺溝槽隔離層)或STI(Shallow Trench Isolation：淺溝隔離層)之槽形分離部。
於n型埋入井DNW中形成有p型之井HPW1、HPW2、及n型之井HNW。p型之井HPW1及HPW2係以藉由n型埋入井DNW及n型井HNW彼此電性分離之狀態，以內包於n型埋入井DNW之方式配置。此外，p型井HPW2係以順沿p型井HPW1之方式配置。
於p型之井HPW1及HPW2中含有例如如硼(B)等之p型雜質。於p型井HPW2之上層之一部分，形成有作為上述活性區域L3之p+型半導 體區域4a。於p+型半導體區域4a中含有與p型井HPW2相同之雜質，p+型半導體區域4a之雜質濃度設定為相較於p型井HPW2之雜質濃度更高。該p+型半導體區域4a係電性連接於形成於基板1S之主表面上之絕緣膜6之接觸孔CT內的導體部7a。亦可於與該導體部7a相鄰之p+型半導體區域4a之表層之一部分，形成例如如矽化鈷(CoSix)等之矽化物層5a。
於n型井HNW中含有例如如磷(P)或砷(As)等之n型雜質。於該n型井HNW之上層之一部分，形成有n+型半導體區域8a。於n+型半導體區域8a含有與n型井HNW相同之雜質，n+型半導體區域8a之雜質濃度設定為相較於n型井HNW之雜質濃度更高。
如此之n+型半導體區域8a係電性連接於形成於絕緣膜6之接觸孔CT內之導體部7b。亦可於與該導體部7b相鄰之n+型半導體區域8a之表層之一部分形成矽化物層5a。
圖2及圖3中顯示n型井HNW與p型之井HPW1及HPW2相接觸之例。但是，n型井HNW可與p型之井HPW1或HPW2分離，以免與p型之井HPW1及HPW2接觸。即，亦可使n型埋入井DNW之一部分介存於n型井HNW與p型之井HPW1或HPW2之間。
浮動閘極電極FG係累積有助於資訊之記憶之電荷之部分。浮動閘極電極FG包含例如如低電阻之多晶矽等之導電體膜，且係以電性浮動狀態、即與其他導體絕緣之狀態形成。此外，如圖2所示，浮動閘極電極FG係以與p型之井HPW1及HPW2平面重疊之方式，以沿著Y軸方向延伸之狀態形成。另，記憶體胞MC1亦以與p型之井HPW1及HPW2平面重疊之方式配置。
於浮動閘極電極FG與p型井HPW1之活性區域L1平面重疊之位置，配置有資料寫入及抹除用電容元件CWE。資料寫入及抹除用電容元件CWE具有電容電極FGC1、電容絕緣膜10a、p型半導體區域 11、n型半導體區域12、及p型井HPW1。
電容電極FGC1係由浮動閘極電極FG之一部分形成。換言之，電容電極FGC1係浮動閘極電極FG中，形成於浮動閘極電極FG與p型井HPW1之活性區域L1平面重疊之位置的部分。此外，電容電極FGC1係形成電容元件CWE上方側之電極的部分。
電容絕緣膜10a包含例如氧化矽(SiO2)，且形成於電容電極FGC1與基板1S、即p型井HPW1之間。電容絕緣膜10a之厚度設為例如10nm以上且20nm以下。而且，電容元件CWE中，資料之重寫時，將電子或電洞自p型井HPW1經由電容絕緣膜10a而注入至電容電極FGC1，或將電子或電洞自電容電極FGC1經由電容絕緣膜10a而釋放至p型井HPW1。因此，電容絕緣膜10a之厚度設定為較薄，具體而言設定為例如12nm左右之厚度。將電容絕緣膜10a之厚度設為10nm以上之原因在於，若厚度薄於10nm，則無法確保電容絕緣膜10a之可靠性。又，將電容絕緣膜10a之厚度設為20nm以下之原因在於，若厚度超過20nm，則難以使電子或電洞通過，而無法容易地進行資料之重寫。
p型半導體區域11及n型半導體區域12係於p型井HPW1內，分別相對於電容電極FGC1自對準地形成於平面夾入電容電極FGC1之位置。
p型半導體區域11具有通道側之p-型半導體區域11a、及連接於p-型半導體區域11a之p+型半導體區域11b。於p-型半導體區域11a及p+型半導體區域11b含有例如如硼(B)等之p型雜質，p+型半導體區域11b之雜質濃度設定為相較於p-型半導體區域11a之雜質濃度更高。p型半導體區域11電性連接於形成於絕緣膜6之接觸孔CT內之導體部7c。導體部7c係電性連接於資料寫入及抹除用之位元線WBL。亦可於與導體部7c相鄰之p+型半導體區域11b之表層之一部分形成矽化物層5a。
p型半導體區域11係與p型井HPW1電性連接。因此，p型井HPW1 係形成電容元件CWE下方側之電極的部分。
n型半導體區域12具有通道側之n-型半導體區域12a、及連接於n-型半導體區域12a之n+型半導體區域12b。於n-型半導體區域12a及n+型半導體區域12b含有例如如磷(P)或砷(As)等之n型雜質，n+型半導體區域12b之雜質濃度設定為相較於n-型半導體區域12a之雜質濃度更高。n型半導體區域12電性連接於形成於絕緣膜6之接觸孔CT內之導體部7c。該導體部7c係電性連接於資料寫入及抹除用之位元線WBL。亦可於與導體部7c相鄰之n+型半導體區域12b之表層之一部分形成矽化物層5a。
如此地，於p型井HPW1內平面上夾入電容電極FGC1之位置上，形成有彼此具有相反側之導電型之一對半導體區域，即p型半導體區域11及n型半導體區域12。藉此，無論對資料寫入及抹除用之位元線WBL施加有正負何種極性之電壓時，都不會於p型井HPW1之活性區域L1與電容電極FGC1平面重疊之部分之上層、即相當於通道之區域形成耗盡層。因此，可對p型井HPW1中與電容電極FGC1對向之部分施加正負任一種極性之電壓。
另一方面，於浮動閘極電極FG與p型井HPW2之活性區域L2平面重疊之位置上，配置有資料讀出用MISFETQR。資料讀出用MISFETQR具有閘極電極FGR、閘極絕緣膜10b、及一對n型半導體區域13。資料讀出用MISFETQR之通道形成於p型井HPW2之活性區域L2與閘極電極FGR平面重疊部分之上層。
閘極電極FGR係由浮動閘極電極FG之一部分形成。換言之，閘極電極FGR係浮動閘極電極FG中形成於浮動閘極電極FG與p型井HPW2之活性區域L2平面重疊之位置的部分。此外，本實施形態1中，因資料讀出用MISFETQR亦作為電容元件C發揮功能，故閘極電極FGR亦為形成電容元件C上方側之電極的部分。
閘極絕緣膜10b包含例如氧化矽(SiO2)，且形成於閘極電極FGR與基板1S、即p型井HPW2之間。閘極絕緣膜10b之厚度與電容絕緣膜10a之厚度相同，為例如12nm左右。
資料讀出用MISFETQR之一對n型半導體區域13係於p型井HPW2內，分別對於閘極電極FGR自對準地形成於平面夾入閘極電極FGR之位置。
資料讀出用MISFETQR之一對n型半導體區域13各者係與上述n型半導體區域12同樣地，具有通道側之n-型半導體區域13a、與連接於n-型半導體區域13a之n+型半導體區域13b。於該n-型半導體區域13a及n+型半導體區域13b含有例如如磷(P)或砷(As)等之n型雜質，n+型半導體區域13b之雜質濃度設定為相較於n-型半導體區域13a之雜質濃度更高。
將資料讀出用MISFETQR之一對n型半導體區域13稱為n型半導體區域13c及13d。此時，資料讀出用MISFETQR之一對n型半導體區域13之一n型半導體區域13c電性連接於形成於絕緣膜6之接觸孔CT內之導體部7d。導體部7d電性連接於兼用作源極線SL之控制閘極配線CG1。亦可於與導電部7d相鄰之n+型半導體區域13b之表層之一部分形成有矽化物層5a。此外，資料讀出用MISFETQR之一對n型半導體區域13之另一n型半導體區域13d係作為後述之選擇MISFETQS之一對n型半導體區域13之一者，由資料讀出用MISFETQR與選擇MISFETQS共用。
如上所述，p型井HPW2係與n+型半導體區域8a電性連接。因此，p型井HPW2係形成資料讀出用MISFETQR之電容元件C下方側之電極的部分。即，p型井HPW2係作為記憶體胞之第2控制閘極配線CG0發揮功能。
選擇MISFETQS具有閘極電極FGS、閘極絕緣膜10c、源極及汲極 用之一對n型半導體區域13。選擇MISFETQS之通道形成於p型井HPW2之活性區域L2與閘極電極FGS平面重疊之部分之上層。
閘極電極FGS包含例如如低電阻之多晶矽等之導電體膜。閘極電極FGS係以於p型井HPW2中夾持n型半導體區域13d且與閘極電極FGR為相反側之部分平面重疊之方式，於Y軸方向上延伸配置，並與浮動閘極電極FG電性分離。閘極電極FGS係電性連接於形成於絕緣膜6之接觸孔CT內之導體部7e。導體部7e係電性連接於選擇線GS。
閘極絕緣膜10c包含例如氧化矽(SiO2)，且形成於閘極電極FGS與基板1S、即p型井HPW2之間。閘極絕緣膜10c之厚度與電容絕緣膜10a之厚度相同，為例如12nm左右。
選擇MISFETQS之一對n型半導體區域13各者係與資料讀出用MISFETQR之n型半導體區域13各者相同。一對n型半導體區域13分別形成於p型井HPW2內夾入閘極電極FGS之位置。如上所述，選擇MISFETQS之一對n型半導體區域13之一n型半導體區域13d由資料讀出用MISFETQR與選擇MISFETQS共用。另一方面，選擇MISFETQS之一對n型半導體區域13之另一n型半導體區域13e係電性連接於形成於絕緣膜6之接觸孔CT內之導體部7f。導體部7f係電性連接於資料讀出用之位元線RBL。亦可於與導體部7f相鄰之n+型半導體區域12b之表層之一部分形成有矽化物層5a。
於浮動閘極電極FG之側面即電容電極FGC1及閘極電極FGR各者之側面、以及閘極電極FGS之側面，形成有包含例如氧化矽(SiO2)之側壁SW。於浮動閘極電極FG之上表面即電容電極FGC1及閘極電極FGR各者之上表面、形成於電容電極FGC1及閘極電極FGR之側面之側壁SW之表面、以及其等周圍部分之基板1S之主表面上，形成有覆蓋絕緣膜14。
覆蓋絕緣膜14包含例如氧化矽(SiO2)，且以避免包含氮化矽 (Si3N4)之後述之絕緣膜6a與浮動閘極電極FG之上表面直接接觸之方式，形成於浮動閘極電極FG與絕緣膜6a之間。例如，以電漿化學氣相沉積(Chemical Vapor Deposition；CVD)法等堆積包含氮化矽之絕緣膜6a之情形時，於絕緣膜6a中容易產生矽之組成比較大之部分，即富含矽之部分。如此之情形時，浮動閘極電極FG中之電荷通過絕緣膜6a之富含矽之部分而流動至基板1S側，並通過導體部釋放，而有導致快閃記憶體之資料保持特性降低之虞。另一方面，由於藉由於浮動閘極電極FG與絕緣膜6a之間形成覆蓋絕緣膜14，可防止或抑制如上述之電荷之釋放，故可提高快閃記憶體之資料保持特性。
再者，矽化物層5a係於形成覆蓋絕緣膜14後形成。因此，矽化物層5a雖形成於基板1S之主表面，即p+型半導體區域11b以及n+型半導體區域12b、13b之表層，但並未形成於浮動閘極電極FG之上表面。
包含覆蓋絕緣膜14之表面在內，於基板1S之主表面上形成有絕緣膜6。其中，對浮動閘極電極FG之上表面即電容電極FGC1及閘極電極FGR各者之上表面、形成於電容電極FGC1及閘極電極FGR之側面之側壁SW的表面、以及其等周圍部分之基板1S之主表面上，介隔覆蓋絕緣膜14，形成有絕緣膜6。絕緣膜6具有絕緣膜6a、與堆積於絕緣膜6a之上之絕緣膜6b。下層之絕緣膜6a包含例如氮化矽(Si3N4)，上層之絕緣膜6b包含例如氧化矽(SiO2)。
本實施形態1中，資料寫入及抹除用電容元件CWE之電容電極FGC1之X軸方向上之長度LNwe小於資料讀出用MISFETQR之閘極電極FGR之X軸方向上之長度LNr。藉此，可使資料寫入及抹除用電容元件CWE之電容值小於資料讀出用MISFETQR之電容元件C之電容值。又，如在後述之快閃記憶體之資料寫入動作例所說明般，由於藉由使電容元件CWE之電容值小於電容元件C之電容值，可增大資料寫入時及資料抹除時之耦合比，故可容易地進行資料之寫入及抹除。
再者，本實施形態1中，並未設置如在後述之比較例1中說明之電容元件C100之電容電極FGC100(參照後述之圖14)，即X軸方向上之浮動閘極電極FG之長度大於X軸方向上之資料讀出用MISFETQR之閘極電極FGR之長度的部分。如此之情形時，資料讀出用MISFETQR之閘極電極FGR宜為浮動閘極電極FG中之X軸方向上之浮動閘極電極FG之長度最大之部分。
另，較佳的是，選擇MISFETQS之閘極電極FGS之X軸方向之長度LNs大於閘極電極FGR之X軸方向之長度LNr。藉此，於選擇MISFETQS中，可防止或抑制穿通，而可減少斷開時之洩漏電流、即關態洩漏電流。另一方面，資料讀出用MISFETQR中，若與選擇MISFETQS相比，較少需要防止或抑制穿通，故閘極電極FGR之X軸方向之長度LNr亦可小於閘極電極FGS之X軸方向之長度LNs。
再者，較佳為，在浮動閘極電極FG與p型井HPW1平面重疊之位置、與浮動閘極電極FG與p型井HPW2平面重疊之位置之間的任意位置，X軸方向上之浮動閘極電極FG之長度皆為電容電極FGC1之X軸方向上之長度LNwe以上。即，在電容電極FGC1與閘極電極FGR之間之任意位置，浮動閘極電極FG之X軸方向上之長度都不會小於電容電極FGC1之X軸方向上之長度LNr，而不具有收腰之形狀。藉此，由於可降低電容電極FGC1與閘極電極FGR之間之部分之浮動閘極電極FG之電阻，故可防止或抑制於電容電極FGC1與閘極電極FGR之間產生電壓下降等損失。
進而，較佳為，p型半導體區域11與n型半導體區域12所夾持之部分之電容電極FGC1之Y軸方向上之寬度WDwe小於n型半導體區域13c與n型半導體區域13d所夾持之部分之閘極電極FGR之Y軸方向上之寬度WDr。藉此，由於閘極電極FGR之Y軸方向上之寬度WDr相對較大，故可增大流動於資料讀出用MISFETQR之讀出電流，從而可實現 高速讀出。
<資料寫入動作例>接著，對如此之快閃記憶體之資料寫入動作例進行說明。圖4係顯示實施形態1之快閃記憶體之資料寫入動作中對記憶體胞各部之施加電壓之一例的剖面圖。圖4係沿著圖2之A-A線之剖面圖。
資料寫入時，通過導體部7b，對n型井HNW及n型埋入井DNW施加例如8V左右之正電壓，進行基板1S與p型井HPW1及HPW2之電性分離。基板1S為p型矽單晶基板之情形時，對基板1S中較形成有n型埋入井DNW之部分為下側之部分、與n型埋入井DNW之界面，即圖4中粗線所示之界面IF11之pn接合，施加逆向偏壓。藉此，使基板1S與n型埋入井DNW電性分離。又，藉由使基板1S與n型埋入井DNW電性分離，來使基板1S與p型井HPW1及HPW2電性分離。
再者，通過導體部7a，對p+型半導體區域4a及p型井HPW2，施加例如8V左右之正電壓。此時，由於p+型半導體區域4a及p型井HPW2同為p型半導體，故如以箭頭AW11示意性所示，p+型半導體區域4a與p型井HPW2之間之電位差等於約0V。箭頭AW11係指自箭頭之起始端至末端之電位差等於約0V。
再者，由於對p型井HPW2與n型井HNW之界面之pn接合施加順向偏壓，故如以箭頭AW12示意性所示，p型井HPW2與n型井HNW之間之電位差等於約0V。箭頭AW12係指自箭頭之起始端至末端之電位差等於約0V。
再者，自控制閘極配線CG1，通過導體部7d，對資料讀出用MISFETQR之一n型半導體區域13c施加例如8V左右之正電壓。此時，如以箭頭AW13示意性所示，連接於導體部7d之n型半導體區域13c與p型井HPW2之間之電位差等於約0V。箭頭AW13係指自箭頭之起始端至末端之電位差等於約0V。
再者，自資料寫入用之位元線RBL，通過導體部7f，對選擇MISFETQS之另一n型半導體區域13e施加例如8V左右之正電壓。此時，如以箭頭AW14示意性所示，連接於導體部7f之n型半導體區域13e與p型井HPW2之間之電位差等於約0V。箭頭AW14係指代自箭頭之起始端至末端之電位差等於約0V。
再者，自選擇線GS，通過導體部7e，對選擇MISFETQS之閘極電極FGS施加例如8V左右之正電壓，或將閘極電極FGS設為開放狀態(圖4中記作「Open」)。
另一方面，自資料寫入及抹除用之位元線WBL，通過導體部7c，對資料寫入及抹除用電容元件CWE之p型半導體區域11、n型半導體區域12、及p型井HPW1施加例如-8V左右之負電壓。此時，由於p型半導體區域11及p型井HPW1同為p型半導體，故如以箭頭AW15示意性所示，p型半導體區域11與p型井HPW1之間之電位差等於約0V。箭頭AW15係指自箭頭之起始端至末端之電位差等於約0V。此外，由於p型半導體區域11與p型井HPW1之間之電位差等於約0V，故如以箭頭AW16示意性所示，n型半導體區域12與p型井HPW1之間之電位差亦等於約0V。箭頭AW16係指自箭頭之起始端至末端之電位差等於約0V。
再者，對p型井HPW1與n型井HNW及n型埋入井DNW之界面，且圖4中粗線所示之界面IF12之pn接合，施加逆向偏壓，而產生例如16V左右之電位差。
如以上，對n型埋入井DNW及資料讀出用MISFETQR之電容元件C下方側之電極即p型井HPW2，施加例如8V左右之正電壓。此外，對資料寫入及抹除用電容元件CWE下方側之電極即p型井HPW1，經由p型半導體區域11，施加例如-8V左右之負電壓，即與施加至p型井HPW2之電壓之極性為相反極性之電壓。
藉由如此之電壓施加，可單獨個別控制p型井HPW1與p型井HPW2。藉此，藉由使電子e-利用整個通道之FN穿隧電流自p型井HPW1通過電容絕緣膜10a而注入至電容電極FGC1，或使電洞利用FN穿隧電流自電容電極FGC1釋放，而寫入資料。
另，例如電子或電洞是否利用FN穿隧電流而注入或釋放，可依據例如電壓V與施加有電壓V時所流動之電流I之關係在將橫軸設為1/V、縱軸設為log(I/V2)之圖表中是否呈直線變化而判斷。
資料寫入時，資料讀出用MISFETQR之電容元件C與電容元件CWE係經由浮動閘極電極FG而串聯連接。將電容元件C之電容值設為電容值CAPr，將電容元件CWE之電容值設為電容值CAPwe。此外，將電容元件C下方側之電極即p型井HPW2、與電容元件C上方側之電極即閘極電極FGR之間之電位差設為電位差Vr。且，將電容元件CWE下方側之電極即p型井HPW1、與電容元件CWE上方側之電極即電容電極FGC1之間之電位差設為Vwe。
此時，將下述式(1)RC1=Vwe/(Vr+Vwe) (1)所示之比RC1、即電位差Vwe相對於電位差Vr與電位差Vwe之總和之比定義為電容元件C與電容元件CWE之間之耦合比。如上所述，因電容元件C與電容元件CWE係經由浮動閘極電極FG而串聯連接，故耦合比RC1成為下述式(2)RC1=CAPr/(CAPr+CAPwe) (2)。因此，藉由增加電容值CAPr相對於電容值CAPr與電容值CAPwe之總和之比，可增加耦合比RC1，可增加電容元件CWE之電位差Vwe。藉此，電容元件CWE中，電子容易利用FN穿隧電流而注入至電容電極FGC1，或電洞容易利用穿隧電流而自電容電極FGC1釋放。
電容元件C及電容元件CWE宜以使電容值CAPr及電容值CAPwe滿足下述式(3)CAPr>CAPwe (3)之方式設計。藉由滿足上述式(3)，如上述式(2)及上述式(1)所示，可使耦合比RC1大 於0.5，可使電位差Vwe大於電位差Vr。因此，與電容元件C相比，電容元件CWE中，電子容易利用FN穿隧電流而注入至電容電極FGC1，或電洞容易利用FN穿隧電流而自電容電極FGC1釋放。
如上所述，將閘極電極FGR之X軸方向之長度設為長度LNr，將閘極電極FGR之Y軸方向之寬度設為寬度WDr。此外，將電容電極FGC1之X軸方向之長度設為長度LNwe，將電容電極FGC1之Y軸方向之寬度設為寬度WDwe。此時，閘極電極FGR之面積Sr係由下述式(4)Sr=LNr×WDr (4)表示，而電容電極FGC1之面積Swe係由下述式(5)Swe=LNwe×WDwe (5)表示。例如，電容絕緣膜10a及閘極絕緣膜10b各自之厚度及介電常數相等之情形時，藉由滿足下述式(6)Sr>Swe (6)而可滿足上述式(3)。即，藉由使p型半導體區域11與n型半導體區域12所夾持之部分之電容電極FGC1之面積小於n型半導體區域13c與n型半導體區域13d所夾持之部分之閘極電極FGR之面積，可滿足上述式(3)。
接下來，圖5係顯示實施形態1之快閃記憶體之資料抹除動作中，對記憶體胞各部之施加電壓之一例的剖面圖。圖5係沿著圖2之A-A線之剖面圖。
資料抹除時，通過導體部7b，對n型井HNW及n型埋入井DNW，施加例如8V左右之正電壓，進行基板1S與p型井HPW1及HPW2之電性分離。基板1S為p型矽單晶基板之情形時，對基板1S中較形成有n型埋入井DNW之部分為更下側之部分、與n型埋入井DNW之界面，且圖5中粗線所示之界面IF21之pn接合，施加逆向偏壓。藉此，基板1S與n型埋入井DNW電性分離。且，藉由使基板1S與n型埋入井DNW電性分離，基板1S與p型井HPW1及HPW2電性分離。
再者，通過導體部7a，對p+型半導體區域4a及p型井HPW2，施加例如-8V左右之負電壓。此時，由於p+型半導體區域4a及p型井HPW2 同為p型半導體，故如以箭頭AW21示意性所示，p+型半導體區域4a與p型井HPW2之間之電位差等於約0V。箭頭AW21係指自箭頭之起始端至末端之電位差等於約0V。
再者，自控制閘極配線CG1，通過導體部7d，對資料讀出用MISFETQR之一n型半導體區域13c，施加例如-8V左右之負電壓。此時，由於對連接於導體部7d之n型半導體區域13c與p型井HPW2之界面之pn接合施加順向偏壓，故如以箭頭AW22示意性所示，連接於導體部7d之n型半導體區域13c與p型井HPW2之間之電位差等於約0V。箭頭AW22係指自箭頭之起始端至末端之電位差等於約0V。
又，自資料寫入用之位元線RBL，通過導體部7f，對選擇MISFETQS之另一n型半導體區域13e，施加例如0V。此時，由於對連接於導體部7f之n型半導體區域13e與p型井HPW2之界面之pn接合施加逆向偏壓，故連接於導體部7f之n型半導體區域13e與p型井HPW2之間之電位差為約8V左右。
再者，自選擇線GS通過導體部7e，對選擇MISFETQS之閘極電極FGS施加例如8V左右之正電壓，或將閘極電極FGS設為開放狀態(圖5中記作「Open」)。
另一方面，自資料寫入及抹除用之位元線WBL，通過導體部7c，對資料寫入及抹除用電容元件CWE之p型半導體區域11、n型半導體區域12、及p型井HPW1施加例如8V左右之正電壓。此時，由於p型半導體區域11及p型井HPW1同為p型半導體，故如以箭頭AW23示意性所示，p型半導體區域11與p型井HPW1之間之電位差等於約0V。箭頭AW23係指自箭頭之起始端至末端之電位差等於約0V。此外，由於p型半導體區域11與p型井HPW1之間之電位差等於約0V，故如以箭頭AW24示意性所示，n型半導體區域12與p型井HPW1之間之電位差亦等於約0V。箭頭AW24係指自箭頭之起始端至末端之電位差等於約0 V。
再者，由於對p型井HPW1與n型井HNW之界面之pn接合施加順向偏壓，故如以箭頭AW25示意性所示，p型井HPW1與n型井HNW之間之電位差等於約0V。箭頭AW25係指自箭頭之起始端至末端之電位差等於約0V。
再者，對p型井HPW2與n型井HNW及n型埋入井DNW之界面，且圖5中粗線所示之界面IF22之pn接合，施加逆向偏壓，而產生例如16V左右之電位差。
如以上，對n型埋入井DNW施加與資料寫入時施加至n型埋入井DNW之電壓極性為相同極性之電壓。此外，對資料讀出用MISFETQR之電容元件C下方側之電極即p型井HPW2，施加例如-8V左右之負電壓，即與資料寫入時施加至n型埋入井DNW之電壓極性為相反極性之電壓。且，對資料寫入及抹除用電容元件CWE下方側之電極即p型井HPW1，施加例如8V左右之正電壓，即與資料寫入時施加至n型埋入井DNW之電壓極性為相同極性之電壓。另，亦可對p型井HPW1施加與施加至n型埋入井DNW之電壓相同之電壓。
藉由如此之電壓施加，可單獨個別控制p型井HPW1與p型井HPW2。藉此，電容電極FGC1之浮動閘極電極FG所累積之電子e-利用整個通道之FN穿隧電流，通過電容絕緣膜10a釋放於p型井HPW1，或電洞利用FN穿隧電流注入至電容電極FGC1，而抹除資料。
資料抹除時之耦合比係與資料寫入時之耦合比RC1，即上述式(2)所示之耦合比RC1相同。因此，資料抹除時亦與資料寫入時同樣，藉由增加電容值CAPr相對於電容值CAPr與電容值CAPwe之總和之比，可增加上述式(2)所示之耦合比RC1，而可增加電容元件CWE之電位差Vwe。藉此，電容元件CWE中，電子容易利用FN穿隧電流而自電容電極FGC1釋放，或電洞容易利用FN穿隧電流而注入至電容電 極FGC1。
再者，較佳為，藉由滿足上述式(3)，可使耦合比RC1大於0.5，可使電位差Vwe大於電位差Vr。因此，與電容元件C相比，在電容元件CWE中，電子容易利用FN穿隧電流而自電容電極FGC1釋放，或電洞容易利用FN穿隧電流而注入至電容電極FGC1。
接下來，圖6係顯示實施形態1之快閃記憶體之資料讀出動作中，對記憶體胞各部之施加電壓之一例的剖面圖。圖6係沿著圖2之A-A線之剖面圖。
資料讀出時，通過導體部7b，對n型井HNW及n型埋入井DNW，施加例如作為電源電壓Vcc之3V左右之電壓，進行基板1S與p型井HPW1及HPW2之電性分離。基板1S為p型矽單晶基板之情形時，對基板1S中較形成有n型埋入井DNW之部分為更下側之部分、與n型埋入井DNW之界面，且圖6中粗線所示之界面IF31之pn接合，施加逆向偏壓。藉此，基板1S與n型埋入井DNW電性分離。且，藉由使基板1S與n型埋入井DNW電性分離，基板1S與p型井HPW1及HPW2電性分離。
再者，通過導體部7a，對p+型半導體區域4a及p型井HPW2，施加例如0V之電壓。此時，由於p+型半導體區域4a及p型井HPW2同為p型半導體，故如以箭頭AW31示意性所示，p+型半導體區域4a與p型井HPW2之間之電位差等於約0V。箭頭AW31係指自箭頭之起始端至末端之電位差等於約0V。
再者，自控制閘極配線CG1通過導體部7d，對資料讀出用MISFETQR之一n型半導體區域13c，施加例如0V之電壓。此時，如以箭頭AW32示意性所示，連接於導體部7d之n型半導體區域13c與p型井HPW2之間之電位差等於約0V。箭頭AW32係指自箭頭之起始端至末端之電位差等於約0V。
再者，自資料寫入用之位元線RBL，通過導體部7f，對選擇 MISFETQS之另一n型半導體區域13e，施加例如1V左右之正電壓。
再者，自選擇線GS通過導體部7e，對選擇MISFETQS之閘極電極FGS，施加例如作為電源電壓Vcc之3V左右之電壓。
另一方面，自資料寫入及抹除用之位元線WBL，通過導體部7c，對資料寫入及抹除用電容元件CWE之p型半導體區域11、n型半導體區域12、及p型井HPW1，施加例如0V之電壓。此時，由於p型半導體區域11及p型井HPW1同為p型半導體，故如以箭頭AW33示意性所示，p型半導體區域11與p型井HPW1之間之電位差等於約0V。箭頭AW33係指自箭頭之起始端至末端之電位差等於約0V。此外，由於p型半導體區域11與p型井HPW1之間之電位差等於約0V，故如以箭頭AW34示意性所示，n型半導體區域12與p型井HPW1之間之電位差亦等於約0V。箭頭AW34係指自箭頭之起始端至末端之電位差等於約0V。
另，施加至資料寫入及抹除用之電容元件CWE之p型半導體區域11、n型半導體區域12及p型井HPW1之電壓亦可為例如電源電壓Vcc，而取代0V，或，亦可利用使施加電壓自某一電壓值連續變化至另一電壓值之掃頻方式，施加上述電壓。
再者，對p型井HPW1與n型井HNW及n型埋入井DNW之界面，且圖6中粗線所示之界面IF32之pn接合，施加逆向偏壓，而產生例如電源電壓Vcc左右之電位差。進而，對p型井HPW2與n型井HNW及n型埋入井DNW之界面，且圖6中粗線所示之界面IF33之pn接合，施加逆向偏壓，而產生例如電源電壓Vcc左右之電位差。
如以上，對n型埋入井DNW施加例如電源電壓Vcc。此外，於對資料讀出用MISFETQR之電容元件C下方側之電極即p型井HPW2，施加有例如0V之電壓，且對資料寫入及抹除用電容元件CWE下方側之電極即p型井HPW1，施加有例如0V之電壓之狀態下，選擇 MISFETQS成為導通狀態。在此種狀態下，根據資料讀出用MISFETQR之通道中是否流通汲極電流，而讀出被選定之記憶體胞所記憶之資料為0或1之何者。即，基於流動於資料讀出用MISFETQR之一對n型半導體區域13之一n型半導體區域13c、與另一n型半導體區域13d之間之電流值，而讀出記憶體胞MC1所記憶之資料。
另，資料讀出時，將下述式(7) RC2=Vr/(Vr+Vwe) (7)
所示之比RC2，即電位差Vr相對於電位差Vr與電位差Vwe之總和之比定義為電容元件C與電容元件CWE之間之耦合比。
根據如此之本實施形態1，資料寫入及抹除用電容元件CWE與資料讀出用MISFETQR分別形成於不同之p型井HPW1及HPW2之內部，且各自被n型井HNW及n型埋入井DNW分離。此外，資料重寫係於資料寫入及抹除用電容元件CWE執行。藉此，由於無須於快閃記憶體之記憶體胞MC1設置後述之比較例1所說明之電容元件C100(參照後述之圖14)，故可將半導體裝置小型化。
再者，藉由使資料寫入及抹除用電容元件CWE與資料讀出用MISFETQR分別形成於不同之p型井HPW1及HPW2之內部，可使資料重寫穩定化。因此，可提高快閃記憶體之動作可靠性。
進而，由於可利用消耗電流最少、且適於低電壓下之單一電源重寫之整個通道之FN穿隧電流，進行資料重寫，故容易實現內部昇壓電路之單一電源化，從而可提高資料重寫次數。
<半導體裝置之製造方法>
接著，對本實施形態1之半導體裝置之製造方法進行說明。圖7至圖12係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。圖7至圖12係沿著圖2之A-A線之剖面圖。
首先，如圖7所示，準備作為包含具有p型導電型之矽(Si)單晶之 半導體基板之基板1S，且於基板1S之主表面側，利用光微影(以下，簡稱為微影)步驟及離子注入步驟等形成n型埋入井DNW。微影步驟係藉由光阻(以下，簡稱為抗蝕劑)膜之塗佈、曝光及顯影等，而形成所需之抗蝕劑圖案之一連串步驟。於離子注入步驟中，將歷經微影步驟而形成於基板1S之主表面上之抗蝕劑圖案作為遮罩，對基板1S之所需部分，選擇性地導入所需之雜質。此處之抗蝕劑圖案設為如露出雜質之導入區域且覆蓋其以外之區域之圖案。
接著，於基板1S之主表面之分離區域形成分離槽後，藉由於此分離槽內埋入絕緣膜，而形成槽形之分離部TI。藉此，於形成資料寫入及抹除用電容元件CWE之區域ARwe、形成資料讀出用MISFETQR之區域ARr、及形成選擇MISFETQS之區域ARs，劃分活性區域。另，亦可先形成分離部TI，其後形成n型埋入井DNW。
接著，如圖8所示，利用微影步驟及離子注入步驟等，形成p型井HPW1、HPW2，以及n型井HNW。藉由以離子注入法，自基板1S之主表面側對n型埋入井DNW注入例如硼(B)等之p型雜質，而形成p型井HPW1及HPW2。此外，藉由以離子注入法，自基板1S之主表面側對n型埋入井DNW注入例如如磷(P)或砷(As)等之n型雜質，而形成n型井HNW。
接著，以熱氧化法等，形成電容絕緣膜10a、以及閘極絕緣膜10b及10c。於形成資料寫入及抹除用電容元件CWE之區域ARwe，形成電容絕緣膜10a；於形成資料讀出用MISFETQR之區域ARr，形成閘極絕緣膜10b；於形成選擇MISFETQS之區域ARs，形成閘極絕緣膜10c。關於電容絕緣膜10a、以及閘極絕緣膜10b及10c，亦可以CVD法等代替上述熱氧化法而形成。此外，如上所述，電容絕緣膜10a、以及閘極絕緣膜10b及10c之厚度較佳為10nm以上且20nm以下，例如12nm。
進而，其後，於基板1S之主表面上，以CVD法等形成包含例如低電阻之多晶矽之導體膜20。
接著，如圖9所示，藉由利用微影步驟及蝕刻步驟將導體膜20圖案化，而形成作為浮動閘極電極FG之電容電極FGC1、作為浮動閘極電極FG之閘極電極FGR、及閘極電極FGS。於形成資料寫入及抹除用電容元件CWE之區域ARwe，形成電容電極FGC1；於形成資料讀出用MISFETQR之區域ARr，形成閘極電極FGR；於形成選擇MISFETQS之區域ARs，形成閘極電極FGS。
接著，在形成資料寫入及抹除用電容元件CWE之區域ARwe，於電容電極FGC1之一側之部分之p型井HPW1，利用微影步驟及離子注入法等，形成p-型半導體區域11a。接著，於形成資料寫入及抹除用電容元件CWE之區域ARwe，於電容電極FGC1之另一側之部分之p型井HPW1，利用微影步驟及離子注入法等，形成n-型半導體區域12a。另外，於形成資料讀出用MISFETQR之區域ARr，利用微影步驟及離子注入法等，形成n-型半導體區域13a；於形成選擇MISFETQS之區域ARs，利用微影步驟及離子注入法等形成n-型半導體區域13a。
接下來，如圖10所示，於基板1S之主表面上，以CVD法等堆積包含例如氧化矽之絕緣膜後，藉由利用非等向性之乾式蝕刻，對其進行蝕刻，而於電容電極FGC1、以及閘極電極FGR及FGS之側面形成側壁SW。
接著，於形成寫入及抹除用電容元件CWE之區域ARwe，利用微影步驟及離子注入法等，於在側面形成有側壁SW之電容電極FGC1之一側之部分之p型井HPW1，形成p+型半導體區域11b。此時，利用離子注入法，例如對區域IPP1(參照圖2)注入例如如硼(B)等之p型雜質。藉此，在區域ARwe，於在側面形成有側壁SW之電容電極FGC1之一側之部分之p型井HPW1，形成p+型半導體區域11b，形成包含p-型半 導體區域11a與p+型半導體區域11b之p型半導體區域11。此外，於p型井HPW2之引出區域，利用微影步驟及離子注入法等，形成p+型半導體區域4a。此時，例如對區域IPP2(參照圖2)，利用離子注入法注入例如如硼(B)等之p型雜質。
接著，於形成寫入及抹除用電容元件CWE之區域ARwe，利用微影步驟及離子注入法等，形成n+型半導體區域12b。此時，例如於區域IPN1(參照圖2)，利用離子注入法，注入例如如磷(P)或砷(As)等之n型雜質。藉此，在區域ARwe，於在側面形成有側壁SW之電容電極FGC1之另一側之部分之p型井HPW1，形成n+型半導體區域12b，形成包含n-型半導體區域12a與n+型半導體區域12b之n型半導體區域12。此外，於形成資料寫入及抹除用電容元件CWE之區域ARwe，形成資料寫入及抹除用電容元件CWE。
再者，於形成資料讀出用MISFETQR之區域ARr、及形成選擇MISFETQS之區域ARs，利用微影步驟及離子注入法等，形成n+型半導體區域13b。此時，例如於區域IPN2(參照圖2)，利用離子注入法，注入例如如磷(P)或砷(As)等之n型雜質。藉此，於形成資料讀出用MISFETQR之區域ARr、及形成選擇MISFETQS之區域ARs，形成n+型半導體區域13b，形成包含n-型半導體區域13a與n+型半導體區域13b之n型半導體區域13。此外，於形成資料讀出用MISFETQR之區域ARr中，形成資料讀出用MISFETQR；於形成選擇MISFETQS之區域ARs中，形成選擇MISFETQS。資料讀出用MISFETQR之一對n型半導體區域13係n型半導體區域13c及13d；選擇MISFETQS之一對n型半導體區域13係n型半導體區域13d及13e。另，此時，於n型井HNW上層之一部分，形成n+型半導體區域8a。
接著，如圖11所示，選擇性地形成矽化物層5a。在該矽化物層5a之形成步驟之前，於包含電容電極FGC1及閘極電極FGR之浮動閘極 電極FG之上表面形成覆蓋絕緣膜14，且於基板1S之一部分上形成絕緣膜，而避免於該部分形成矽化物層5a。
接著，如圖12所示，於基板1S之主表面上，以CVD法等堆積包含例如氮化矽之絕緣膜6a。其後，於絕緣膜6a上，以CVD法等將包含例如氧化矽之絕緣膜6b堆積為相較於絕緣膜6a更厚，進而，對絕緣膜6b施以化學機械研磨(Chemical Mechanical Polishing；CMP)處理，將絕緣膜6b之上表面平坦化。藉此，形成包含絕緣膜6a與絕緣膜6b之絕緣膜6。
其後，如圖3所示，利用微影步驟及蝕刻步驟，於絕緣膜6形成接觸孔CT。其後，於基板1S之主表面上，以CVD法等堆積包含例如鎢(W)等之導體膜後，以CMP法等對其加以研磨，而於接觸孔CT內形成導體部7a~7f。此後，歷經通常之配線形成步驟、檢查步驟及組裝步驟，而製造半導體裝置。
<關於記憶體胞之面積>
接下來，對資料讀出用MISFET與電容元件係分開設置之比較例1之記憶體胞之面積進行說明。
圖13係比較例1之半導體裝置之快閃記憶體之主要部分電路圖。圖14係比較例1之半導體裝置之記憶體胞之平面圖。圖15係比較例1之半導體裝置之記憶體胞之剖面圖。圖14及圖15顯示1位元量之記憶體胞。圖15係沿著圖14之A-A線之剖面圖。另，將圖14所示之平面內相互交叉、較佳為正交之兩個方向設為X軸方向及Y軸方向。此外，於圖14中，為容易觀察圖式，對一部分標註有陰影線。
比較例1之半導體裝置之快閃記憶體具有記憶體胞陣列MR100。與實施形態1之記憶體胞陣列MR1同樣地，比較例1之半導體裝置之快閃記憶體之記憶體胞陣列MR100中，於Y軸方向上各自延伸之複數條資料寫入及抹除用之位元線WBL係沿著與Y軸方向交叉、較佳為正交 之X軸方向排列。此外，與記憶體胞陣列MR1同樣地，記憶體胞陣列MR100中，於Y軸方向上各自延伸之複數條資料讀出用之位元線RBL係沿著X軸方向排列。又，與記憶體胞陣列MR1同樣地，記憶體胞陣列MR100中，沿著X軸方向各自延伸，且分別相對於位元線WBL及RBL交叉之複數條選擇線GS係沿著Y軸方向排列。
另一方面，於記憶體胞陣列MR100，不同於記憶體胞陣列MR1，沿著X軸方向各自延伸且分別相對於位元線WBL及RBL交叉之複數條控制閘極配線CG100係沿著Y軸方向排列。此外，不同於記憶體胞陣列MR1，於記憶體胞陣列MR100中，沿著X軸方向各自延伸，且分別相對於位元線WBL及RBL交叉之複數條源極線SL係沿著Y軸方向排列。
於如此之位元線WBL及RBL與控制閘極配線CG100、源極線SL及選擇線GS之交點附近，電性連接有1位元量的記憶體胞MC100。
與實施形態1之記憶體胞MC1同樣地，記憶體胞MC100具有資料寫入及抹除用電容元件CWE、資料讀出用MISFETQR、及選擇MISFETQS。與記憶體胞MC1同樣地，資料寫入及抹除用電容元件CWE之一電極係電性連接於資料寫入及抹除用之位元線WBL。此外，資料寫入及抹除用電容元件CWE之另一電極係浮動閘極電極FG之一部分，與記憶體胞MC1同樣地，電性連接於資料讀出用MISFETQR之閘極電極。另一方面，資料讀出用MISFETQR之汲極係經由選擇MISFETQS而電性連接於資料讀出用之位元線RBL；資料讀出用MISFETQR之源極係電性連接於源極線SL。選擇MISFETQS之閘極電極係電性連接於選擇線GS。
另一方面，記憶體胞MC100不同於實施形態1之記憶體胞MC1，具有電容元件C100。記憶體胞MC100中，資料寫入及抹除用電容元件CWE之另一電極係浮動閘極電極FG之一部分，且有別於記憶體胞 MC1，電性連接於電容元件C100之一電極。此外，電容元件C100之另一電極係電性連接於控制閘極配線CG100。
如此，與實施形態1之半導體裝置之快閃記憶體之記憶體胞MC1同樣地，比較例1之半導體裝置之快閃記憶體之記憶體胞MC100具有浮動閘極電極FG、資料寫入及抹除用電容元件CWE、及資料讀出用MISFETQR。另一方面，不同於實施形態1之半導體裝置之快閃記憶體之記憶體胞MC1，比較例1之半導體裝置之快閃記憶體之記憶體胞MC100具有電容元件C100。以下，對電容元件C100及與電容元件C100相關之部分進行說明。
比較例1中，構成半導體裝置之基板1S、n型埋入井DNW及分離部TI係與實施形態1相同。而且，在比較例1中，分離部TI係劃分活性區域L1、L2、L3、L4及L105之部分。
於n型埋入井DNW中形成有p型井HPW1、HPW2、HPW103、及n型井HNW。雖p型井HPW1、HPW2、及n型井HNW係與實施形態1相同，但於比較例1中，有別於實施形態1，形成有p型井HPW103。p型井HPW103係在藉由n型埋入井DNW及n型井HNW而將p型井HPW1及HPW2電性分離之狀態下，以內包於n型埋入井DNW之方式配置。且，p型井HPW103係以順沿p型井HPW2之方式配置。於p型井HPW103含有例如如硼(B)等之p型雜質。
比較例1中，如圖14所示，浮動閘極電極FG係以與p型井HPW1、HPW2及HPW103平面重疊之方式，以沿著Y軸方向延伸之狀態形成。與實施形態1同樣地，於浮動閘極電極FG與p型井HPW1之活性區域L1平面重疊之位置，配置有資料寫入及抹除用電容元件CWE。並且，與實施形態1同樣地，於浮動閘極電極FG與p型井HPW2之活性區域L2平面重疊之位置，配置有資料讀出用MISFETQR。
另一方面，於浮動閘極電極FG與p型井HPW103之活性區域L105 平面重疊之位置，配置有電容元件C100。電容元件C100具有電容電極FGC100、電容絕緣膜110d、p型半導體區域131、n型半導體區域132、及p型井HPW103。
電容電極FGC100係由浮動閘極電極FG之一部分形成，且係形成電容元件C100上方側之電極的部分。
電容絕緣膜110d包含例如氧化矽，形成於電容電極FGC100與基板1S、即p型井HPW103之間。
p型半導體區域131及n型半導體區域132係在p型井HPW103內，分別相對於電容電極FGC100自對準地形成於平面夾入電容電極FGC100之位置。
p型半導體區域131具有通道側之p-型半導體區域131a、與連接於p-型半導體區域131a之p+型半導體區域131b。於p-型半導體區域131a及p+型半導體區域131b中，含有例如如硼(B)等之p型雜質，p+型半導體區域131b之雜質濃度設定為相較於p-型半導體區域131a之雜質濃度更高。p型半導體區域131係電性連接於形成於絕緣膜6之接觸孔CT內之導體部107g。導體部107g係電性連接於控制閘極配線CG100。亦可於與導體部107g相鄰之p+型半導體區域131b表層之一部分形成矽化物層5a。
n型半導體區域132具有通道側之n-型半導體區域132a、與連接於n-型半導體區域132a之n+型半導體區域132b。於n-型半導體區域132a及n+型半導體區域132b中，含有例如如磷(P)或砷(As)等之n型雜質，n+型半導體區域132b之雜質濃度設定為相較於n-型半導體區域132a之雜質濃度更高。n型半導體區域132係電性連接於形成於絕緣膜6之接觸孔CT內之導體部107g。導體部107g係電性連接於控制閘極配線CG100。亦可於與導體部107g相鄰之n+型半導體區域132b表層之一部分，形成矽化物層5a。
如此，比較例1之半導體裝置中，分開設置有資料讀出用MISFETQR與電容元件C100。
比較例1中，資料寫入時，對電容元件C100之p型井HPW103施加例如8V左右之正電壓，對資料讀出用MISFETQR之p型井HPW2施加例如0V之電壓，對資料寫入及抹除用電容元件CWE之p型井HPW1施加例如-8V左右之負電壓。在施加有如此之電壓之狀態下，藉由使電子利用FN穿隧電流，自p型井HPW1通過電容絕緣膜10a注入至電容電極FGC1等，而寫入資料。
再者，比較例1中，資料抹除時，對電容元件C100之p型井HPW103施加例如-8V左右之負電壓，對資料讀出用MISFETQR之p型井HPW2施加例如0V之電壓，對資料寫入及抹除用電容元件CWE之p型井HPW1施加例如8V左右之正電壓。在施加有如此之電壓之狀態下，藉由使電容電極FGC1之浮動閘極電極FG所累積之電子利用FN穿隧電流，通過電容絕緣膜10a而釋放至p型井HPW1等，而抹除資料。
進而，比較例1中，資料讀出時，於對p型井HPW103施加有例如0V之電壓，對p型井HPW2施加有例如0V之電壓，對p型井HPW1施加有例如0V之電壓之狀態下，使選擇MISFETQS成為導通狀態。在如此之狀態下，基於流動於資料讀出用MISFETQR之一對n型半導體區域13之間之電流值，讀出記憶體胞MC100所記憶之資料。
將電容元件C100之電容值設為電容值CAPc100，將資料讀出用MISFETQR之電容元件C之電容值設為電容值CAPr，將電容元件CWE之電容值設為電容值CAPwe。此外，將電容元件C100下方側電極即p型井HPW103、與電容元件C100上方側之電極即電容電極FGC100之間之電位差設為電位差Vc100。而且，將資料讀出用MISFETQR之電容元件C下方側電極即p型井HPW2、與電容元件C上方側之電極即閘極電極FGR之間之電位差設為電位差Vr。另外，將電容元件CWE下方 側之電極即p型井HPW1與電容元件CWE上方側之電極即電容電極FGC1之間之電位差設為電位差Vwe。
此時，若將電位差Vwe相對於電位差Vc100與電位差Vr及電位差Vwe之總和之比定義為電容元件C100與電容元件C及電容元件CWE之間之耦合比RC101，則可容易地增大比較例1之耦合比RC101。因此，於比較例1之半導體裝置中，可容易地寫入資料或可容易地抹除資料。
另一方面，於比較例1之半導體裝置中，必須於形成1個記憶體胞MC100之區域ARmc100(參照圖14)之內部，配置p型井HPW1、HPW2及HPW103此3個p型井。因此，形成1個記憶體胞MC100之區域ARmc100之面積增大p型井HPW103之面積量。
再者，比較例1之半導體裝置之1個記憶體胞MC100中，p型井HPW1、HPW2及HPW103係於Y軸方向上空出間隔而排列。將n型井HNW中之p型井HPW1與p型井HPW2之間之部分設為n型井HNW1，將p型井HPW2與於Y軸方向上與該記憶體胞MC100鄰接之記憶體胞MC100之p型井HPW1之間之部分設為n型井HNW2。另一方面，將p型井HPW2與p型井HPW103之間之部分設為n型井HNW103。
即，於比較例1之半導體裝置之1個記憶體胞MC100中，必須於形成1個記憶體胞MC100之區域ARmc100(參照圖14)之內部，配置n型井HNW1、HNW2及HNW103此3個n型井。無論3個n型井HNW1、HNW2及HNW103是否直接有助於快閃記憶體之資料寫入功能，均必須設置。因此，形成1個記憶體胞MC100之區域ARmc100之面積，增大此3個n型井HNW1、HNW2及HNW103之面積量。
如此，比較例1之半導體裝置中，由於單個記憶體胞之面積較大，故可容易地增加快閃記憶體之容量。
<本實施形態之主要特徵與效果>
另一方面，本實施形態1之半導體裝置之記憶體胞MC1，雖具有資料寫入及抹除用電容元件CWE、資料讀出用MISFETQR、及選擇MISFETQS，但有別於比較例1之半導體裝置之記憶體胞MC100，不具有電容元件C100。即，本實施形態1之半導體裝置之資料讀出用MISFETQR，係兼具比較例1之半導體裝置之資料讀出用MISFETQR與電容元件C100者。
因此，只要於形成1個記憶體胞MC1之區域ARmc1(參照圖2)之內部，配置p型井HPW1及HPW2此2個p型井即可，無須如比較例1般，配置p型井HPW1、HPW2及HPW103此3個p型井。因此，本實施形態1之記憶體胞MC1之面積相較於比較例1之記憶體胞MC100之面積，縮小比較例1之p型井HPW103之面積量。
再者，於本實施形態1之半導體裝置之1個記憶體胞MC1中，p型井HPW1及HPW2係於Y軸方向上空出間隔而排列。將n型井HNW中之p型井HPW1與p型井HPW2之間之部分設為n型井HNW1，將p型井HPW2與於Y軸方向上與該記憶體胞MC1鄰接之記憶體胞MC1之p型井HPW1之間之部分設為n型井HNW2。
即，實施形態1之半導體裝置之1個記憶體胞MC1中，只要於形成1個記憶體胞MC1之區域ARmc1(參照圖2)之內部，配置n型井HNW1、HNW2此2個n型井即可。因此，相較於比較例1之形成1個記憶體胞MC100之區域ARmc100之面積，本實施形態1之形成1個記憶體胞MC1之區域ARmc1之面積縮小比較例1之n型井HNW103之面積量。
如此，於本實施形態1之半導體裝置中，可縮小單個記憶體胞之面積，而可容易地增加快閃記憶體之容量。
另，於本實施形態1中，例如亦可將半導體基板1S、n型埋入井DNW、p型井HPW1、HPW2、n型井HNW、p+型半導體區域4a、n+型半導體區域8a、p型半導體區域11、以及n型半導體區域12、13等各半 導體區域之導電型統一改變為相反之導電型。此外，亦可將資料寫入動作中施加之各個電壓之極性統一改變為相反之極性(實施形態2中亦相同)。
(實施形態2)
實施形態1之半導體裝置之1個記憶體胞具有資料寫入及抹除用電容元件、與資料讀出用MISFET。相對於此，實施形態2之半導體裝置之1個記憶體胞係除了資料寫入及抹除用電容元件與資料讀出用MISFET以外，還具有輔助電容元件。
<半導體裝置之電路構成>
圖16係實施形態2之半導體裝置之快閃記憶體之主要部分電路圖。另，將圖16所示之平面內相互交叉、較佳為正交之兩個方向設為X軸方向及Y軸方向。
本實施形態2之半導體裝置之快閃記憶體具有記憶體胞陣列MR2。與實施形態1之記憶體胞陣列MR1同樣地，記憶體胞陣列MR2中，於Y軸方向上各自延伸之複數條資料寫入及抹除用之位元線WBL係沿著與Y軸方向交叉、較佳為正交之X軸方向排列。此外，與記憶體胞陣列MR1同樣地，記憶體胞陣列MR2中，於Y軸方向上各自延伸之複數條資料讀出用之位元線RBL係沿著X軸方向排列。進而，與記憶體胞陣列MR1同樣地，記憶體胞陣列MR2中，沿著X軸方向各自延伸且分別相對於位元線WBL及RBL交叉之複數條控制閘極配線CG1(源極線SL)、及複數條控制閘極配線CG0(p型井HPW2)係沿著Y軸方向排列。此外，與記憶體胞陣列MR1同樣地，記憶體胞陣列MR2中，沿著X軸方向各自延伸且分別相對於位元線WBL及RBL交叉之複數條選擇線GS係沿著Y軸方向排列。
另一方面，有別於記憶體胞陣列MR1，實施形態2之記憶體胞陣列MR2中，沿著X軸方向各自延伸且分別相對於位元線WBL及RBL交 叉之複數條控制閘極配線CG2係沿Y軸方向排列。
於如此之位元線WBL、RBL與控制閘極配線CG1、CG2、及選擇線GS之交點附近，電性連接有1位元量的記憶體胞MC2。圖16中例示有由1個記憶體胞MC2構成1位元之情形。
記憶體胞MC2係與實施形態1之記憶體胞MC1同樣地，具有資料寫入及抹除用電容元件CWE、資料讀出用MISFETQR、及選擇MISFETQS。
與記憶體胞MC1同樣地，資料寫入及抹除用電容元件CWE之一電極係電性連接於資料寫入及抹除用之位元線WBL。此外，資料寫入及抹除用電容元件CWE之另一電極係利用後述之圖17及圖18所說明之浮動閘極電極FG之一部分，資料讀出用MISFETQR之閘極電極係浮動閘極電極FG之其他部分。因此，與記憶體胞MC1同樣地，資料寫入及抹除用電容元件CWE之另一電極係電性連接於資料讀出用MISFETQR之閘極電極。而且，資料讀出用MISFETQR之汲極係經由選擇MISFETQS而電性連接於資料讀出用之位元線RBL；資料讀出用MISFETQR之源極係電性連接於兼用作源極線SL之控制閘極配線CG1。選擇MISFETQS之閘極電極係電性連接於選擇線GS。
另一方面，記憶體胞MC2有別於實施形態1之記憶體胞MC1，具有輔助電容元件CA。輔助電容元件CA之一電極係電性連接於控制閘極配線CG2。又，輔助電容元件CA之另一電極係浮動閘極電極FG之一部分。因此，輔助電容元件CA之另一電極係電性連接於資料寫入及抹除用電容元件CWE之另一電極、及資料讀出用MISFETQR之閘極電極。
<記憶體胞之構成>
接著，對本實施形態2之半導體裝置之快閃記憶體之記憶體胞之構成進行說明。圖17係實施形態2之半導體裝置之記憶體胞之平面 圖。圖18係實施形態2之半導體裝置之記憶體胞之剖面圖。圖17及圖18顯示1位元量的記憶體胞。圖18係沿著圖17之A-A線之剖面圖。
另，將圖17所示之平面內相互交叉、較佳為正交之兩個方向設為X軸方向及Y軸方向。此外，圖17中雖顯示有去除導體部7a~7g、絕緣膜6、覆蓋絕緣膜14、矽化物層5a、側壁SW及分離部TI而透視之狀態，但僅顯示覆蓋絕緣膜14之外周。進而，圖17中，為容易觀察圖式，對一部分標註有陰影線。
如上所述，與實施形態1之半導體裝置之快閃記憶體之記憶體胞MC1同樣地，本實施形態2之半導體裝置之快閃記憶體之記憶體胞MC2具有浮動閘極電極FG、資料寫入及抹除用電容元件CWE、及資料讀出用MISFETQR。另一方面，本實施形態2之記憶體胞MC2有別於實施形態1之記憶體胞MC1，具有輔助電容元件CA。因此，以下，以輔助電容元件CA及與輔助電容元件CA相關之部分為中心予以說明。
構成半導體裝置之基板1S、n型埋入井DNW及分離部TI係與實施形態1相同。而且，本實施形態2中，分離部TI係劃分活性區域L1、L2、L3、L4及L5之部分。
於n型埋入井DNW中形成有p型井HPW1、HPW2、及n型井HNW。p型井HPW1、HPW2及n型井HNW係與實施形態1相同。
與實施形態1同樣地，本實施形態2中，如圖17所示，浮動閘極電極FG亦以與p型井HPW1及HPW2平面重疊之方式，以沿著Y軸方向延伸之狀態形成。與實施形態1同樣地，於浮動閘極電極FG與p型井HPW1之活性區域L1平面重疊之位置，配置有資料寫入及抹除用電容元件CWE。此外，與實施形態1同樣地，於浮動閘極電極FG與p型井HPW2之活性區域L2平面重疊之位置，配置有資料讀出用MISFETQR。
另一方面，於浮動閘極電極FG與n型井HNW中之配置於p型井HPW1與p型井HPW2之間之部分即n型井HNW1之活性區域L5平面重疊之位置，配置有作為電容元件之輔助電容元件CA。輔助電容元件CA具有電容電極FGC2、電容絕緣膜10d、p型半導體區域21、及n型井HNW。
電容電極FGC2係由浮動閘極電極FG之一部分形成。此處，將n型井HNW中之配置於p型井HPW1與p型井HPW2之間之部分設為n型井HNW1。此時，電容電極FGC2係浮動閘極電極FG中之形成於與n型井HNW1之活性區域L5平面重疊之位置的部分。此外，電容電極FGC2係形成輔助電容元件CA上方側之電極的部分。
電容絕緣膜10d包含例如氧化矽，形成於電容電極FGC2與基板1S、即n型井HNW1之間。電容絕緣膜10d係以例如熱氧化步驟形成，其厚度為例如12nm左右。
一對p型半導體區域21係在n型井HNW1內，分別相對於電容電極FGC2自對準地形成於平面夾入電容電極FGC2之位置。
p型半導體區域21具有通道側之p-型半導體區域21a、與連接於p-型半導體區域21a之p+型半導體區域21b。雖於p-型半導體區域21a及p+型半導體區域21b含有例如如硼(B)等之相同導電型之雜質，但p+型半導體區域21b之雜質濃度設定為相較於p-型半導體區域21a之雜質濃度更高。p型半導體區域21係電性連接於形成於絕緣膜6之接觸孔CT內之導體部7g。導體部7g係電性連接於控制閘極配線CG2。亦可於與導體部7g相鄰之p+型半導體區域21b之表層之一部分形成矽化物層5a。
p型半導體區域21係與n型井HNW1電性連接。因此，n型井HNW1係形成輔助電容元件CA下方側之電極的部分。
與實施形態1同樣地，本實施形態2中，資料寫入及抹除用電容元件CWE之電容電極FGC1之X軸方向上之長度LNwe亦小於資料讀出 用MISFETQR之閘極電極FGR之X軸方向上之長度LNr。藉此，可使資料寫入及抹除用電容元件CWE之電容值小於資料讀出用MISFETQR之電容元件C之電容值。且，與實施形態1同樣地，藉由使電容元件CWE之電容值小於電容元件C之電容值，可容易地進行資料之寫入及抹除。
再者，本實施形態2中亦未設置上述比較例1中說明之電容元件C100之電容電極FGC100(參照圖14)、即X軸方向上之浮動閘極電極FG之長度大於X軸方向上之資料讀出用MISFETQR之閘極電極FGR之長度的部分。此種情形時，較佳為，資料讀出用MISFETQR之閘極電極FGR係浮動閘極電極FG中，X軸方向上之浮動閘極電極FG之長度最大之部分。
另一方面，於本實施形態2，有別於實施形態1，形成有輔助電容元件CA。因此，可容易地相較於資料讀出用MISFETQR之電容元件C之電容值與輔助電容元件CA之電容值之和，而縮小資料寫入及抹除用電容元件CWE之電容值。且，如在後述之快閃記憶體之資料寫入動作例所說明般，藉由使電容元件CWE之電容值小於電容元件C之電容值與輔助電容元件CA之電容值之和，可容易地增大資料寫入時之耦合比。因此，相較於實施形態1，可容易地進行資料之寫入。
較佳為，資料寫入及抹除用電容元件CWE之電容電極FGC1之X軸方向上之長度LNwe小於輔助電容元件CA之電容電極FGC2之X軸方向上之長度LNa。藉此，可更容易地相較於資料讀出用MISFETQR之電容元件C之電容值與輔助電容元件CA之電容值之和，而縮小資料寫入及抹除用電容元件CWE之電容值。因此，相較於實施形態1，可更容易地進行資料之寫入。
另，與實施形態1同樣地，本實施形態2中，亦較佳為，選擇MISFETQS之閘極電極FGS之X軸方向之長度LNs大於閘極電極FGR之 X軸方向之長度LNr。藉此，於選擇MISFETQS中，可防止或抑制穿通，可減少斷開時之洩漏電流、即關態洩漏電流。另一方面，由於在資料讀出用MISFETQR中，若與選擇MISFETQS相比，並無多大必要防止或抑制穿通，故閘極電極FGR之X軸方向之長度LNr可小於閘極電極FGS之X軸方向之長度LNs。
再者，與實施形態1同樣地，本實施形態2中，亦較佳為，p型半導體區域11與n型半導體區域12所夾持部分之電容電極FGC1之Y軸方向上之寬度WDwe小於n型半導體區域13c與n型半導體區域13d所夾持部分之閘極電極FGR之Y軸方向上之寬度WDr。藉此，由於閘極電極FGR之Y軸方向上之寬度WDr相對較大，故可增大流動於資料讀出用MISFETQR之讀出電流，從而可實現高速讀出。
<資料寫入動作例>
接著，對此種快閃記憶體之資料寫入動作例進行說明。圖19係顯示實施形態2之快閃記憶體之資料寫入動作中對記憶體胞各部之施加電壓之一例的剖面圖。圖19係沿著圖17之A-A線之剖面圖。
資料寫入時，對輔助電容元件CA以外之部分，進行與實施形態1中利用圖4所說明之動作大致相同之動作。首先，利用與實施形態1相同之動作，進行基板1S與p型井HPW1及HPW2之電性分離。此外，利用與實施形態1相同之動作，對資料讀出用MISFETQR及選擇MISFETQS之p型井HPW2，施加例如8V左右之正電壓，對資料寫入及抹除用電容元件CWE之p型井HPW1，施加例如-8V左右之負電壓。進而，對選擇MISFETQS之閘極電極FGS，施加例如8V左右之正電壓，或使閘極電極FGS成為開放狀態(圖19中記作「Open」)。
另一方面，於本實施形態2，有別於實施形態1，自控制閘極配線CG2，通過導體部7g，對輔助電容元件CA之p型半導體區域21，施加例如8V左右之正電壓。此時，如以箭頭AW17示意性所示，連接於 導體部7g之p型半導體區域21與n型井HNW1之間之電位差等於約0V。箭頭AW17係指自箭頭之起始端至末端之電位差等於約0V。
如上，對n型埋入井DNW及資料讀出用MISFETQR之電容元件C下方側電極之p型井HPW2，施加例如8V左右之正電壓。此外，對資料寫入及抹除用電容元件CWE下方側之電極即p型井HPW1，經由p型半導體區域11，施加例如-8V左右之負電壓，即與施加至p型井HPW2之電壓之極性為相反極性的電壓。進而，對輔助電容元件CA之n型井HNW1，施加例如8V左右之正電壓。
藉由如此之電壓施加，可單獨個別控制p型井HPW1與p型井HPW2，且將n型井HNW1控制為與p型井HPW2同電位。藉此，藉由使電子e-利用整個通道之FN穿隧電流，自p型井HPW1通過電容絕緣膜10a而注入至電容電極FGC1，或電洞利用FN穿隧電流，自電容電極FGC1釋放，而寫入資料。
資料寫入時，電容元件C與輔助電容元件CA係經由浮動閘極電極FG而並聯連接，電容元件CWE與電容元件C、輔助電容元件CA兩者經由浮動閘極電極FG而串聯連接。
與實施形態1同樣地，本實施形態2中，亦將電容元件C之電容值設為電容值CAPr，將電容元件CWE之電容值設為電容值CAPwe。此外，將電容元件C下方側之電極即p型井HPW2、與電容元件C上方側之電極即閘極電極FGR之間之電位差設為電位差Vr。且，將電容元件CWE下方側之電極即p型井HPW1、與電容元件CWE上方側之電極即電容電極FGC1之間之電位差設為電位差Vwe。
另一方面，本實施形態2中，將輔助電容元件CA之電容值設為電容值CAPa；將輔助電容元件CA下方側電極即n型井HNW1、與輔助電容元件CA上方側之電極即電容電極FGC2之間之電位差設為電位差Va。如上所述，由於電容元件C與輔助電容元件CA係經由浮動閘極電 極FG而並聯連接，故電位差Va與電位差Vr相等。
此時，藉由增加電容值CAPr與電容值CAPa之和相對於電容值CAPr與電容值CAPa及電容值CAPwe之總和之比，可增加上述式(1)所示之耦合比RC1，從而可增加電容元件CWE之電位差Vwe。藉此，於電容元件CWE中，電子容易利用FN穿隧電流而注入至電容電極FGC1，或電洞容易利用FN穿隧電流而自電容電極FGC1釋放。
電容元件C、輔助電容元件CA及電容元件CWE宜以使電容值CAPr、電容值CAPa及電容值CAPwe滿足下述式(8)CAPr+CAPa>CAPwe (8)
之方式設計。藉由滿足上述式(8)，如上述式(1)所示，可使耦合比RC1大於0.5，而可使電位差Vwe大於電位差Vr、電位差Va。因此，相較於電容元件C，於電容元件CWE中，電子容易利用FN穿隧電流而注入至電容電極FGC1，或，電洞容易利用FN穿隧電流而自電容電極FGC1釋放。
與實施形態1同樣地，將閘極電極FGR之X軸方向之長度設為長度LNr，將閘極電極FGR之Y軸方向之寬度設為寬度WDr。此外，將電容電極FGC1之X軸方向之長度設為長度LNwe，將電容電極FGC1之Y軸方向之寬度設為寬度WDwe。此時，閘極電極FGR之面積Sr係以上述式(4)表示，電容電極FGC1之面積Swe係以上述式(5)表示。
再者，將電容電極FGC2之X軸方向之長度設為長度LNa，將電容電極FGC2之Y軸方向之寬度設為寬度WDa。此時，電容電極FGC2之面積Sa係以下述式(9)Sa=LNa×WDa (9)
表示。例如，電容絕緣膜10a、10d及閘極絕緣膜10b各自之厚度及介電常數相等之情形時，藉由滿足下述式(10)Sr+Sa>Swe (10)
而可滿足上述式(8)。
此處，於圖20之圖表顯示將資料讀出用MISFETQR之電容值CAPr與資料寫入及抹除用電容元件CWE之電容值CAPwe之比設為一定，且改變輔助電容元件CA之電容值CAPa相對於資料讀出用MISFETQR之電容值CAPr之比時之耦合比。圖20之橫軸表示電容值CAPa相對於電容值CAPr之比，圖20之縱軸表示耦合比。另，圖20中係對電容值CAPr與電容值CAPwe之比滿足電容值CAPr：電容值CAPwe=0.686：0.068之情形進行顯示。
圖20之圖表中記作「寫入」之曲線係表示資料寫入時之耦合比RC1。此外，電容值CAPa相對於電容值CAPr之比為0之情形相當於不形成輔助電容元件CA之情形、即實施形態1。
如圖20之圖表中記作「寫入」之曲線所示，形成有輔助電容元件CA之情形(實施形態2)時之資料寫入時之耦合比RC1大於不形成輔助電容元件CA之情形(實施形態1)時之資料寫入時之耦合比RC1。因此，藉由形成輔助電容元件CA，於資料寫入及抹除用電容元件CWE中，可使電子容易地自p型井HPW1，利用FN穿隧電流，通過電容絕緣膜10a而注入至電容電極FGC1，從而可容易地寫入資料。
再者，如圖20中記作「寫入」之曲線所示，耦合比RC1係伴隨輔助電容元件CA之電容值CAPa之增加而增加。因此，藉由增加輔助電容元件CA之電容值CAPa，於資料寫入及抹除用電容元件CWE中，可使電子更容易地自p型井HPW1，利用FN穿隧電流，通過電容絕緣膜10a而注入至電容電極FGC1，從而可更容易地寫入資料。
接著，圖21係顯示實施形態2之快閃記憶體之資料抹除動作中對記憶體胞各部之施加電壓之一例的剖面圖。圖21係沿著圖17之A-A線之剖面圖。
資料抹除時，對輔助電容元件CA以外之部分，進行與實施形態1 中利用圖5所說明之動作大致相同之動作。首先，利用與實施形態1相同之動作，進行基板1S與p型井HPW1、HPW2之電性分離。接著，利用與實施形態1相同之動作，對資料讀出用MISFETQR及選擇MISFETQS之p型井HPW2，施加例如-8V左右之負電壓，對資料寫入及抹除用電容元件CWE之p型井HPW1，施加例如8V左右之正電壓。進而，對選擇MISFETQS之閘極電極FGS，施加例如-8V左右之負電壓，或使閘極電極FGS成為開放狀態(圖21中記作「Open」)。
另一方面，於本實施形態2中，有別於實施形態1，自控制閘極配線CG2，通過導體部7g，對輔助電容元件CA之p型半導體區域21，施加例如0V之電壓。此時，對p型半導體區域21與n型井HNW1之界面，且圖21中粗線所示之界面IF23之pn接合施加逆向偏壓，而產生例如8V左右之電位差。此外，於n型井HNW1之活性區域L5與電容電極FGC2平面重疊之部分的上層，即相當於通道之區域CHa，形成耗盡層DL。接著，對耗盡層DL與n型井HNW1之界面，且圖21中粗線所示之界面IF23之pn接合，施加逆向偏壓，而產生例如8V左右之電位差。
如上，對n型埋入井DNW，施加與資料寫入時施加至n型埋入井DNW之電壓之極性為相同極性之電壓。而且，對資料讀出用MISFETQR之電容元件C下方側電極即p型井HPW2，施加例如-8V左右之負電壓，即與資料寫入時施加至n型埋入井DNW之電壓極性為相反極性之電壓。此外，對資料寫入及抹除用電容元件CWE下方側電極即p型井HPW1，施加例如8V左右之正電壓，即與資料寫入時施加至n型埋入井DNW之電壓極性為相同極性之電壓。進而，對輔助電容元件CA之n型井HNW1施加例如0V之電壓。
藉由如此之電壓施加，可單獨個別控制p型井HPW1與p型井HPW2，且將n型井HNW1控制為與p型井HPW1同電位。藉此，藉由使 電容電極FGC1之浮動閘極電極FG所累積之電子e-利用整個通道之FN穿隧電流，通過電容絕緣膜10a，而釋放至p型井HPW1，或使電洞利用FN穿隧電流而注入至電容電極FGC1，而抹除資料。
不於區域CHa形成耗盡層DL之情形時，電容元件CWE下方側之電極即p型井HPW1、與區域CHa之間之電位差等於約0V。此時，電容元件CWE與輔助電容元件CA係經由浮動閘極電極FG而並聯連接，電容元件C係經由浮動閘極電極FG，與電容元件CWE、輔助電容元件CA兩者串聯連接。因此，上述式(1)所示之耦合比RC1變小。
另一方面，於對p型半導體區域21施加有例如0V之電壓，且於區域CHa形成耗盡層DL之情形時，不對區域CHa施加施加至n型井HNW之8V左右之正電壓。藉此，相較於不於區域CHa形成耗盡層DL之情形，上述式(1)所示之耦合比RC1變大。因此，相較於不於區域CHa形成耗盡層DL之情形，於區域CHa形成耗盡層DL之情形時，於電容元件CWE中，電子容易利用FN穿隧電流自電容電極FGC1釋放，或電洞容易利用FN穿隧電流而注入至電容電極FGC1。
此處，將施加至輔助電容元件CA之p型半導體區域21之電壓設為電壓Vaa，將施加至電容元件CWE下方側之電極即p型井HPW1之電壓設為電壓Vwea。且，於圖20之圖表顯示將電壓Vaa為0V之情形(Vaa=0)、及電壓Vaa等於電壓Vwea之情形(Vaa=Vwea)時，改變電容值CAPa相對於電容值CAPr之比時之耦合比RC1。
圖20中，記作「抹除(Vaa=0)」之曲線表示電壓Vaa為0V之情形。此外，圖20中記作「抹除(Vaa=Vwea)」之曲線表示電壓Vaa等於電壓Vwea之情形。
如圖20中記作「抹除(Vaa=0)」之曲線及記作「抹除(Vaa=Vwea)」之曲線所示，相較於電壓Vaa等於電壓Vwea之情形，電壓Vaa為0V之情形時，耦合比RC1更大。因此，藉由對p型半導體區 域21施加例如0V之電壓，可使電子容易地自資料寫入及抹除用電容元件CWE之p型井HPW1，利用FN穿隧電流，通過電容絕緣膜10a而注入至電容電極FGC1之浮動閘極電極FG，從而可容易地抹除資料。
接著，圖22係顯示實施形態2之快閃記憶體之資料讀出動作中對記憶體胞各部之施加電壓之一例的剖面圖。圖22係沿著圖17之A-A線之剖面圖。
資料讀出時，對輔助電容元件CA及電容元件CWE以外之部分，進行與實施形態1中利用圖6所說明之動作大致相同之動作。首先，利用與實施形態1相同之動作，進行基板1S與p型井HPW1及HPW2之電性分離。接著，利用與實施形態1相同之動作，對資料讀出用MISFETQR之p型井HPW2施加例如0V之電壓，對選擇MISFETQS之閘極電極FGS施加例如作為電源電壓Vcc之3V左右之電壓。
另一方面，於本實施形態2中，有別於實施形態1，自資料寫入及抹除用之位元線WBL，通過導體部7c，對資料寫入及抹除用電容元件CWE之p型半導體區域11、n型半導體區域12及p型井HPW1施加例如作為電源電壓Vcc之3V左右之電壓。此時，因p型半導體區域11及p型井HPW1同為p型半導體，故如以箭頭AW33示意性所示，p型半導體區域11與p型井HPW1之間之電位差等於約0V。箭頭AW33係指自箭頭之起始端至末端之電位差等於約0V。此外，因p型半導體區域11與p型井HPW1之間之電位差等於約0V，故如以箭頭AW34示意性所示，n型半導體區域12與p型井HPW1之間之電位差亦等於約0V。箭頭AW34係指自箭頭之起始端至末端之電位差等於約0V。
再者，於本實施形態2中，有別於實施形態1，自控制閘極配線CG2，通過導體部7g，對輔助電容元件CA之p型半導體區域21，施加例如作為電源電壓Vcc之3V左右之電壓。此時，如以箭頭AW35及AW36示意性所示，p型半導體區域21與n型井HNW1之間之電位差等 於約0V。箭頭AW35及AW36係指自箭頭之起始端至末端之電位差等於約0V。
另，由於對p型井HPW1與n型井HNW1之界面之pn接合施加順向偏壓，故如以箭頭AW37示意性所示，p型井HPW1與n型井HNW1之間之電位差等於約0V。箭頭AW37係指自箭頭之起始端至末端之電位差等於約0V。
如上，對n型埋入井DNW施加例如電源電壓Vcc。並且，對資料讀出用MISFETQR之電容元件C下方側之電極即p型井HPW2，施加例如0V電壓，對資料寫入及抹除用電容元件CWE下方側之電極即p型井HPW1，施加例如電源電壓Vcc。且，進而於對輔助電容元件CA之n型井HNW1施加有例如電源電壓Vcc之狀態下，選擇MISFETQS成為導通狀態。在如此之狀態下，依據資料讀出用MISFETQR之通道中是否流通汲極電流，讀出被選定之記憶體胞所記憶之資料為0或1之何者。即，基於流動於資料讀出用MISFETQR之一對n型半導體區域13之一n型半導體區域13c與另一n型半導體區域13d之間之電流值，而讀出記憶體胞MC2記憶之資料。
藉由如上之電壓施加，資料讀出時，電容元件CWE與輔助電容元件CA係經由浮動閘極電極FG而並聯連接，電容元件C係經由浮動閘極電極FG，與電容元件CWE、輔助電容元件CA兩者串聯連接。
此時，藉由增加電容值CAPwe與電容值CAPa之和相對於電容值CAPr與電容值CAPa及電容值CAPwe之總和之比，可增加上述式(7)所示之耦合比RC2，可增加電容元件C之電位差Vr。藉此，可提高讀出記憶體胞MC2所記憶之資料時之可靠性。
此處，圖20之圖表中記作「讀出(選擇)」之曲線係表示讀出時之耦合比RC2。
如圖20之圖表中記作「讀出(選擇)」之曲線所示，形成有輔助電 容元件CA之情形(實施形態2)之資料讀出時之耦合比RC2大於不形成輔助電容元件CA之情形(實施形態1)之資料讀出時之耦合比RC2。此外，耦合比RC2係伴隨輔助電容元件CA之電容值CAPa之增加而增加。例如，不形成輔助電容元件CA之情形時，耦合比RC2小於0.1，而形成輔助電容元件CA，且輔助電容元件CA之電容值CAPa相對於資料讀出用MISFETQR之電容值CAPr之比為0.5以上之情形時，耦合比RC2大於0.3。如此，藉由形成輔助電容元件CA，可增大資料讀出用MISFETQR之電容元件C下方側之電極即p型井HPW2、與上方側電極即閘極電極FGR之間之電位差，從而可提高讀出記憶體胞MC2所記憶之資料時之可靠性。
另，圖20之圖表中記作「讀出(非選擇)」之曲線表示未被選擇之記憶體胞MC2，即選擇MISFETQS未成為導通狀態之記憶體胞MC2之讀出時之耦合比RC2。該情形時，自資料寫入用之位元線RBL，通過導體部7f，對選擇MISFETQS之另一n型半導體區域13e，施加例如0V之電壓。此外，自資料寫入及抹除用之位元線WBL，通過導體部7c，對資料寫入及抹除用電容元件CWE之p型井HPW1，施加0V之電壓。如圖20之圖表中記作「讀出(非選擇)」之曲線及記作「讀出(選擇)」之曲線所示，未被選擇之記憶體胞MC2之資料讀出時之耦合比RC2小於被選定之記憶體胞MC2之資料讀出時之耦合比RC2。
<半導體裝置之製造方法>
根據本實施形態2之半導體裝置之製造方法，係於實施形態1之半導體裝置之製造方法中，形成p-型半導體區域11a時，於形成輔助電容元件CA之區域中注入p型雜質之區域IPP3(參照圖17)，形成p-型半導體區域21a。此外，根據本實施形態2之半導體裝置之製造方法，係於實施形態1之半導體裝置之製造方法中，形成p+型半導體區域11b時，於形成輔助電容元件CA之區域中注入p型雜質之區域IPP3(參照 圖17)，形成p+型半導體區域21b。而關於除此以外之其他方面，本實施形態2之半導體裝置之製造方法可設為與實施形態1之半導體裝置之製造方法相同。
<本實施形態之主要特徵與效果>
與實施形態1之半導體裝置之記憶體胞MC1同樣地，本實施形態2之半導體裝置之記憶體胞MC2具有資料寫入及抹除用電容元件CWE、資料讀出用MISFETQR、及選擇MISFETQS。此外，本實施形態2之半導體裝置之記憶體胞MC2有別於實施形態1之半導體裝置之記憶體胞MC1，具有輔助電容元件CA。
輔助電容元件CA形成於n型井HNW中之p型井HPW1與p型井HPW2之間之部分即n型井HNW1。因此，本實施形態2之形成1個記憶體胞MC2之區域ARmc2(參照圖17)之面積可設為與實施形態1之形成1個記憶體胞MC1之區域ARmc1(參照圖2)之面積相等。因此，本實施形態2之半導體裝置具有例如可縮小單個記憶體胞之面積等，與實施形態1之半導體裝置同樣之效果。
進而，本實施形態2之半導體裝置之1個記憶體胞MC2藉由具有輔助電容元件CA，相較於實施形態1，可增大資料寫入時之耦合比RC1。此外，可增大資料寫入時之資料寫入及抹除用電容元件CWE下方側電極即p型井HPW1、與上方側電極即電容電極FGC1之間之電位差。因此，相較於實施形態1，於電容元件CWE中，由於電子容易利用FN穿隧電流而注入至電容電極FGC1等，故可容易地進行資料之寫入。
另一方面，實施形態1之半導體裝置中，電容值CAPr大於電容值CAPwe之情形時，資料讀出時，無法容易地增大資料讀出用MISFETQR之電容元件C下方側電極即p型井HPW2、與上方側電極即閘極電極FGR之間之電位差。
然而，本實施形態2之半導體裝置中，資料讀出時，藉由調整施加至輔助電容元件CA之p型半導體區域21之電壓，相較於實施形態1，可容易地增大資料讀出時之耦合比RC2。藉此，可增大資料讀出用MISFETQR之電容元件C下方側電極即p型井HPW2、與上方側電極即閘極電極FGR之間之電位差，從而可提高讀出記憶體胞MC2所記憶之資料時之可靠性。
另，若與實施形態1之資料抹除時之耦合比RC1相比，本實施形態2之資料抹除時之耦合比RC1略有降低。然而，實施形態1之資料讀出時之耦合比RC2雖小於例如0.1，但本實施形態2之資料讀出時之耦合比RC2卻大於例如0.3。因此，相較於實施形態1，本實施形態2之提高讀出記憶體胞MC2所記憶之資料時之可靠性的效果更大。
以上，雖已基於實施形態具體說明由本發明者完成之發明，但本發明並非限定於上述實施形態，而當然可在不脫離其主旨之範圍內進行各種變更。
1S‧‧‧基板(半導體基板)
4a‧‧‧p+型半導體區域
8a‧‧‧n+型半導體區域
11‧‧‧p型半導體區域
12‧‧‧n型半導體區域
13‧‧‧n型半導體區域
13c‧‧‧n型半導體區域
13d‧‧‧n型半導體區域
13e‧‧‧n型半導體區域
14‧‧‧覆蓋絕緣膜
ARmc1‧‧‧區域
C‧‧‧電容元件
CT‧‧‧接觸孔
CWE‧‧‧資料寫入及抹除用電容元件
DNW‧‧‧n型埋入井
FG‧‧‧浮動閘極電極
FGC1‧‧‧電容電極
FGR‧‧‧閘極電極
FGS‧‧‧閘極電極
HNW‧‧‧n型井
HNW1‧‧‧n型井
HNW2‧‧‧n型井
HPW1‧‧‧p型井
HPW2‧‧‧p型井
IPN1‧‧‧區域
IPN2‧‧‧區域
IPP1‧‧‧區域
IPP2‧‧‧區域
L1‧‧‧活性區域
L2‧‧‧活性區域
L3‧‧‧活性區域
L4‧‧‧活性區域
LNr‧‧‧長度
LNs‧‧‧長度
LNwe‧‧‧長度
MC1‧‧‧記憶體胞
MR1‧‧‧記憶體胞陣列
QR‧‧‧資料讀出用MISFET
QS‧‧‧選擇MISFET
WDr‧‧‧寬度
WDwe‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向

Claims (17)

  1. 一種半導體裝置，其包含：半導體基板；第1導電型之第1井，其形成於上述半導體基板之主表面；第2井，其係具有與上述第1導電型相反之導電型之第2導電型之井，且以內包於上述第1井之方式配置；第3井，其係上述第2導電型之井，於與上述第2井電性分離之狀態下，以沿著上述第2井，內包於上述第1井之方式配置；及非揮發性記憶體胞，其係以與上述第2井及上述第3井平面重疊之方式配置；上述非揮發性記憶體胞包含：浮動閘極電極，其係以與上述第2井及上述第3井平面重疊之方式，於第1方向上延伸配置；資料寫入及抹除用元件，其配置於上述浮動閘極電極與上述第2井平面重疊之第1位置；及資料讀出用場效電晶體，其配置於上述浮動閘極電極與上述第3井平面重疊之第2位置；上述資料寫入及抹除用元件包含：第1電極，其係上述浮動閘極電極中之形成於上述第1位置之部分；第1絕緣膜，其形成於上述第1電極及上述半導體基板之間；第1半導體區域及第2半導體區域，其分別形成於上述第2井內夾有上述第1電極之位置；及上述第2井；上述資料讀出用場效電晶體包含： 第2電極，其係上述浮動閘極電極中之形成於上述第2位置之部分；第2絕緣膜，其形成於上述第2電極及上述半導體基板之間；及第3半導體區域及第4半導體區域，其分別形成於上述第3井內夾有上述第2電極之位置；上述第1半導體區域係上述第1導電型之半導體區域；上述第2半導體區域係上述第2導電型之半導體區域；上述第3半導體區域及上述第4半導體區域係上述第1導電型之半導體區域；且與上述第1方向交叉之第2方向上之上述第1電極之長度，小於上述第2方向上之上述第2電極之長度。
  2. 如請求項1之半導體裝置，其中上述第1半導體區域與上述第2半導體區域所夾持之部分之上述第1電極之面積，小於上述第3半導體區域與上述第4半導體區域所夾持之部分之上述第2電極之面積。
  3. 如請求項1之半導體裝置，其中上述非揮發性記憶體胞包含選擇上述非揮發性記憶體胞之選擇用場效電晶體；上述選擇用場效電晶體包含：閘極電極，其係以於上述第3井中夾持上述第4半導體區域且與上述第2電極相反側之部分平面重疊之方式，於上述第1方向上延伸配置；第3絕緣膜，其形成於上述閘極電極及上述半導體基板之間；及第5半導體區域，其形成於上述第3井內； 上述閘極電極係與上述浮動閘極電極電性分離；上述資料讀出用場效電晶體及上述選擇用場效電晶體共用上述第4半導體區域；上述第4半導體區域及上述第5半導體區域分別形成於上述第3井內夾有上述閘極電極之位置；且上述第2方向上之上述閘極電極之長度，大於上述第2方向上之上述第2電極之長度。
  4. 如請求項1之半導體裝置，其中上述非揮發性記憶體胞之讀出動作時，基於流動於上述資料讀出用場效電晶體之上述第3半導體區域與上述第4半導體區域之間之電流值，讀出上述非揮發性記憶體胞所記憶之資料。
  5. 如請求項1之半導體裝置，其中上述第2電極係上述浮動閘極電極中，上述第2方向上之上述浮動閘極電極之長度最大之部分。
  6. 如請求項1之半導體裝置，其中在上述第1位置與上述第2位置之間之任意位置，上述第2方向上之上述浮動閘極電極之長度，為上述第2方向上之上述第1電極之長度以上。
  7. 如請求項1之半導體裝置，其中上述非揮發性記憶體胞之寫入動作時，藉由對上述第1井及上述第3井施加第1電壓，且對上述第2井經由上述第2半導體區域施加與上述第1電壓之極性為相反極性之第2電壓，來單獨個別控制上述第2井及上述第3井；且上述非揮發性記憶體胞之抹除動作時，藉由對上述第1井施加與上述第1電壓之極性為相同極性之第3電壓，對上述第2井經由上述第2半導體區域施加上述第3電壓，且對上述第3井施加與上 述第1電壓之極性為相反極性之第4電壓，來單獨個別控制上述第2井及上述第3井。
  8. 如請求項7之半導體裝置，其中上述非揮發性記憶體胞之寫入動作及抹除動作，係於上述資料寫入及抹除用元件利用FN穿隧電流而進行。
  9. 如請求項1之半導體裝置，其中上述第1半導體區域與上述第2半導體區域所夾持之部分之上述第1電極之上述第1方向上之寬度，小於上述第3半導體區域與上述第4半導體區域所夾持之部分之上述第2電極之上述第1方向上之寬度。
  10. 如請求項1之半導體裝置，其包含：第4井，其係上述第1導電型之井，且配置於上述第2井與上述第3井之間；上述非揮發性記憶體胞包含電容元件，其配置於上述浮動閘極電極與上述第4井平面重疊之第3位置；上述電容元件包含：第3電極，其係上述浮動閘極電極中之形成於上述第3位置之部分；第4絕緣膜，其形成於上述第3電極及上述半導體基板之間；第6半導體區域及第7半導體區域，其分別形成於上述第4井內夾有上述第3電極之位置；及上述第4井；上述第6半導體區域及上述第7半導體區域，係上述第2導電型之半導體區域。
  11. 如請求項10之半導體裝置，其中上述第1半導體區域與上述第2半導體區域所夾持之部分之上 述第1電極之面積，小於上述第3半導體區域與上述第4半導體區域所夾持之部分之上述第2電極之面積。
  12. 如請求項10之半導體裝置，其中上述非揮發性記憶體胞包含選擇上述非揮發性記憶體胞之選擇用場效電晶體；上述選擇用場效電晶體包含：閘極電極，其係以於上述第3井中夾持上述第4半導體區域且與上述第2電極相反側之部分平面重疊之方式，於上述第1方向上延伸配置；第5絕緣膜，其形成於上述閘極電極及上述半導體基板之間；第8半導體區域，其形成於上述第3井內；上述閘極電極係與上述浮動閘極電極電性分離；上述資料讀出用場效電晶體及上述選擇用場效電晶體共用上述第4半導體區域；上述第4半導體區域及上述第8半導體區域分別形成於上述第3井內夾有上述閘極電極之位置；且上述第2方向上之上述閘極電極之長度，大於上述第2方向上之上述第2電極之長度。
  13. 如請求項10之半導體裝置，其中上述非揮發性記憶體胞之讀出動作時，基於流動於上述資料讀出用場效電晶體之上述第3半導體區域與上述第4半導體區域之間之電流值，讀出上述非揮發性記憶體胞所記憶之資料。
  14. 如請求項10之半導體裝置，其中上述第2電極係上述浮動閘極電極中，上述第2方向上之上述浮動閘極電極之長度最大之部分。
  15. 如請求項10之半導體裝置，其中 上述非揮發性記憶體胞之寫入動作時，藉由對上述第1井及上述第3井施加第1電壓，且對上述第2井經由上述第2半導體區域施加與上述第1電壓之極性為相反極性之第2電壓，來單獨個別控制上述第2井及上述第3井；且上述非揮發性記憶體胞之抹除動作時，藉由對上述第1井施加與上述第1電壓之極性為相同極性之第3電壓，對上述第2井經由上述第2半導體區域施加上述第3電壓，且對上述第3井施加與上述第1電壓之極性為相反極性之第4電壓，來單獨個別控制上述第2井及上述第3井。
  16. 如請求項15之半導體裝置，其中上述非揮發性記憶體胞之寫入動作及抹除動作，係於上述資料寫入及抹除用元件利用FN穿隧電流而進行。
  17. 如請求項10之半導體裝置，其中上述第1半導體區域與上述第2半導體區域所夾持之部分之上述第1電極之上述第1方向上之寬度，小於上述第3半導體區域與上述第4半導體區域所夾持之部分之上述第2電極之上述第1方向上之寬度。
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