TWI663711B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件及其製造方法。半導體元件包括一半導體基板、一穿隧氧化層、一電荷儲存層以及一控制閘極。半導體基板具有一穿隧井(tunneling well)。穿隧氧化層設置於穿隧井上。穿隧氧化層包括一第一穿隧氧化區段、一第二穿隧氧化區段及一第三穿隧氧化區段。第一穿隧氧化區段具有一第一厚度，第二穿隧氧化區段具有一第二厚度，第三穿隧氧化區段具有一第三厚度，且第一厚度、第二厚度和第三厚度彼此係為不同。電荷儲存層設置於穿隧氧化層上，控制閘極設置於電荷儲存層上。

Description

半導體元件及其製造方法
本揭露內容是有關於一種半導體元件及其製造方法，且特別是有關於一種用於記憶裝置的半導體元件及其製造方法。
因應目前記憶裝置的尺寸微小化以及記憶密度增大的需求與趨勢，因而大幅提高記憶裝置之製作的困難。因此具有較大記憶密度且較小尺寸的記憶裝置之製作與改良，已經成為目前業界研究的主要課題。
本揭露內容係有關於一種半導體元件及其製造方法。根據本揭露內容之實施例，經由給予三種不同的操作電壓而可以選擇具有不同厚度的三個不同穿隧氧化區段，便可以表達出三種不同的記憶狀態，因此可以有效減少記憶裝置中的元件數量及面積，進而提高記憶密度。
根據本揭露內容之一實施例，係提出一種半導體元 件。半導體元件包括一半導體基板、一穿隧氧化層、一電荷儲存層以及一控制閘極。半導體基板具有一穿隧井(tunneling well)。穿隧氧化層設置於穿隧井上。穿隧氧化層包括一第一穿隧氧化區段、一第二穿隧氧化區段及一第三穿隧氧化區段。第一穿隧氧化區段具有一第一厚度，第二穿隧氧化區段具有一第二厚度，第三穿隧氧化區段具有一第三厚度，且第一厚度、第二厚度和第三厚度彼此係為不同。電荷儲存層設置於穿隧氧化層上，控制閘極設置於電荷儲存層上。
根據本揭露內容之另一實施例，係提出一種半導體元件的製造方法。半導體元件的製造方法包括以下步驟：提供一半導體基板，此半導體基板具有一穿隧井；形成一穿隧氧化層於穿隧井上，其中形成穿隧氧化層包括：形成一第一穿隧氧化區段，具有一第一厚度；形成一第二穿隧氧化區段，具有一第二厚度；及形成一第三穿隧氧化區段，具有一第三厚度，其中第一厚度、第二厚度和第三厚度彼此係為不同；形成一電荷儲存層於穿隧氧化層上；以及形成一控制閘極於電荷儲存層上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10、20A、20B‧‧‧半導體元件
100‧‧‧半導體基板
110‧‧‧穿隧井
200‧‧‧穿隧氧化層
200a、300a、500a‧‧‧上表面
210‧‧‧第一穿隧氧化區段
220‧‧‧第二穿隧氧化區段
230‧‧‧第三穿隧氧化區段
300‧‧‧電荷儲存層
310‧‧‧第一氧化層
310T‧‧‧第一凹槽
311‧‧‧第一部份
312‧‧‧第二部份
400‧‧‧控制閘極
500‧‧‧絕緣層
600‧‧‧襯墊氧化層
700‧‧‧圖案化硬遮罩
710‧‧‧開口
810‧‧‧氧化層
820‧‧‧電荷儲存材料
830‧‧‧絕緣材料
900‧‧‧硬遮罩
IMP‧‧‧佈植製程
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度
T4、T5‧‧‧厚度
W1、W2、W3‧‧‧剖面寬度
第1A圖繪示本揭露內容之一實施例之半導體元件之上視圖。
第1B圖繪示沿第1A圖的剖面線1B-1B’之剖視圖。
第2A圖繪示本揭露內容之另一實施例之半導體元件之示意圖。
第2B圖繪示本揭露內容之再一實施例之半導體元件之示意圖。
第3A圖~第3J圖繪示依照本發明之一實施例之一種半導體元件的製造方法示意圖。
在此揭露內容之實施例中，係提出一種半導體元件及其製造方法。實施例及對應圖式僅用以作為範例說明，並不會限縮本發明欲保護之範圍。並且，圖式及發明說明中具有相同標號的元件係為相同。此外，需注意的是，圖式上的尺寸比例並非一定按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。
第1A圖繪示本揭露內容之一實施例之半導體元件之上視圖，第1B圖繪示沿第1A圖的剖面線1B-1B’之剖視圖。如第1A~1B圖所示，半導體元件10包括一半導體基板100、一穿隧氧化層200、一電荷儲存層300以及一控制閘極400。半導體基板100具有一穿隧井(tunneling well)110。穿隧氧化層200設置於穿隧井110上。穿隧氧化層200包括一第一穿隧氧化區段210、一第二穿隧氧化區段220及一第三穿隧氧化區段230。第一穿隧氧化區段210具有一第一厚度T1，第二穿隧氧化區段220具 有一第二厚度T2，第三穿隧氧化區段230具有一第三厚度T3，且第一厚度T1、第二厚度T2和第三厚度T3彼此係為不同。電荷儲存層300設置於穿隧氧化層200上，控制閘極400設置於電荷儲存層300上。
根據本揭露內容之實施例，半導體元件10例如是記憶裝置，穿隧氧化層200包括具有三種不同厚度(第一厚度T1、第二厚度T2和第三厚度T3)的三個穿隧氧化區段(第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230)，因而可以對應至三種不同的操作電壓，可以呈現三種不同的記憶狀態(memory states)。也就是說，根據本揭露內容之實施例，不需要以三個記憶單元表達三個記憶狀態，而僅需要單一個記憶單元，經由給予三種不同的操作電壓而可以選擇具有不同厚度的穿隧氧化區段，便可以表達出三種不同的記憶狀態，因此可以有效減少記憶裝置中的元件數量及面積，進而提高記憶密度。
根據本揭露內容之實施例，第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230的其中一者相鄰於且直接接觸另外兩者。如第1A~1B圖所示，第一穿隧氧化區段210相鄰於第二穿隧氧化區段220和第三穿隧氧化區段230，且第一穿隧氧化區段210直接接觸第二穿隧氧化區段220和第三穿隧氧化區段230。
如第1A~1B圖所示，第一穿隧氧化區段210位於第二穿隧氧化區段220和第三穿隧氧化區段230之間，且第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230形成連續的穿隧氧化層200。
一些實施例中，第一厚度T1大於第二厚度T2約36~38埃(Å)，第二厚度T2大於第三厚度T3約3~5埃。
一些實施例中，第一厚度T1例如是56.5~57.5埃，第二厚度T2例如是19.5~20.5埃，第三厚度T3例如是15.5~16.5埃。
如第1B圖所示，由於穿隧氧化層200的第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230均形成於穿隧井110上且具有不同的厚度，使得穿隧氧化層200的上表面200a對應於厚度變異而具有不平整的型態。
實施例中，如第1B圖所示，電荷儲存層300直接形成於穿隧氧化層200的上表面200a上，電荷儲存層300的一上表面300a係實質上共形於穿隧氧化層200的上表面200a。
實施例中，如第1B圖所示，半導體元件10可更包括一絕緣層500。絕緣層500位於電荷儲存層300和控制閘極400之間。一些實施例中，絕緣層500具有一厚度T4例如是39~41埃。
實施例中，如第1B圖所示，絕緣層500直接形成於電荷儲存層300的上表面300a上，絕緣層500的一上表面500a係實質上共形於電荷儲存層300的上表面300a，因而絕緣層500的上表面500a係實質上共形於穿隧氧化層200的上表面200a。
一些實施例中，如第1A~1B圖所示，第一穿隧氧化區段210的剖面寬度W1、第二穿隧氧化區段220的剖面寬度W2和第三穿隧氧化區段230的剖面寬度W3係為實質上相同。
一些實施例中，如第1A圖所示，第一穿隧氧化區 段210、第二穿隧氧化區段220和第三穿隧氧化區段230的上視圖案例如是長方形，各個長方形的穿隧氧化區段的寬度即為上述的剖面寬度W1、W2和W3。實施例中，如第1A圖所示，長方形的第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230以長邊並排相鄰設置。需注意的是，上述之上視圖案僅為實施例，係用以例示說明之用，並非用以解釋為本揭露內容的實施限制。
一些實施例中，電荷儲存層300具有一厚度T5例如是69~71埃。
第2A圖繪示本揭露內容之另一實施例之半導體元件之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
本實施例之半導體元件20A與前述實施例之半導體元件10的差異主要在於穿隧氧化層200的第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230的配置。如第2A圖所示，第二穿隧氧化區段220相鄰於第一穿隧氧化區段210和第三穿隧氧化區段230，且第二穿隧氧化區段220直接接觸第一穿隧氧化區段210和第三穿隧氧化區段230。
如第2A圖所示，第二穿隧氧化區段220位於第一穿隧氧化區段210和第三穿隧氧化區段230之間，且第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230形成連續的穿隧氧化層200。
第2B圖繪示本揭露內容之再一實施例之半導體元 件之示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
本實施例之半導體元件20B與前述實施例之半導體元件10的差異主要在於穿隧氧化層200的第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230的配置。如第2B圖所示，第三穿隧氧化區段230相鄰於第一穿隧氧化區段210和第二穿隧氧化區段220，且第三穿隧氧化區段230直接接觸第一穿隧氧化區段210和第二穿隧氧化區段220。
如第2B圖所示，第三穿隧氧化區段230位於第一穿隧氧化區段210和第二穿隧氧化區段220之間，且第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230形成連續的穿隧氧化層200。
需注意的是，前述如第1A~1B、2A和2B圖所示的結構中，第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230的配置方式僅為實施例，係用以例示說明之用，並非用以解釋為本揭露內容的實施限制。根據本揭露內容之實施例，穿隧氧化層200的第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段230的排列順序可以任意調換，滿足各個具有不同厚度而能夠達到表達三種不同記憶狀態即可。
以下係就實施例作進一步說明。以下係列出一實施例之內容，以說明本揭露內容之半導體元件的特性。然而以下之實施例僅為例示說明之用，而不應被解釋為本揭露內容實施之限制。
表1列出一實施例之第一穿隧氧化區段210的第一厚度T1、第二穿隧氧化區段220的第二厚度T2和第三穿隧氧化區段230的第三厚度T3，以及各個穿隧氧化區段所對應的編程電壓及抹除電壓。表1中，VP表示編程電壓，VE表示抹除電壓。
由表1可看出，經由給予三種不同的操作電壓(編程電壓、抹除電壓)而可以選擇具有不同厚度的三個穿隧氧化區段，可以表達出三種不同的記憶狀態。
第3A圖~第3J圖繪示依照本發明之一實施例之一種半導體元件的製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
請參照第3A圖，提供一半導體基板100，半導體基板100具有一穿隧井(tunneling well)110。
實施例中，如第3A圖所示，可形成一襯墊氧化層(pad oxide)600於穿隧井110上，並且形成一圖案化硬遮罩700於襯墊氧化層600上。圖案化硬遮罩700具有一開口710，開口710用於定義穿隧井110的位置。實施例中，例如是進行一佈植 製程IMP以形成穿隧井110於半導體基板100中。實施例中，穿隧井110例如是P型井。
請參照第3B圖，移除開口710中對應於穿隧井110上方的部分襯墊氧化層600。實施例中，例如是以一蝕刻製程移除部分襯墊氧化層600。
請參照第3C圖，移除圖案化硬遮罩700。
請參照第3D圖~第3J圖，形成穿隧氧化層200於穿隧井110上，其中形成穿隧氧化層200包括：形成具有一第一厚度T1的第一穿隧氧化區段210、形成具有第二厚度T2的第二穿隧氧化區段220及形成具有第三厚度T3的第三穿隧氧化區段230，其中第一厚度T1、第二厚度T2和第三厚度T3彼此係為不同。形成穿隧氧化層200的製程方法例如包括以下步驟。
如第3D圖所示，形成一第一氧化層310於半導體基板100上。實施例中，第一氧化層310具有和後續形成的第一穿隧氧化區段210相同的厚度，也就是說，第一氧化層310具有第一厚度T1。
如第3E圖所示，移除第一氧化層310的一第一部份311以形成一第一凹槽310T。實施例中，例如以一黃光蝕刻製程移除第一氧化層310的第一部份311。接著，將第二穿隧氧化區段220係形成於第一凹槽310T中。實施例中，例如是將氧化物填入第一凹槽310T中至第二穿隧氧化區段220所預定的第二厚度T2。
如第3F圖所示，將氧化物填入第一凹槽310T中以形成第二穿隧氧化區段220之後，移除第一氧化層310的一第二 部份312以形成第一穿隧氧化區段210。如第3E圖~第3F圖所示，預定要移除的第二部份312係位於第一凹槽310T和形成的第一穿隧氧化區段210的兩側、且位於穿隧井110的複數個邊界110b之上方，使第一凹槽310T和形成的第一穿隧氧化區段210位於穿隧井110的邊界110b之內。實施例中，例如以一黃光蝕刻製程移除第一氧化層310的第二部份312。
如第3G圖所示，在形成第一穿隧氧化區段210和第二穿隧氧化區段220之後，形成氧化層810於半導體基板100上。實施例中，氧化層810具有和後續形成的第三穿隧氧化區段230相同的厚度，也就是說，氧化層810具有第三厚度T3。氧化層810相鄰於第一穿隧氧化區段210和第二穿隧氧化區段220，且氧化層810直接接觸第一穿隧氧化區段210和第二穿隧氧化區段220。
接著，如第3G圖所示，形成電荷儲存材料820於氧化層810上，以及形成絕緣材料830於電荷儲存材料820上。實施例中，電荷儲存材料820具有和後續形成的電荷儲存層300相同的厚度，也就是說，電荷儲存材料820具有厚度T5。實施例中，絕緣材料830具有和後續形成的絕緣層500相同的厚度，也就是說，絕緣材料830具有厚度T4。
如第3H圖所示，移除部分的氧化層810、電荷儲存材料820和絕緣材料830，留下的氧化層810、電荷儲存材料820和絕緣材料830覆蓋穿隧井110對應的區域，且電荷儲存材料820和絕緣材料830覆蓋第一穿隧氧化區段210和第二穿隧氧化區段220。
如第3I圖所示，形成控制電極400於絕緣材料830上，以及形成硬遮罩900於控制電極400上。實施例中，控制電極400的材料例如是多晶矽。
如第3J圖所示，移除部分氧化層810、電荷儲存材料820和絕緣材料830以形成第三穿隧氧化區段230、電荷儲存層300和絕緣層500於穿隧井110上且位於穿隧井110的邊界110b之內；也就是說，形成電荷儲存層300和形成第三穿隧氧化區段230係於同一個步驟進行。並且，移除硬遮罩900。至此，形成包括第一穿隧氧化區段210、第二穿隧氧化區段220和第三穿隧氧化區段的穿隧氧化層200。也就是說，實施例中，形成第三穿隧氧化區段230係於形成第二穿隧氧化區段220之後進行，並且，形成電荷儲存層300係於形成第一穿隧氧化區段210和形成第二穿隧氧化區段220之後進行。如第3J圖所示，電荷儲存層300形成於穿隧氧化層200上，控制閘極400形成於電荷儲存層300上。實施例中，如第3J圖所示，絕緣層500形成於電荷儲存層300上，並且在絕緣層500形成於電荷儲存層300上之後，控制閘極400形成於絕緣層500上。
至此，形成如第1A~1B圖所示的半導體元件10。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (23)

  1. 一種半導體元件，包括：一半導體基板，具有一穿隧井(tunneling well)；一穿隧氧化層，設置於該穿隧井上，其中該穿隧氧化層包括：一第一穿隧氧化區段，具有一第一厚度；一第二穿隧氧化區段，具有一第二厚度；及一第三穿隧氧化區段，具有一第三厚度，其中該第一厚度、該第二厚度和該第三厚度彼此係為不同；一電荷儲存層，設置於該穿隧氧化層上；以及一控制閘極，設置於該電荷儲存層上。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一厚度大於該第二厚度約36~38埃(Å)，該第二厚度大於該第三厚度約3~5埃。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一厚度係為56.5~57.5埃。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第二厚度係為19.5~20.5埃。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第三厚度係為15.5~16.5埃。
  6. 如申請專利範圍第1項所述之半導體元件，更包括一絕緣層，位於該電荷儲存層和該控制閘極之間。
  7. 如申請專利範圍第6項所述之半導體元件，其中該絕緣層具有一厚度係為39~41埃。
  8. 如申請專利範圍第6項所述之半導體元件，其中該絕緣層的一上表面係實質上共形於該穿隧氧化層的一上表面。
  9. 如申請專利範圍第1項所述之半導體元件，其中該電荷儲存層具有一厚度係為69~71埃。
  10. 如申請專利範圍第1項所述之半導體元件，其中該第一穿隧氧化區段、該第二穿隧氧化區段和該第三穿隧氧化區段的其中一者相鄰於且直接接觸另外兩者。
  11. 如申請專利範圍第1項所述之半導體元件，其中該第一穿隧氧化區段的一剖面寬度、該第二穿隧氧化區段的一剖面寬度和該第三穿隧氧化區段的一剖面寬度係為實質上相同。
  12. 一種半導體元件的製造方法，包括：提供一半導體基板，該半導體基板具有一穿隧井(tunneling well)；形成一穿隧氧化層於該穿隧井上，其中形成該穿隧氧化層包括：形成一第一穿隧氧化區段，具有一第一厚度；形成一第二穿隧氧化區段，具有一第二厚度；及形成一第三穿隧氧化區段，具有一第三厚度，其中該第一厚度、該第二厚度和該第三厚度彼此係為不同；形成一電荷儲存層於該穿隧氧化層上；以及形成一控制閘極於該電荷儲存層上。
  13. 如申請專利範圍第12項所述之半導體元件的製造方法，其中提供該半導體基板包括：進行一佈植製程以形成該穿隧井於該半導體基板中。
  14. 如申請專利範圍第12項所述之半導體元件的製造方法，其中形成該第一穿隧氧化區段包括：形成一第一氧化層於該半導體基板上；移除該第一氧化層的一第一部份以形成一第一凹槽；以及移除該第一氧化層的一第二部份以形成該第一穿隧氧化區段於該穿隧井上，其中該第二部份係位於該第一凹槽和該第一穿隧氧化區段的兩側且位於該穿隧井的複數個邊界之上方，使該第一凹槽和該第一穿隧氧化區段係位於該穿隧井的該些邊界之內。
  15. 如申請專利範圍第14項所述之半導體元件的製造方法，其中形成該第二穿隧氧化區段包括：將一氧化物填入該第一凹槽中，其中移除該第二部份係於將該氧化物填入該第一凹槽中之後進行。
  16. 如申請專利範圍第12項所述之半導體元件的製造方法，其中形成該第三穿隧氧化區段包括：在形成該第一穿隧氧化區段和該第二穿隧氧化區段之後，形成一氧化層於該半導體基板上；移除部分該氧化層以形成該第三穿隧氧化區段於該穿隧井上且位於該穿隧井的複數個邊界之內。
  17. 如申請專利範圍第12項所述之半導體元件的製造方法，其中形成該電荷儲存層係於形成該第一穿隧氧化區段和形成該第二穿隧氧化區段之後進行。
  18. 如申請專利範圍第12項所述之半導體元件的製造方法，其中形成該電荷儲存層和形成該第三穿隧氧化區段係於同一個步驟進行。
  19. 如申請專利範圍第12項所述之半導體元件的製造方法，更包括：形成一絕緣層於該電荷儲存層上，其中該絕緣層形成於該電荷儲存層上之後，該控制閘極形成於該絕緣層上。
  20. 如申請專利範圍第19項所述之半導體元件的製造方法，其中該絕緣層的一上表面係實質上共形於該穿隧氧化層的一上表面。
  21. 如申請專利範圍第12項所述之半導體元件的製造方法，其中該第一厚度大於該第二厚度約36~38埃，該第二厚度大於該第三厚度約3~5埃。
  22. 如申請專利範圍第12項所述之半導體元件的製造方法，其中該第一厚度係為56.5~57.5埃，該第二厚度係為19.5~20.5埃，該第三厚度係為15.5~16.5埃。
  23. 如申請專利範圍第12項所述之半導體元件的製造方法，其中該第一穿隧氧化區段的一剖面寬度、該第二穿隧氧化區段的一剖面寬度和該第三穿隧氧化區段的一剖面寬度係為實質上相同。
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* Cited by examiner, † Cited by third party
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