KR100930379B1 - 낸드형 플래쉬 메모리소자 및 그 제조방법 - Google Patents

Abstract

인접한 비트라인 사이의 커플링을 감소시켜 소자의 동작속도를 향상시킬 수 있는 구조의 낸드형 플래쉬 메모리소자와 그 제조방법이 개시된다. 낸드형 플래쉬 메모리소자는, 반도체기판의 활성영역에 형성된 선택 트랜지스터 및 복수의 메모리 셀과, 선택 트랜지스터 및 복수의 메모리 셀 상에 형성된 층간절연막과, 층간절연막을 관통하여 반도체기판과 접속되도록 형성된 비트라인컨택, 및 비트라인컨택을 통해 반도체기판과 접속된 비트라인을 구비하되, 인접하는 비트라인이 서로 단차를 갖도록 배열된다.

낸드형 플래쉬메모리, 커플링, 비트라인 쉴딩, 이븐(even), 오드(odd)

Description

낸드형 플래쉬 메모리소자 및 그 제조방법{NAND type flash memory device and method for fabricating the same}

도 1은 비트라인의 커플링 노이즈에 의해 온-셀에 인접한 오프-셀의 비트라인에서 전압강하가 발생됨을 나타내보인 타이밍도이다.

도 2는 비트라인 쉴딩 구조를 포함하고 있는 낸드형 플래쉬 메모리소자를 도시한 단면도이다.

도 3은 본 발명의 일 실시예에 의한 낸드형 플래쉬 메모리소자를 도시한 단면도이다.

도 4는 도 3에 도시된 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 회로도이다.

도 5 내지 도 8은 도 3에 도시된 본 발명의 일 실시예에 의한 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 9는 본 발명의 다른 실시예에 의한 낸드형 플래쉬 메모리소자를 도시한 단면도이다.

도 10 내지 도 12은 도 9에 도시된 본 발명의 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

본 발명은 플래쉬 메모리소자 및 그 제조방법에 관한 것으로, 특히 비트라인의 구조를 변경함으로써 비트라인 사이의 커플링 노이즈를 감소시킬 수 있는 낸드형 플래쉬 메모리소자 및 그 제조방법에 관한 것이다.

최근의 반도체장치들은 휘발성(예컨대, DRAM 또는 SRAM)이든 비휘발성(예컨대, 플래쉬 메모리)이든 간에 고집적화 및 대용량화되고 있으며 고속으로 동작하는 시스템을 지원하도록 설계되고 있다. 플래쉬 메모리장치는 일반적으로 노아형(NOR-type)과 낸드형(NAND-type)으로 구분된다. 노아형 플래쉬 메모리가 소량의 정보를 비순차적으로 고속으로 독출하는 데 사용되는 반면에, 낸드형 플래쉬 메모리는 정보를 순차적으로 독출하는 데 주로 사용된다.

낸드형 플래쉬 메모리소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리소자로서, MP3 플레이어, 디지털 카메라, 캠코더(camcoder), 노트북 컴퓨터, PDA, 셀룰러폰(cellular phone) 등의 휴대용 가전(portable electronics)과 컴퓨터 바이오스(BIOS), 프린터, USB 드라이브(drive) 등에 널리 사용된다. 플래쉬 메모리소자의 메모리 셀에 저장되어 있는 데이터를 읽어내기 위해서는, 프로그램된 메모리 셀의 상태를 검사(verify)하는 것이 필요하다. 즉, 디코더(decoder)에 의해 선택된 메모리 셀로부터 데이터를 읽어내기 위한 신호가 해당하는 워드라인으로 인가되며, 그에 따라 저장된 정보에 해당하는 전류 또는 전압이 해당하는 비트라인에 나타난다.

낸드형 플래쉬 메모리소자에서는, 선택된 메모리 셀의 컨트롤게이트에 인가되는 전압보다 높은 전압이 비선택된 메모리 셀들의 컨트롤게이트에 인가되고, 선택된 메모리 셀의 상태에 따라 전류가 흐르거나 흐르지 않는 상태로 결정된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프-셀(off-cell)로 판독되어 해당하는 비트라인 상에는 하이레벨(high level)의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온-셀(on-cell)로 판독되어 해당하는 비트라인은 로우레벨(low level)로 방전된다. 그러한 비트라인의 상태는 센스앰프(sense amplifier)를 통해 데이터비트 "1" 또는 "0"으로 최종적으로 판독된다.

최근에는, 메모리소자의 집적도가 증가하고 용량이 커지면서 비트라인 간의 간격이 좁아지고, 이에 따라 비트라인의 커플링 노이즈(coupling noise)가 큰 문제가 되고 있다. 즉, 오프-셀의 비트라인과 인접한 비트라인들이 온-셀에 연결되어 있는 경우, 인접 비트라인의 바이어스(bias) 레벨이 프리차지 레벨(precharge level)로부터 0V로 떨어질 때, 오프-셀의 비트라인은 프리차지 레벨(Vp)을 유지하여야 하나 비트라인간의 상호간섭(interference) 또는 커플링(coupling)에 의해, 도 1에 도시된 바와 같이 오프-셀의 비트라인의 전압 역시 일정 레벨(△Vbl) 떨어지게 된다.

도 1은 비트라인 사이의 커플링에 의해 온-셀에 인접한 오프-셀의 비트라인의 전압이 일정 레벨 떨어짐을 나타내보인 타이밍도이다. 참조부호 "BLe1" 및 "BLe3"는 온-셀의 비트라인을 나타내고, "BLo1"은 오프-셀의 비트라인을 각각 나타 낸다.

그런데, 메모리장치의 용량이 커지면서 비트라인의 피치(pitch)가 더욱 작아지고 커플링 계수는 80％ 이상의 값을 가지게 된다. 즉, 오프-셀이 온-셀 사이에 놓여 있는 경우에 오프-셀의 비트라인의 바이어스 레벨이 프리차지 레벨보다 20％ 가량 떨어짐을 의미한다. 이는 비트라인 변동폭을 프리차지 레벨의 80％ 이상이 되도록 하여야함을 의미한다.

이러한 인접 비트라인 사이의 커플링으로 인한 전압강하 문제를 해결하기 위하여 현재는 비트라인 쉴딩(shielding) 구조를 사용하고 있다. 비트라인 쉴딩 구조란, 전체 비트라인을 이븐(even) 비트라인과 오드(odd) 비트라인으로 나누고, 이븐 비트라인과 오드 비트라인을 교대로 배치한 후, 이븐 비트라인의 셀을 읽을 때 오드 비트라인을 접지시켜 쉴딩라인(shielding line)으로 사용하는 것이다.

도 2는 비트라인 쉴딩 구조를 포함하고 있는 낸드형 플래쉬 메모리소자를 도시한 단면도이다.

도 2를 참조하면, 반도체기판(100)에 활성영역과 비활성영역을 정의하는 소자분리막(102)이 형성되어 있고, 이 소자분리막에 의해 정의되는 활성영역의 반도체기판 상에는 터널링층(110), 플로팅게이트(120), 게이트간절연막(130) 및 컨트롤게이트(140)로 이루어진 게이트스택이 배치된다. 상기 게이트스택을 다른 게이트스택 또는 도전층과 분리시키기 위한 층간절연막(150)이 형성되어 있고, 상기 층간절연막 위에는 비트라인들(160)이 배치되어 있다. 도시되지는 않았지만, 상기 반도체기판(100)에는 불순물이온주입 및 활성화를 통해 소스/드레인으로 작용하는 불순물 영역이 일정 간격 이격되도록 배치되어 있고, 상기 불순물영역 사이의 반도체기판(100)에는 채널영역이 형성되어 있다. 상기 비트라인(160) 하부에는 상기 층간절연막(150)을 관통하여 상기 반도체기판에 형성된 불순물영역과 접속하는 비트라인컨택(도시되지 않음)이 형성되어 있다. 비트라인(160)은 상기 비트라인컨택(도시되지 않음)을 통해 반도체기판의 불순물영역과 접속한다.

상기 비트라인(160)은 소자 동작시 인접하는 비트라인 사이의 커플링에 의한 전압강하를 방지하기 위하여 쉴딩(shielding) 구조로 되어 있다. 즉, 비트라인들(160)은 이븐 비트라인(BLe1, BLe2, BLe3)과 오드 비트라인(BLo1, BLo2, BLo3)으로 나뉘어지고, 이븐 비트라인(BLe1, BLe2, BLe3)과 오드 비트라인(BLo1, BLo2, BLo3)이 교대로 배치된다. 이븐 비트라인(BLe1, BLe2, BLe3)의 셀을 읽을 때는 오드 비트라인은 접지되어 쉴딩라인으로 사용된다. 그러면, 오프-셀을 읽을 경우 인접 비트라인에 의한 커플링 노이즈는 사라지고 이븐 비트라인 사이의 커플링 노이즈만 남게 되는데, 그 양은 매우 작기 때문에 무시할 수 있었다.

그러나, 소자가 점차 고집적화되고 비트라인의 피치(pitch)가 더욱 작아지면서 이븐 비트라인과 이븐 비트라인 사이 또는 오드 비트라인과 오드 비트라인 사이의 커플링 노이즈도 무시하지 못할만한 값을 가지게 되어, 비트라인 사이의 커플링 노이즈를 근본적으로 개선할 수 있는 기술이 요구되고 있다.

본 발명이 이루고자 하는 기술적 과제는 인접한 비트라인 사이의 커플링을 감소시켜 소자의 동작속도를 향상시킬 수 있는 구조의 낸드형 플래쉬 메모리소자를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 인접한 비트라인 사이의 커플링을 감소시켜 소자의 동작속도를 향상시킬 수 있는 구조의 낸드형 플래쉬 메모리소자를 제조하는 적합한 방법을 제공하는 것이다.

상기 기술적 과제를 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모리소자는, 반도체기판의 활성영역에 형성된 선택 트랜지스터 및 복수의 메모리 셀; 상기 선택 트랜지스터 및 복수의 메모리 셀 상에 형성된 층간절연막; 상기 층간절연막을 관통하여 상기 반도체기판과 접속되도록 형성된 비트라인컨택; 및 상기 비트라인컨택을 통해 상기 반도체기판과 접속된 비트라인을 구비하되, 인접하는 비트라인이 서로 단차를 갖도록 배열된 것을 특징으로 한다.

본 발명에 있어서, 상기 이븐 비트라인과 오드 비트라인의 간격이 상기 비트라인의 폭보다 큰 것이 바람직하다.

상기 비트라인컨택과 비트라인 사이에 금속실리사이드가 배치될 수 있다. 이때, 상기 금속은 티타늄(Ti), 탄탈륨(Ta), 코빌트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 또는 텅스텐(W) 중 어느 하나일 수 있다.

본 발명에 있어서, 동일한 페이지 버퍼에 연결되는 비트라인들은 동일한 높이를 갖고, 인접 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이를 가질 수 있다.

상기 다른 기술적 과제를 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모 리소자의 제조방법은, 반도체기판의 활성영역에 선택 트랜지스터 및 복수의 메모리 셀을 형성하는 단계; 상기 선택 트랜지스터 및 복수의 메모리 셀을 덮는 제1 절연막을 형성하는 단계; 상기 제1 절연막에, 상기 반도체기판과 접속하는 제1 및 제2 비트라인컨택을 형성하는 단계; 상기 제1 비트라인컨택과 접속하는 제1 비트라인을 형성하는 단계; 상기 제1 비트라인이 형성된 결과물을 덮는 제2 절연막을 형성하는 단계; 상기 제2 절연막을 패터닝하여 상기 제2 비트라인컨택을 노출시키는 딘계; 및 상기 제2 비트라인컨택과 접속된 제2 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 비트라인 중 동일한 페이지 버퍼에 연결되는 비트라인들은 동일한 높이에 형성하고, 인접 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이이 형성하는 것이 바람직하다.

상기 다른 기술적 과제를 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모리소자의 다른 제조방법은, 반도체기판의 활성영역에 선택 트랜지스터 및 복수의 메모리 셀을 형성하는 단계; 상기 선택 트랜지스터 및 복수의 메모리 셀을 덮는 제1 절연막을 형성하는 단계; 상기 제1 절연막을 관통하여 상기 반도체기판과 접속되며, 제1 높이를 갖는 제1 비트라인 컨택과 상기 제1 높이보다 낮은 제2 높이의 제2 비트라인컨택을 형성하는 단계; 상기 제1 비트라인컨택의 상부를 식각하여 일정 깊이 리세스시키는 단계; 상기 제1 비트라인컨택과 접속된 제1 비트라인을 형성하는 단계; 결과물 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 제2 비트라인컨택을 노출시키는 단계; 및 상기 제2 비트라인컨택과 접속된 제2 비트라인을 형성 하는 단계를 포함하는 것을 특징으로 한다.

상기 비트라인용 도전막을 증착하는 단계 전에, 상기 제2 비트라인컨택과 비트라인 도전막 사이에 금속 실리사이드를 형성하는 단계를 더 포함할 수 있다.

상기 금속은 티타늄(Ti), 탄탈륨(Ta), 코빌트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 또는 텅스텐(W) 중 어느 하나일 수 있다.

상기 제1 및 제2 비트라인 중 동일한 페이지 버퍼에 연결되는 비트라인들은 동일한 높이를 갖도록 형성하고, 인접 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이를 갖도록 형성하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.

본 발명에 따른 커플링 노이즈를 감소시키기 위한 비트라인 구조를 포함하는 플래쉬 메모리소자는 도 3 및 도 9에 도시되어 있고, 그 회로도가 도 4에 도시되어 있으며, 이러한 구조를 구현하기 위한 제조공정에 따른 단면도들이 도 5 내지 도 8, 그리고 도 10 내지 도 12에 도시되어 있다.

도 3은 본 발명의 일 실시예에 의한 낸드형 플래쉬 메모리소자를 도시한 단면도로서, 다수의 메모리 셀 중 일부를 나타내었다.

도 3을 참조하면, 본 발명의 일 실시예에 의한 새로운 비트라인 구조를 갖는 낸드형 플래쉬 메모리소자는, 반도체기판(200)에 형성되며 소자들간의 전기적 분리를 위한 소자분리막(202)을 구비한다. 상기 반도체기판(200)은 예를 들어 p형 실리콘(Si) 기판이다. 도시되지 않았지만, 상기 반도체기판(200)에는 불순물이온주입 및 활성화를 통해 불순물영역이 일정 간격 이격되도록 형성되어 있고, 상기 불순물영역 사이의 반도체기판(200)에는 채널영역이 형성되어 있다. 상기 불순물영역은 플래쉬 메모리소자의 소스/드레인으로 작용한다.

소자분리막(202)에 의해 정의되는 활성영역의 반도체기판 상에는 터널링층(210)과, 상기 터널링층 상에 배치되며 도우프된 폴리실리콘막으로 이루어진 플로팅게이트(220)와, 상기 플로팅게이트를 감싸도록 배치되며 예를 들어 산화막-질화막-산화막(ONO) 구조로 이루어진 게이트간절연막(230)과, 상기 게이트간절연막의 전면에 배치되며 예를 들어 도우프된 폴리실리콘막으로 이루어진 컨트롤게이트(240)로 이루어진 게이트스택이 배치된다.

그리고, 상기 게이트스택을 덮는 층간절연막(250)이 배치되고, 상기 층간절연막 위에는 상기 층간절연막(250)을 관통하도록 형성된 비트라인컨택(도시되지 않음)에 의해 상기 반도체기판(200)의 불순물영역과 접속되는 제1 비트라인(260)이 배치된다. 제1 비트라인(260)은 텅스텐(W), 텅스텐나이트라이드(WN) 또는 알루미늄(Al) 중의 어느 하나로 이루어져 있다.

상기 제1 비트라인(260)을 분리시키도록 일정 두께의 절연막(270)이 배치되고, 상기 절연막(270) 위에는 제2 비트라인(280)이 배치되어 있다. 상기 절연막(270)은 제1 비트라인(260)과 제2 비트라인(280) 사이를 분리시키며, 인접 비트 라인간의 간격을 충분히 확보할 수 있도록 적정 두께를 갖는다. 상기 절연막(270)은 예를 들어 스핀온글래스(SOG), 피에스지(PSG) 또는 고밀도플라즈마(HDP) 산화막 중 어느 하나로 이루어진다.

상기 제2 비트라인(280)은 텅스텐(W), 텅스텐나이트라이드(WN) 또는 알루미늄(Al) 중의 어느 하나로 이루어진다.

특히, 본 발명의 낸드형 플래쉬 메모리소자는 종래와는 달리, 한 층에 배열되어 있던 비트라인들이 두 층으로 나뉘어 배열되어 있다. 예컨대, 첫 번째 이븐 비트라인(BLe1), 첫 번째 오드 비트라인(BLo1), 세 번째 이븐 비트라인(BLe3)은 제1 비트라인(260)으로 형성되고, 두 번째 이븐 비트라인(BLe2), 두 번째 오드 비트라인(BLo2), 네 번째 이븐 비트라인(BLe4)은 제2 비트라인으로 형성될 수 있다. 제1 비트라인(260)과 제2 비트라인(280)을 배치하는 방법은 메모리소자에 따라 달라질 수 있으나, 비트라인간의 커플링을 최소화할 수 있도록 인접한 두 비트라인은 동일 층에 형성되지 않고 서로 다른 층에 배열되는 것이 바람직하다. 또한, 상기 이븐 비트라인과 오드 비트라인의 간격이 상기 비트라인의 폭보다 큰 것이 바람직하다.

동일한 층에 배열된 이븐 또는 오드 비트라인 사이의 간격이 종래에 비해 두 배로 넓어지기 때문에 비트라인 사이의 커플링 노이즈가 대폭 감소하게 된다.

도 4는 도 3에 도시된 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 회로도이다.

도 4를 참조하면, 메모리 셀 어레이(295)는 대응하는 비트라인들(BLe1 ∼ BLo4)에 연결된 복수 개의 셀 스트링(cell string)들로 구성된다. 셀 스트링들은 모두 동일한 구조로 되어 있다. 각각의 셀 스트링은 스트링 선택 트랜지스터(ST1)와, 메모리 셀들(M1∼M32)과, 접지 선택 트랜지스터(GT1)로 이루어진다. 스트링 선택 트랜지스터(ST1)는 비트라인(BLe1)에 연결되며 접지 선택 트랜지스터(GT1)는 공통소스라인(CSL)에 연결된다. 메모리 셀들은 스트링 선택 트랜지스터(ST1)와 접지 선택 트랜지스터(GT1) 사이에 직렬로 연결된다. 하나의 스트링 내에 포함된 메모리 셀의 수는 메모리소자의 저장용량에 따라 달라질 수 있다. 셀 스트링들의 스트링 선택 트랜지스터들(ST1)의 게이트는 스트링 선택라인(SSL)에 공통으로 접속되어 있다. 스트링 선택라인(SSL)은 로우디코더(291)로부터 제공되는 스트링 선택신호를 전송하는 역할을 한다. 로우디코더(291)로부터 제공되는 접지 선택신호를 전송하는 접지선택라인(GSL)에는 셀 스트링들의 접지 선택 트랜지스터(GT1)들의 게이트가 접속된다. 메모리셀들의 컨트롤게이트 각각에는 워드라인들(WL1∼WL32)이 접속된다.

전체 비트라인들은 두 층의 금속라인(M1, M2)으로 이루어져 있다. 두 층의 금속라인에 형성되는 비트라인은 메모리소자에 따라 다르게 배열될 수 있는데, 인접하는 두 비트라인은 서로 다른 층의 금속라인에 배열되도록 한다. 예컨대, 제1 금속라인(M1)은 첫 번째 이븐 및 오드 비트라인(BLe1, BLo1)과 세 번째 이븐 및 오드 비트라인(BLe3, BLo3)을 구성하고, 제2 금속라인(M2)은 두 번째 이븐 및 오드 비트라인(BLe2, BLo2)과 네 번째 이븐 및 오드 비트라인(BLe4, BLo4)을 구성할 수 있다.

하나의 페이지 버퍼(page buffer)에는 두 개의 비트라인이 연결된다. 예컨 대, 도 4에 도시된 것과 같이, 첫 번째 이븐 비트라인(BLe1)과 첫 번째 오드 비트라인(BLo1)이 하나의 페이지 버퍼에 연결되도록 하고, 두 번째 이븐 비트라인(BLe2)과 두 번째 오드 비트라인(BLo2)이 하나의 페이지 버퍼에 연결되도록 하는 것이다.

비트라인들을 페이지 버퍼에 연결하는 다른 방법은, 첫 번째 이븐 비트라인(BLe1)과 두 번째 이븐 비트라인(BLe2)이 하나의 페이지 버퍼에 연결되도록 하고, 첫 번째 오드 비트라인(BLo1)과 두 번째 오드 비트라인(BLo2)이 하나의 페이지 버퍼에 연결되도록 하는 것이다. 어느 방법이든 인접하는 비트라인들은 서로 다른 층에 배열된다. 그리고, 하나의 페이지 버퍼에 두 개의 이븐 비트라인 또는 오드 비트라인을 연결할 때 동일층의 금속라인에 오드 비트라인과 이븐 비트라인이 순차적으로 배열되도록 한다. 그리고, 하나의 페이지 버퍼에 연결된 이븐 또는 오드 비트라인 사이에는 일정 두께의 절연막이 개재된다.

이러한 구조의 낸드형 플래쉬 메모리소자의 기본적인 동작은 통상적인 방법과 유사하다. 예를 들면, 이븐 비트라인을 구동할 때는 인접한 오드 비트라인을 프리차지 시키고, 오드 비트라인을 구동할 때는 인접한 이븐 비트라인을 프리차지시킨다. 그리고, 이븐 비트라인의 셀을 읽을 때는 인접한 오드 비트라인을 접지(ground)시키고, 오드 비트라인의 셀을 읽을 때는 인접한 이븐 비트라인을 접지시킨다. 즉, 이븐 비트라인의 셀을 읽을 때 오드 비트라인은 접지되어 쉴딩라인으로 사용된다.

첫 번째 오드 비트라인(BLo1)을 쉴딩라인으로 사용될 수 있도록 접지시키고, 첫 번째 이븐 비트라인(BLe1) 및 세 번째 이븐 비트라인(BLe3)이 온-셀에 연결되어 있을 경우, 두 비트라인(BLe1, BLe3) 사이의 간격이 충분히 넓기 때문에 서로간의 간섭이 거의 무시될 만하다. 따라서, 첫 번째 오드 비트라인(BLo1)은 인접하는 이븐 비트라인(BLe1, BLe3)의 차징레벨의 변화에 관계없이 프리자칭 레벨을 유지할 수 있게 된다.

반대로 오드 비트라인의 셀을 읽을 때에는, 인접한 이븐 비트라인은 접지되어 쉴딩라인으로 사용된다.

도 5 내지 도 8은 도 3에 도시된 본 발명의 일 실시예에 의한 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위하여 순차적으로 도시한 단면도들이다.

도 5를 참조하면, 반도체기판(300) 상에 예컨대 얇은 산화막을 성장시켜 전자의 터널링을 위한 터널링층(302)을 형성한 다음, 상기 터널링층 상에 플로팅게이트로 사용될 폴리실리콘막(304)을 형성한다. 다음에, 상기 폴리실리콘막 상에 질화막을 증착하여 식각저지층(306)을 형성한다. 상기 식각저지층(306)은 후속 공정에서 트렌치에 매립된 소자분리막을 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화할 때 하부에 형성된 막들을 보호하는 역할을 하며, CMP 공정의 식각 종료층으로 사용된다. 다음에 상기 식각저지층(306) 상에 산화막을 소정 두께 증착하여 게이트 패터닝시 하부 막질을 보호하기 위한 하드마스크층(308)을 형성하고, 상기 하드마스크층(308) 상에 소자분리영역을 정의하기 위한 포토레지스트 패턴(310)을 형성한다.

다음에, 상기 포토레지스트 패턴(310)을 식각 마스크로 사용하여 노출된 영 역의 하드마스크층(308), 식각저지층(306), 플로팅게이트용 폴리실리콘막(304)과 터널링층(302)까지 이방성식각하여 트렌치가 형성될 영역의 반도체기판을 노출시킨다. 노출된 반도체기판을 소정 깊이 이방성식각하여 소자분리영역에 트렌치(312)를 형성한다.

도 6을 참조하면, 상기 트렌치의 내벽에 내벽산화막(314)을 형성한다. 상기 내벽산화막(314)은 트렌치 형성을 위한 이방성 식각공정에서 발생된 반도체기판의 손상을 보상하기 위한 것으로, 예를 들어 비피에스지(BPSG; Boron Phosphorus Silicate Glass), 스핀온글래스(Spin On Glass; SOG), 또는 피에스지(PSG; Phosphorus Silicate Glass) 중의 어느 하나를 증착하여 형성한다.

다음에, 상기 트렌치를 절연물질로 매립한 후 평탄화하여 소자분리막(316)을 형성한다. 이를 위하여 먼저, 내벽산화막(314)이 형성된 반도체기판의 전면에, 예를 들어 고밀도플라즈마(High Density Plasma; HDP) 산화막을 증착한다. 상기 HDP 산화막 위에 피에스지(PSG)를 소정 두께 도포한 다음, 화학기계적연마(CMP) 공정을 이용하여 평탄화하고, 다시 HDP 산화막을 증착하여 트렌치가 완전히 매립되도록 하여 소자분리막(316)을 형성한다. 상기 트렌치를 매립하여 소자분리막을 형성하는 방법은, 상기한 방법 외에도 여러 가지 다양한 방법을 사용할 수 있다.

다음에, 트렌치에 매립된 소자분리막에 대해 화학기계적연마(CMP)를 실시하는데, 활성영역에 형성된 식각저지층(도 5의 306)을 종료점으로 하여 CMP를 수행한다. 이때, CMP하는 양에 따라 반도체기판으로부터 소자분리막(316)까지의 높이, 즉 유효 소자분리막 높이(Effective Field oxide Height; EFH)가 결정되므로 CMP하는 양을 적절히 조절한다. 식각저지층 상에 형성되어 있던 하드마스크층(도 5의 308)도 CMP 과정에서 제거된다. 이어서, 식각저지층을 제거한 다음에, 소자분리막(316)의 잔류높이(EFH)를 조절하기 위하여 소자분리막의 상부를 일정량 식각하여 리세스(recess)시킨다.

도 7을 참조하면, 소자분리막이 형성된 반도체기판 상에, 예를 들어 산화막(Oxide)-질화막(Nitride)-산화막(Oxide)을 차례로 적층하여 ONO 구조의 게이트간절연막(330)을 형성한다. 이어서, 상기 게이트간절연막 상에 예를 들어 n형의 불순물이 도우프된 폴리실리콘막을 증착한 다음 사진식각 공정을 사용하여 상기 폴리실리콘막 및 게이트간절연막을 패터닝하여 컨트롤게이트(340)를 형성한다.

도 8을 참조하면, 컨트롤게이트(340)가 형성된 반도체기판 상에, 예를 들어 BPSG와 같은 절연막을 증착한 다음 평탄화하여 상기 컨트롤게이트(340)를 다른 도전층으로부터 분리시키기 위한 층간절연막(350)을 형성한다. 다음에, 상기 층간절연막(350)을 식각하여 비트라인컨택이 형성될 영역의 반도체기판을 노출시키는 컨택홀을 형성한다. 상기 컨택홀을 매립하도록 도전막을 증착한 다음 도전막을 패터닝하여 반도체기판과 접속하는 비트라인컨택(도시되지 않음)을 형성한다. 이때, 제1 비트라인을 반도체기판과 접속시킬 비트라인컨택(도시되지 않음)뿐만 아니라, 제2 비트라인을 반도체기판과 접속시킬 비트라인컨택도 함께 형성한다.

비트라인컨택이 형성된 결과물 상에, 예를 들어 텅스텐(W), 텅스텐나이트라이드(WN) 또는 알루미늄(Al)과 같은 금속막을, 예를 들어 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(PVD; Physical Vapor Deposition) 또는 원 자층증착(Atomic Layer Deposition; ALD) 방식으로 증착하여 제1 비트라인용 금속막을 형성한다. 상기 제1 비트라인용 금속막을 증착하기 전에, 상기 층간절연막(350)과 금속막의 계면특성을 향상시키기 위하여 장벽금속막(도시되지 않음)을 형성할 수 있다. 상기 장벽금속막은 예를 들어 티타늄나이트라이드(TiN) 또는 텅스텐나이트라이드(WN)를 화학기상증착(CVD) 또는 원자층증착(ALD) 방식으로 형성할 수 있다.

다음에, 제1 비트라인용 금속막을 사진식각 공정으로 패터닝하여 제1 비트라인(360)을 형성한다. 상기 제1 비트라인(360)은 인접하는 셀의 비트라인 사이에 충분한 간격을 유지할 수 있도록 하기 위하여 인접하는 셀의 비트라인이 동일층에 형성되지 않도록, 도시된 바와 같이 한 셀 건너 한 셀씩 형성되도록 한다.

다음에, 제1 비트라인(360)이 형성된 반도체기판의 전면에, 예를 들어 스핀온글래스(SOG), 피에스지(PSG) 또는 고밀도플라즈마(HDP) 산화막과 같은 절연막을 증착한 다음 평탄화하여, 상기 제1 비트라인(360)과 후속 단계에서 형성될 제2 비트라인을 분리시키기 위한 절연막(370)을 형성한다. 상기 절연막(370)을 SOG막으로 형성할 경우에는, SOG막을 증착하기 전에 질화막(도시되지 않음)을 10 ∼ 5,000Å 정도 증착하는 것이 바람직하다. 그리고, 상기 절연막(370)은, 절연막을 증착한 다음 화학기계적연마(CMP) 공정을 수행함으로써 평탄한 표면을 갖도록 형성할 수 있다.

다음에, 상기 절연막(370) 상에, 제1 비트라인(360)을 형성한 방법과 마찬가지로 텅스텐(W), 텅스텐나이트라이드(WN) 또는 알루미늄(Al)과 같은 금속막을 화학 기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방식으로 증착한 다음 사진식각 공정으로 패터닝하여 제2 비트라인(380)을 형성한다. 상기 제2 비트라인(380)을 형성하기 전에, 상기 절연막(370)을 식각하여 이미 형성된 비트라인컨택(도시되지 않음) 중 제2 비트라인(380)과 연결될 비트라인컨택을 노출시키는 공정을 수행한다. 이후의 공정은 통상의 제조공정을 따른다.

도 9는 본 발명의 다른 실시예에 의한 낸드형 플래쉬 메모리소자를 도시한 단면도로서, 게이트구조는 도 3에 도시된 첫 번째 실시예의 구조와 동일하므로 도시가 생략되어 있다.

도 9를 참조하면, 본 발명의 다른 실시예에 의한 낸드형 플래쉬 메모리소자는 오드 비트라인과 이븐 비트라인의 높이를 다르게 형성함으로써 비트라인 사이의 캐패시턴스를 감소시켜 커플링 노이즈를 감소시킨 구조를 갖는다.

상세하게는, 반도체기판(400)에 형성된 트렌치 내에 소자들간의 전기적 분리를 위한 소자분리막(402)이 배치되어 있고, 상기 트렌치의 내벽에는 내벽산화막(401)이 형성되어 있다. 상기 소자분리막(402)에 의해 정의되는 활성영역의 반도체기판 상에는, 도시되지 않았지만 터널링층과, 상기 터널링층 상에 형성되며 도우프된 폴리실리콘막으로 이루어진 플로팅게이트와, 상기 플로팅게이트를 감싸도록 형성되며 예를 들어 산화막-질화막-산화막(ONO) 구조로 이루어진 게이트간절연막과 상기 게이트간절연막의 전면에 형성되며 도우프된 폴리실리콘막으로 이루어진 컨트롤게이트가 배치되어 있다. 그리고, 상기 게이트스택을 분리시키기 위한 층간절연막(410)이 형성되고, 상기 층간절연막을 관통하여 반도체기판(400)과 접속되도록 형성된 비트라인컨택(420)이 배치되어 있다.

상기 비트라인컨택들(420) 중 일부 비트라인컨택은 표면으로부터 일정 깊이 리세스되어 있고, 리세스된 부분에는 상기 비트라인컨택을 통해 반도체기판과 접속되는 제1 비트라인(430)이 형성되어 있다. 상기 리세스된 비트라인컨택의 높이가 게이트보다 높도록, 바람직하게는 비트라인컨택의 표면으로부터 100 ∼ 10,000Å 정도 깊이로 리세스된다.

그리고, 상기 제1 비트라인(430)을 분리시키기 위하여 층간절연막(440)이 배치되고, 상기 층간절연막을 관통하여 상기 비트라인컨택(420)과 접속되고, 상기 비트라인컨택을 경유하여 반도체기판(400)과 접속된 제2 비트라인(450)이 형성되어 있다. 상기 제1 비트라인(430)과 제2 비트라인(450)은 도시된 바와 같이 단차를 이루며 배치되는데, 낮은 영역에 형성되는 비트라인과 높은 영역에 형성된 비트라인은 메모리소자에 따라 다르게 배열할 수도 있다. 예를 들어 본 실시예에 도시된 것과 같이, 하나의 페이지 버퍼에 연결되는 비트라인들은 같은 높이로 배치하고, 인접하는 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이로 배치할 수 있다.

상기 제1 및 제2 비트라인(430, 450)은 텅스텐(W) 또는 텅스텐계열의 금속으로 이루어져 있다. 제1 및 제2 비트라인컨택과 제1 및 제2 비트라인(430) 사이에는 상기 비트라인컨택과의 접촉을 좋게 하기 위하여 금속실리사이드(도시되지 않음)가 배치될 수 있다. 상기 금속실리사이드를 형성하기 위한 금속으로는, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐(W) 등의 내화성금속이 바람직하다.

특히, 본 발명의 다른 실시예에 의한 낸드형 플래쉬 메모리소자는, 일부 비트라인컨택을 리세스시켜 제1 비트라인(430)과 제2 비트라인(450)의 높이를 다르게 함으로써, 비트라인 사이의 캐패시턴스를 감소시켜 커플링 노이즈를 감소시키는 구조를 갖는다. 비트라인 사이의 캐패시턴스는 아래의 수학식과 같이 비트라인의 간격과 접촉면적에 영향을 받는다.

C = εA/d

(C: 캐패시턴스, ε:유전율, A: 면적, d: 거리)

따라서, 인접하는 두 비트라인의 높이를 다르게 형성하면 비트라인 사이에 바라보는 면적이 줄어들기 때문에 캐패시턴스를 감소시킬 수 있고, 결과적으로 비트라인 사이의 커플링 노이즈를 감소시켜 온-셀에 인접한 오프-셀의 비트라인의 전압강하를 방지할 수 있다.

또한, 비트라인 사이의 간격이 넓어지므로 비트라인을 형성하기 위한 공정상의 마진(margin)도 확보할 수 있으므로, 얼라인 마진뿐만 아니라 비트라인의 저항을 감소시켜 소자의 센싱(sensing) 특성을 향상시킬 수 있다.

도 10 내지 도 12는 도 9에 도시된 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위하여 순차적으로 도시한 단면도들이다. 소자간 분리를 위한 소자분리공정과 게이트스택을 형성하는 공정은 본 발명의 첫 번째 실시예에서 설명한 바와 동일하므로 그에 대한 설명을 생략하기로 한다.

도 10을 참조하면, 내벽산화막(501), 소자분리막(502) 및 게이트스택(도시되 지 않음)이 형성된 반도체기판(500) 상에, 예를 들어 BPSG와 같은 산화막을 증착한 후 평탄화함으로써, 상기 게이트스택을 포함하는 도전성 패턴들을 분리시키기 위한 층간절연막(510)을 형성한다. 사진식각공정을 실시하여 비트라인컨택이 형성될 영역의 상기 층간절연막(510)을 식각하여 반도체기판(500)을 노출시키는 비트라인 컨택홀을 형성한다. 다음에, 전면에 도전막 예를 들어 텅스텐(W) 또는 텅스텐 계열의 금속막을 상기 비트라인 컨택홀을 매립할 수 있도록 증착한 다음 에치백 또는 화학기계적연마(CMP) 공정을 실시함으로써, 반도체기판(500)의 불순물영역과 접속하는 비트라인컨택(520)을 형성한다. 상기 비트라인컨택(520)은 반도체기판의 불순물영역과 다음 단계에서 형성될 비트라인을 전기적으로 연결시키는 역할을 한다.

도 11을 참조하면, 비트라인컨택의 일부를 리세스시킨 다음 제1 비트라인(530)을 형성하는 단계를 수행한다. 제1 비트라인(530)은 잘 알려진 다마신(Damascene) 공정을 이용하여 형성할 수 있다. 이를 위하여 먼저, 비트라인컨택(520)의 일부를 소정 깊이 식각하여 표면으로부터 일정 깊이 리세스시킨다. 상기 비트라인컨택(520)을 식각하는 깊이는, 잔류하는 비트라인컨택의 높이가 게이트스택의 높이보다 높도록, 바람직하게는 비트라인컨택의 표면으로부터 100 ∼ 10,000Å 정도 깊이로 식각한다. 이렇게 비트라인컨택의 일부가 리세스된 반도체기판 상에 비트라인을 형성하기 위한 전극물질, 예를 들어 텅스텐(W) 또는 텅스텐(W) 계열의 금속을 예를 들어 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방식으로 증착한다. 다음에, 증착된 비트라인 도전층에 대해 화학기계적연마(CVD) 공정을 수행하는데, 이때 리세스되지 않은 영역의 비트라인컨택을 CMP 종료점으로 하여 진행한다. 그 결과, 리세스되지 않은 비트라인컨택과 같은 높이의 제1 비트라인(530)이 형성된다.

상기 제1 비트라인(530)을 형성하기 위한 전극물질을 증착하기 전에, 리세스된 비트라인컨택(520)의 표면과 제1 비트라인(530)의 계면특성을 향상시키기 위하여 실리사이드를 형성하여 주는 것이 좋다. 상기 실리사이드는 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru)과 같은 금속을 증착한 후, 450 ∼ 1,250℃ 정도의 온도에서 급속열처리 공정(Rapid Thermal Process; RTP)을 실시하거나 또는 퍼니스(furnace)를 이용하여 어닐링하여 형성할 수 있다.

그리고, 상기 층간절연막(510)과 제1 비트라인(530) 사이의 계면특성을 향상시키기 위하여 제1 비트라인(530)을 형성하기 전에 전면에 장벽금속막(도시되지 않음)을 형성할 수도 있다. 장벽금속막은 티타늄나이트라이드(TN) 또는 텅스텐나이트라이드(WN)와 같은 장벽금속을 화학기상증착(CVD) 또는 원자층증착(ALD) 방식으로 형성할 수 있다. 그리고, 상기 장벽금속막을 증착한 후에는 표면에 발생된 결정립계의 비대칭화를 위하여 플라즈마 활성화 에너지를 이용한 어닐링을 수행하는데, 이때 환원가스로는 질소(N₂), 아르곤(Ar), 네온(Ne) 등의 비활성가스를 사용할 수 있다.

도 12를 참조하면, 제1 비트라인(530)이 형성된 반도체기판의 전면에, 예를 들어 산화막을 증착하여 상기 제1 비트라인과 다른 도전층을 분리시키기 위한 층간 절연막(540)을 형성한다. 이어서, 상기 층간절연막(540)을 사진식각 공정으로 식각하여 제2 비트라인이 형성될 영역의 비트라인컨택이 노출되도록 한다. 결과물 상에 제1 비트라인과 마찬가지로, 예를 들어 텅스텐(W) 또는 텅스텐 계열의 금속막을 증착한 다음 이를 식각하여 제2 비트라인(550)을 형성한다.

상기 제2 비트라인(550) 역시 다마신공정으로 형성할 수 있다. 즉, 비트라인컨택이 노출되도록 층간절연막(540)을 식각한 다음, 결과물 상에 비트라인용 금속막을 증착한 다음 증착된 금속막에 대해 화학기계적연마(CMP) 공정을 수행한다. 이때, 층간절연막(540)을 식각 종료점으로 하여 CMP를 수행하면, 제2 비트라인(550)이 형성된다.

그리고, 제1 비트라인(530)의 경우와 마찬가지로, 제2 비트라인(550)을 형성하기 전에 비트라인컨택(520)의 표면에 금속실리사이드(도시되지 않음)를 형성하거나, 장벽금속막(도시되지 않음)을 형성할 수도 있다. 물론, 금속실리사이드와 장벽금속막을 모두 형성할 수도 있다. 상기 금속실리사이드는 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru)과 같은 내화성금속을 증착한 후 450 ∼ 1,250℃ 정도의 온도에서 급속열처리 공정(Rapid Thermal Process; RTP) 또는 퍼니스(furnace)를 이용한 어닐링공정으로 형성할 수 있다. 그리고, 장벽금속막은 티타늄나이트라이드(TN) 또는 텅스텐나이트라이드(WN)와 같은 장벽금속을 화학기상증착(CVD) 또는 원자층증착(ALD) 방식으로 증착한 후, 표면에 발생된 결정립계의 비대칭화를 위하여 플라즈마 활성화 에너지를 이용하여 어닐링 을 수행하는데, 이때 환원가스로는 질소(N₂), 아르곤(Ar), 네온(Ne) 등의 비활성가스를 사용할 수 있다. 이후의 공정은 통상의 제조공정을 따른다.

도 13은 본 발명에 의한 낸드형 플래쉬 메모리소자들에서 비트라인의 커플링 노이즈에 의한 오프-셀의 비트라인의 전압강하가 방지되었음을 나타낸 타이밍도이다.

도시된 바와 같이, 오프-셀의 비트라인(BLo1)과 인접한 비트라인들(BLe1, BLe3)이 온-셀에 연결되어 있는 경우, 온-셀의 비트라인(BLe1, BLe3)의 바이어스 레벨이 프리차지 레벨로부터 0V로 떨어지더라도 오프-셀의 비트라인(BLo1)은 프리차지 레벨(Vp)을 그대로 유지함을 알 수 있다. 즉, 비트라인 사이의 커플링 노이즈가 발생하지 않았음을 알 수 있다.

상술한 본 발명에 의한 낸드형 플래쉬 메모리소자 및 그 제조방법에 따르면, 하나의 금속층에 배열하던 비트라인을 절연막을 개재하여 두 개의 금속층으로 나누어 배열함으로써, 동일한 층에 배열된 이븐 또는 오드 비트라인 사이의 간격이 종래에 비해 두 배로 넓어지기 때문에 두 비트라인 사이의 커플링 노이즈가 대폭 감소하게 되므로 소자의 오동작을 방지할 수 있고 소자의 동작속도를 향상시킬 수 있다.

또한, 인접하는 두 비트라인의 높이를 다르게 형성하여 두 비트라인 사이에 바라보는 면적이 줄어들도록 함으로써 캐패시턴스를 감소시킬 수 있고, 결과적으로 비트라인 사이의 커플링 노이즈를 최소화할 수 있다. 또한, 비트라인을 형성하기 위한 공정상의 마진(margin)도 확보할 수 있으며 비트라인의 저항을 감소시켜 소자의 센싱(sensing) 특성을 향상시킬 수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (11)

1. 반도체기판의 활성영역에 형성된 선택 트랜지스터 및 복수의 메모리 셀들;

   상기 선택 트랜지스터 및 복수의 메모리 셀 상에 형성된 층간절연막;

   상기 층간절연막을 관통하여 상기 반도체기판과 접속되도록 형성된 복수의 비트라인컨택들; 및

   상기 비트라인컨택을 통해 상기 반도체기판과 접속된 복수의 비트라인들을 구비하되, 인접하는 비트라인이 서로 단차를 갖도록 배열된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
2. 제1항에 있어서,

   상기 인접하는 비트라인 사이의 간격이 상기 비트라인의 폭보다 큰 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
3. 제1항에

   상기 비트라인컨택과 비트라인 사이에 금속실리사이드가 배치된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
4. 제3항에 있어서,

   상기 금속은 티타늄(Ti), 탄탈륨(Ta), 코빌트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 또는 텅스텐(W) 중 어느 하나인 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
5. 제1항에 있어서,

   동일한 페이지 버퍼에 연결되는 비트라인들은 동일한 높이를 갖고,

   인접 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이를 갖는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
6. 반도체기판의 활성영역에 선택 트랜지스터 및 복수의 메모리 셀을 형성하는 단계;

   상기 선택 트랜지스터 및 복수의 메모리 셀을 덮는 제1 절연막을 형성하는 단계;

   상기 제1 절연막에, 상기 반도체기판과 접속하는 제1 및 제2 비트라인컨택을 형성하는 단계;

   상기 제1 비트라인컨택과 접속하는 제1 비트라인을 형성하는 단계;

   상기 제1 비트라인이 형성된 결과물을 덮는 제2 절연막을 형성하는 단계;

   상기 제2 절연막을 패터닝하여 상기 제2 비트라인컨택을 노출시키는 딘계; 및

   상기 제2 비트라인컨택과 접속된 제2 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
7. 제6항에 있어서,

   상기 비트라인 중 동일한 페이지 버퍼에 연결되는 비트라인들은 동일한 높이에 형성하고, 인접 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이이 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
8. 반도체기판의 활성영역에 선택 트랜지스터 및 복수의 메모리 셀을 형성하는 단계;

   상기 선택 트랜지스터 및 복수의 메모리 셀을 덮는 제1 절연막을 형성하는 단계;

   상기 제1 절연막을 관통하여 상기 반도체기판과 접속된 제1 비트라인 컨택 및 제2 비트라인컨택을 형성하는 단계;

   상기 제1 비트라인컨택의 상부를 식각하여 일정 깊이 리세스시키는 단계;

   상기 제1 비트라인컨택과 접속된 제1 비트라인을 형성하는 단계;

   상기 제1 비트라인이 형성된 결과물 상에 제2 절연막을 형성하는 단계;

   상기 제2 절연막을 식각하여 상기 제2 비트라인컨택을 노출시키는 단계; 및

   상기 제2 비트라인컨택과 접속된 제2 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
9. 제8항에 있어서,

   상기 제2 비트라인을 형성하는 단계 전에,

   상기 제2 비트라인컨택 상에 금속 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
10. 제9항에 있어서,

    상기 금속은 티타늄(Ti), 탄탈륨(Ta), 코빌트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 또는 텅스텐(W) 중 어느 하나인 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
11. 제8항에 있어서,

    상기 제1 및 제2 비트라인 중 동일한 페이지 버퍼에 연결되는 비트라인들은 동일한 높이를 갖도록 형성하고, 인접 페이지 버퍼에 연결되는 비트라인들은 서로 다른 높이를 갖도록 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.

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