JP2007188977A - 共鳴トンネル素子及びその製造方法並びに記憶素子 - Google Patents

共鳴トンネル素子及びその製造方法並びに記憶素子 Download PDF

Info

Publication number
JP2007188977A
JP2007188977A JP2006004132A JP2006004132A JP2007188977A JP 2007188977 A JP2007188977 A JP 2007188977A JP 2006004132 A JP2006004132 A JP 2006004132A JP 2006004132 A JP2006004132 A JP 2006004132A JP 2007188977 A JP2007188977 A JP 2007188977A
Authority
JP
Japan
Prior art keywords
electrode
oxide film
resonant tunneling
metal nanoparticles
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006004132A
Other languages
English (en)
Other versions
JP4907174B2 (ja
Inventor
Maomi Harada
真臣 原田
Koichiro Adachi
浩一郎 足立
Nobutoshi Arai
暢俊 洗
Satoru Negishi
哲 根岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2006004132A priority Critical patent/JP4907174B2/ja
Publication of JP2007188977A publication Critical patent/JP2007188977A/ja
Application granted granted Critical
Publication of JP4907174B2 publication Critical patent/JP4907174B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】シリコン基板上に形成可能であり、かつ、負性微分抵抗を顕著に発現し得る共鳴トンネル素子及びその製造方法並びに記憶素子を実現する。
【解決手段】本発明の共鳴トンネル素子6は、エネルギー障壁を両端として、量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有している。エネルギー障壁は熱酸化膜2であり、かつ量子井戸は金属ナノ粒子3である。負イオン注入によって、熱酸化膜2中に金属ナノ粒子3を形成する。
【選択図】図1

Description

本発明は、共鳴トンネル素子及びその製造方法並びに記憶素子に関するものである。
従来、量子効果を利用した量子化機能素子が開発されている。この量子化機能素子の一例として、共鳴トンネル効果を示す共鳴トンネル素子が挙げられる。例えば、共鳴トンネル素子の構造が二重障壁構造であるものは、2枚のエネルギー障壁、両エネルギー障壁間に挟持された量子井戸、および両エネルギー障壁にそれぞれ電気的に接続している二つの電極から構成されている。このような共鳴トンネル素子として、図14に示すように、エネルギー障壁がAlGaAsからなり、量子井戸および電極がGaAsからなるものが開発されている。
図15は上記共鳴トンネル素子のエネルギーバンド構造を示す模式図である。上記共鳴トンネル素子は、図15に示すように、入射する電子のエネルギーが、量子井戸に局在したエネルギー準位(量子準位)と一致する場合に、共鳴的に流れる電流が増加する。すなわち、共鳴トンネル素子内に共鳴トンネル電流が流れる。具体的には、図16に示すように、GaAsからなる電極から電圧を印加すると、まず、量子井戸(GaAs)の量子準位を介して電流(共鳴トンネル電流)が流れ始める。さらに、電圧を印加すると、この量子準位が電極の伝導帯の準位より下側になってしまい急激に電流値が減少する。この状態を負性微分抵抗という。さらに、電圧を印加すると、例えば、漏れ電流やエネルギー障壁(AlGaAs)の上側を超えていく電流が増加する。このような共鳴トンネル素子に特有の現象を共鳴トンネル効果という。
ここで、共鳴トンネル素子を化合物半導体からなる基板に作製する技術が開発されている。具体的には、化合物半導体基板上に、化合物半導体基板と格子定数がほとんど変わらない化合物半導体薄膜をエピタキシャル成長又はMOCVD法(有機金属気相成長法)等で成長させた後、続いて化合物半導体結晶層を成長させる技術である。このような技術としては、例えば特許文献1が挙げられる。
一方、基板にシリコン系半導体を用いた共鳴トンネル素子としては、SOI(シリコン・オン・インスレーター:Silicon on Insulator)基板を製造起点とする技術が開発されている。このような技術としては、例えば特許文献2が挙げられる。
特許文献1および特許文献2に記載の共鳴トンネル素子では、量子井戸として薄膜が用いられており、その量子井戸は一層又は数層の構造になっている。
特開2002−237494号公報(公開日:2002年8月23日) 特開平10−112538号公報(公開日:1998年4月28日)
しかしながら、上記従来の構成では、次の問題点を有している。
具体的には、特許文献1に記載の共鳴トンネル素子では、MOCVD法によって、障壁層(AlAs)/井戸層(GaAs)/障壁層(AlAs)である化合物半導体が、GaAsからなる化合物半導体基板上に形成されている。このように、特許文献1に記載の共鳴トンネル素子では、化合物半導体と基板との格子定数がほぼ一致するものでないと、化合物半導体を基板上に作製することができない。すなわち、化合物半導体の格子定数に対して差があるシリコンを基板として用いると、上記化合物半導体の結晶性を崩すことになり、シリコン基板を用いて共鳴トンネル素子を作製することはできない。
そこで、シリコン基板と化合物半導体との格子定数をほぼ一致させるものとして、SiO/Si/SiOの構造の共鳴トンネル素子(化合物半導体)をシリコン基板上に形成する方法が考えられる。しかし、一般にSiO上に堆積できるシリコンは多結晶性シリコンとなるため結晶性が悪く、電子波の共鳴を実現することは難しい。
また、特許文献2に記載の共鳴トンネル素子でも、特許文献1に記載の共鳴トンネル素子と同様に、共鳴トンネル素子と基板との格子定数を一致させるため、SOI基板を製造起点としなければならない。
以上のように、従来の共鳴トンネル素子は、化合物半導体基板、又はSOI基板を用いて製造しなければならず、LSI(大規模集積回路)技術において最も広範囲に使用されているシリコン基板上に加工された素子と、従来の共鳴トンネル素子とを混載することが困難である。
また、従来の構成では、材料面においてコストが高くなると共に、製造環境面においても良好な状態であるとは言えない。例えば、SOI基板はシリコン膜層や熱酸化膜層等の各層を張り合わせた構造となっている。したがって、SOI基板を用いて共鳴トンネル素子を作製するには、SOI基板における各層の薄膜化や張り合わせ等の高度な技術が必要となる。
さらに、従来の構成では、化合物半導体基板、又はSOI基板をフォトリソグラフィーによるエッチングでパターニングする、いわゆるトップダウン式の加工技術が使用されている。その加工精度には限界があり、共鳴トンネル素子の量子井戸構造を多層構造になるように形成すると、薄膜を所望とする微細構造にできず、共鳴トンネル素子のサイズが大きくなってしまうおそれがある。そのため、量子効果が発現しないという問題が生じる。
さらに、量子井戸が薄膜からなるため、量子井戸内のエネルギー分布がエネルギー障壁の対向面と平行な方向に連続状態をとるため、3D量子閉じ込めと比較して、その閉じ込め効率は悪く、室温で負性微分抵抗を顕著に確認することができないという問題が生じる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、シリコン基板上に形成可能であり、かつ、負性微分抵抗を顕著に発現し得る共鳴トンネル素子及びその製造方法並びに記憶素子を実現することにある。
本発明の共鳴トンネル素子は、上記課題を解決するために、量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有する共鳴トンネル素子において、上記量子井戸は金属ナノ粒子であることを特徴としている。
本発明の構成によれば、量子井戸が金属ナノ粒子であるので、量子準位は3次元全ての方向に量子化される。したがって、量子井戸は金属ナノ粒子の粒子直径に応じた量子準位を持ち離散的な状態密度となる。一方、従来の量子井戸が薄膜である構成では、量子井戸の二次元方向には量子化されず、すなわち、エネルギー障壁に平行な平面方向には量子化されず、縮退した状態密度となる。したがって、金属ナノ粒子からなる量子井戸の量子準位は、従来の構成の量子準位に比べて、より明確に離散化されることになる。その結果、本発明の共鳴トンネル素子はピーク/バレー比の大きなダイオード特性を示し、従来の構成に比べて、室温で負性微分抵抗を顕著に発現させることが可能となる。
さらに、本発明の共鳴トンネル素子は、薄膜からなる量子井戸を形成するときに用いられているフォトリソグラフィー等の加工方法を必要としない。したがって、例えば、エネルギー障壁材料(例えば半導体酸化膜)中に金属ナノ粒子を自己成長させる等の方法を用いれば、量子井戸の厚さを精度良く制御することができる。その結果、量子井戸を多層構造としても、その厚さが厚くなることを抑制することができる。よって、負性微分抵抗などの量子効果を顕著に発現させることが可能となる。
本発明の共鳴トンネル素子では、上記共鳴トンネル素子は、シリコン基板上に形成されるものであり、上記エネルギー障壁は半導体絶縁膜であることが好ましい。さらに、上記半導体絶縁膜はシリコン酸化膜であることが好ましい。
上記の構成によれば、LSI(大規模集積回路)技術において最も広範囲に使用されているシリコン基板を用いることができる。従来の化合物半導体基板やSOI基板を用いる構成に比べて、本発明の共鳴トンネル素子は、一般的にシリコン基板に形成されている素子を容易に混載することができる。
本発明の共鳴トンネル素子では、上記金属ナノ粒子は、上記エネルギー障壁中において二次元平面状に配列されていることが好ましい。
上記の構成によれば、エネルギー障壁中における金属ナノ粒子の配置が無秩序なものではなく、二次元平面状に配列されたものであるので、金属ナノ粒子を介してのキャリヤ伝導(共鳴トンネル電流)を制御することが可能となる。なお、「キャリヤ」とは電子または正孔を意味する。
本発明の共鳴トンネル素子では、二つの電極をさらに備え、両電極は、上記多重障壁構造の両端にそれぞれ電気的に接続されていることが好ましい。
上記の構成によれば、両電極に電圧を印加することによって、金属ナノ粒子を介して流れる電流を検出することが可能となる。
本発明の共鳴トンネル素子では、上記両電極は、ソース電極およびドレイン電極であり、金属ナノ粒子を介してソース電極からドレイン電極に流れる電流値を制御するゲート電極をさらに備えていることが好ましい。
上記の構成によれば、共鳴トンネル素子には、ソース電極、ドレイン電極、及びゲート電極が接続されている。ここで、共鳴トンネル素子が多重障壁構造であると、金属ナノ粒子中には、多数のエネルギー固有値を近傍に持つエネルギー帯が形成される。このとき、共鳴トンネル素子に印加されるゲート電圧に応じて、上記エネルギー帯の状態が決定される。そして、ソース電極のフェルミエネルギーと上記エネルギー帯とが一致するときのみ、共鳴トンネル電流が流れるので、ゲート電圧に応じて、共鳴トンネル素子におけるキャリヤ伝導の負性微分抵抗が顕著に現れることになる。その結果、本発明の共鳴トンネル素子は微細な電圧フィルターとして機能することが可能となる。
本発明の共鳴トンネル素子では、上記共鳴トンネル素子は、シリコン基板上に形成されるものであり、上記エネルギー障壁は、上記シリコン基板表面を酸化させた半導体酸化膜であると共に、上記ゲート電極は、半導体酸化膜とシリコン基板との間に形成されるものであり、ソース電極及びドレイン電極は、半導体酸化膜の側面に配されており、半導体酸化膜における、ゲート電極上でかつ、ソース電極およびドレイン電極に挟まれた部分の長さをL、半導体酸化膜の膜厚をdとすると、L>2×dを満足することが好ましい。
上記の構成によれば、ゲート電極の役割を担うシリコン基板(バックゲート)と量子井戸との距離が最も近く位置することになるので、量子井戸にゲート電界を効率よく印加することができる。したがって、上記の共鳴トンネル素子を流れる電流を制御し易くなる。
本発明の共鳴トンネル素子では、上記ソース電極およびドレイン電極は、半導体または金属からなっていることが好ましい。
上記の構成によれば、ソース電極およびドレイン電極の導電性イオンのドーズ量によって、量子井戸である金属ナノ粒子が形成するエネルギー帯または量子準位を介してトンネルするキャリヤの数を制御することができる。これにより、電極中のキャリヤ数を少なくすることができ、上記エネルギー帯に対して単色性の良いキャリヤ群を形成することができる。その結果、得られる共鳴トンネル電流のピーク/バレー比が大きくなり負性微分抵抗が顕著になる。すなわち、得られる共鳴トンネル電流は共鳴電圧に対して、急峻なものとなる。そのため、例えば、本発明の共鳴トンネル素子を電圧フィルターとして利用しやすくなる。
本発明の共鳴トンネル素子では、上記ゲート電極に印加されるゲート電圧の変調により、ソース/ドレイン電極間に存在する金属ナノ粒子を直接トンネルする電流値が制御される構成であるか、あるいは、上記ソース電極およびドレイン電極の間に印加されるソース/ドレイン電圧の変調により、ソース/ドレイン電極間に存在する金属ナノ粒子を直接トンネルする電流値が制御される構成であることが好ましい。
上記の構成によれば、ゲート電圧の変調、もしくはソース/ドレイン電圧の変調により、ソース/ドレイン電極間に存在する金属ナノ粒子を直接トンネルする電流値を制御することができる。
本発明の記憶素子は、上記課題を解決するために、上記共鳴トンネル素子を備え、ゲート電極から金属ナノ粒子にキャリヤがトンネルすることによって、又は、金属ナノ粒子からゲート電極にキャリヤがトンネルすることによって、ソース電極からドレイン電極に流れる電流値が変調するようになっていることを特徴としている。
上記の構成によれば、ゲート電極−金属ナノ粒子間に強電界を印加することにより、ゲート電極から金属ナノ粒子に伝導キャリヤを注入することができる。金属ナノ粒子に注入されたキャリヤは、周囲の半導体酸化膜からなるエネルギー障壁によって、金属ナノ粒子の外部に出射されることが防止される。この状態で、ゲート電極−金属ナノ粒子間に強電界を逆電圧で印加することにより、金属ナノ粒子からゲート電極にキャリヤを戻すこと(追い出し)ができる。ここで、ソース電極−ドレイン電極間を流れる電流によって、金属ナノ粒子中におけるキャリヤの存否を検出して、金属ナノ粒子内の情報を得ることができる。
また、本発明の記憶素子は、上記トンネル素子を備えているので、シリコン基板上に形成することができる。結果として、本発明の記憶素子とシリコン基板に形成される他の素子とを混載することが可能となる。
本発明の共鳴トンネル素子の製造方法は、上記課題を解決するために、量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有する共鳴トンネル素子の製造方法において、半導体基板上に上記エネルギー障壁となる半導体酸化膜を形成した後、半導体酸化膜中に負イオン注入によって、上記量子井戸となる金属ナノ粒子を形成することを特徴としている。
本発明の構成によれば、半導体酸化膜中に金属負イオン注入するときの濃度によって金属ナノ粒子の大きさを制御することができる。また、金属負イオン注入するときの注入エネルギーによって半導体酸化膜中における金属ナノ粒子の位置を制御することができる。さらに、熱処理温度によって、金属ナノ粒子の形状及び分布を制御することができる。したがって、意図する大きさ、位置、形状、分布を持つ金属ナノ粒子を半導体酸化膜中に形成することが可能となる。
さらに、半導体酸化膜は、シリコン基板を熱酸化することにより、シリコン基板上に形成することが可能であるので、本発明の共鳴トンネル素子の製造方法によって製造される共鳴トンネル素子と、LSI(大規模集積回路)技術において最も広範囲に使用されているシリコン基板上に加工される素子とを混載することが容易となる。
本発明の共鳴トンネル素子は、以上のように、上記量子井戸は金属ナノ粒子であるものである。
それゆえ、量子井戸が金属ナノ粒子であるので、量子井戸の量子準位は3次元全ての方向に量子化される。つまり、量子井戸は金属ナノ粒子の粒子直径に応じた量子準位を持ち離散的な状態密度となる。したがって、金属ナノ粒子からなる量子井戸の量子準位は、従来の構成の量子準位に比べて、より明確に離散化されることになる。また、半導体酸化膜中に金属ナノ粒子を自己成長させる等の方法を用いれば、量子井戸の厚さを精度良く制御することができるという効果を奏する。
本発明の記憶素子は、以上のように、上記共鳴トンネル素子を備え、ゲート電極から金属ナノ粒子にキャリヤがトンネルすることによって、又は、金属ナノ粒子からゲート電極にキャリヤがトンネルすることによって、ソース電極からドレイン電極に流れる電流値が変調するようになっているものである。
それゆえ、ソース電極−ドレイン電極間を流れる電流によって、金属ナノ粒子中における電荷の存否を検出して、金属ナノ粒子内の情報を得ることができる。その結果、シリコン基板上に形成可能であり、かつ、負性微分抵抗を顕著に発現し得る記憶素子を実現することができるという効果を奏する。
本発明の共鳴トンネル素子の製造方法は、以上のように、半導体基板上に上記エネルギー障壁となる半導体酸化膜を形成した後、半導体酸化膜中に負イオン注入によって、上記量子井戸となる金属ナノ粒子を形成する方法である。
それゆえ、意図する大きさ、位置、形状、分布を持つ金属ナノ粒子を半導体酸化膜中に形成することが可能となる。ひいては、シリコン基板上に形成可能であり、かつ、負性微分抵抗を顕著に発現し得る共鳴トンネル素子の製造方法を実現することができるという効果を奏する。
〔実施の形態1〕
本発明の一実施形態について図1ないし図3に基づいて説明すると以下の通りである。
図1は本実施の形態における共鳴トンネル素子の断面図である。本実施の形態の共鳴トンネル素子6は、図1に示すように、半導体基板4上に熱酸化膜2および電極1が、この順に積層して形成されている。熱酸化膜2内部には、自己成長した金属ナノ粒子3が設けられており、二次元平面状に配列している。このように、本実施の形態の共鳴トンネル素子は、金属ナノ粒子3を量子井戸とすると共に、金属ナノ粒子3の周囲に存在する熱酸化膜2をエネルギー障壁とする、熱酸化膜/金属ナノ粒子/熱酸化膜の連続になっている多重障壁構造(二重障壁構造)の共鳴トンネル素子である。
ここで、電極1は、例えばアルミニウムや金などの金属や、ポリシリコン等の導電性半導体からなるものである。電極1の面積は、特に限定するものではないが、LSI(大規模集積回路)中に共鳴トンネル素子からなるセルを組んで配列することを考慮すると、約0.1〜1μmが好ましい。
熱酸化膜2は半導体基板4を熱酸化することにより形成された半導体酸化膜であり、その膜厚は、例えば7nm〜15nmが望ましい。
金属ナノ粒子3は、例えば、金又は銀からなるナノサイズの粒子であり、熱酸化膜2に金属負イオン注入を行った後、続いて熱処理することにより自己成長して得られるものである。このため、金属ナノ粒子3はその表面が被覆層等で覆われることなく、熱酸化膜2中に存在する。
半導体基板4はp型に導通しているシリコン基板である。なお、半導体基板4としては、p型のシリコン基板に限定されるものではなく、n型のシリコン基板や、他の材料からなる基板を用いてもよい。また、本実施の形態に係る共鳴トンネル素子は、シリコン基板4上に形成されているため、エネルギー障壁として半導体酸化膜(シリコン基板の熱酸化膜)を用いているが、その材料の持つエネルギー障壁が量子井戸のエネルギー障壁よりも高いものであれば、上記エネルギー障壁の材料は特に限定されない。例えば、SiNのような半導体絶縁膜も、本発明の共鳴トンネル素子においてエネルギー障壁として使用可能である。
ここで、上記共鳴トンネル素子6は、例えば、以下の製造方法によって製造することができる。まずは、半導体基板4を熱酸化して、半導体基板4上に熱酸化膜2を形成する。次に、熱酸化膜2に、例えば、1〜30keVのエネルギーによって金属負イオンを注入する。続いて、不活性ガス雰囲気中において、例えば、500〜750℃で熱処理を行なう。この熱処理によって、金属負イオン粒子に自己凝縮力が発生して、約10〜10個の原子からなる単結晶のナノ粒子である金属ナノ粒子3が形成される。続いて、熱酸化膜2上に電極1を形成する。例えば、電極1が金属である場合は、スパッタリング等により形成すればよく、電極1が導電性半導体である場合は、LP−CVD(Low Pressure Chemical Vapor Deposition)等で堆積した後、不純物イオンをドープすることにより形成することができる。
なお、熱酸化膜2に形成される金属ナノ粒子3の大きさ、位置等は、上述の製造条件によって制御することができる。例えば、金属負イオン注入エネルギーを適宜変化させることにより、熱酸化膜2中での金属ナノ粒子3の位置を変えることができる。これにより、熱酸化膜2中で二次元平面をなすように配置することができる。すなわち、金属ナノ粒子3は、熱酸化膜2中において、いわゆる二次元平面状に並んだナノ粒子群(二次元平面状ナノ粒子群)となる。これにより、秩序よく配列された金属ナノ粒子を介してのキャリヤ伝導が制御可能となる。また、金属負イオンの注入濃度を調整することにより、金属ナノ粒子3を所望の大きさに調整できる。さらに、熱処理の温度を適宜変更することにより、金属ナノ粒子3を所望の形状および分布とすることができる。
次に、本実施の形態の共鳴トンネル素子6に生じる共鳴トンネル効果について詳細に説明する。
本実施の形態の共鳴トンネル素子6では、電極1−半導体基板4間に電圧を印加することによって、電極1から入射した電子は熱酸化膜2をトンネリングし、金属ナノ粒子3中で多重散乱を受けた後、半導体基板4にトンネリングする。すなわち、共鳴トンネル素子6では、金属ナノ粒子の形成する量子準位を介した共鳴トンネルが生じて共鳴トンネル電流が流れることになる。具体的には以下のようになる。
図2は上記共鳴トンネル素子のエネルギーバンド(エネルギー帯)構造を示す模式図である。(a)は、電極1が金属で形成されている場合(金属電極の場合)を示し、(b)は、電極1が半導体基板4とは異なる導電型の半導体で形成されている場合(n型半導体電極の場合)を示している。
図3は上記共鳴トンネル素子のキャリヤ伝導特性を示す模式図である。(a)は、電極1が金属で形成されている場合(金属電極の場合)を示しており、(b)は、電極1が半導体基板4とは異なる導電型の半導体で形成されている場合(n型半導体電極の場合)を示している。
ここで、金属電極、p型半導体基板、およびn型半導体電極のフェルミ準位(フェルミエネルギー)をそれぞれ、E 、E 、E とする。また、金属ナノ粒子3の形成する量子準位(エネルギー準位)のうち、E 、又はE 以下の最高のエネルギー準位をE quantとする。なお、物質中の電子のエネルギーは、電子が存在できる領域(許容帯)と電子が存在できない領域(禁制帯)とに分けられる。ここで、「フェルミ準位」とは、許容帯の中で電子が詰まっている状態(占有電子状態)と電子が詰まっていない状態(非占有電子状態)との境目のエネルギーを意味する。
図2(a)に示す金属電極を電極1として用いた場合、電極1のフェルミ準位E は許容帯に存在しており、E 以下のエネルギー準位に電子が詰まっている。そのため、電極1−半導体基板4間に電圧を印加すると、わずかなエネルギーで電子が移動でき、電極1から半導体基板4に、E quant以下の金属ナノ粒子3の形成するエネルギー準位全てを介しての共鳴トンネル電流(共鳴電流)が流れることになる。その結果、図3(a)に示すように、共鳴電圧では大きな電流値が得られ、それ以外の電圧ではほとんど電流値がゼロであるダイオード特性が得られる。また、その電流値は大きな共鳴電流に小さな共鳴電流が加わったものとなる。
一方、図2(b)に示すn型半導体電極を電極1として用いた場合、電極1のフェルミ準位E は禁制帯に存在している。禁制帯には電子が存在しないので、n型半導体伝導帯の電子が主に共鳴トンネル効果に寄与することになる。
ここで、n型電導性イオンドーズ量を制御することによって上記の伝導帯に存在する電子数を少なくすることできる。これにより、n型半導体の伝導帯にエネルギー幅の小さい非常に単色性の良いエネルギー帯が形成され、その結果として、共鳴トンネル電流は、ピーク/バレー比の大きなダイオード特性を示すことになる。
また、E quant以下の量子準位の全てが共鳴トンネルに寄与するわけではなく、共鳴電圧においてのみ大きな電流が得られることになる。その結果、図3(b)に示すように、共鳴トンネル電流には、電極1が金属である場合に確認された小さな共鳴電流(図3(a)参照)が発生せず、大きな共鳴電流のみが発生することになる。これにより、共鳴トンネル電流のピーク/バレー比がより一層大きくなる(明確になる)。
次に、金属ナノ粒子3の熱酸化膜2中における位置について説明する。ここで、電極1から半導体基板4へトンネルするキャリヤ(電子または正孔)のトンネリング確率、及び、半導体基板4から電極1へトンネルするキャリヤのトンネリング確率は、図2に示すようなエネルギー準位(エネルギーポテンシャル)を持つ系でのシュレディンガー方程式を解くことにより得ることができる。
電極1と金属ナノ粒子3との距離をd、半導体基板4と金属ナノ粒子3との距離をd、金属ナノ粒子3の直径をrとすると、上記シュレディンガー方程式の解より、d=d=rを満たす場合、共鳴トンネル効果が顕著に発現しないことが確認された。例えば、d=d=rであると、量子井戸(金属ナノ粒子3)両端のエネルギー障壁(熱酸化膜2)において、キャリヤの波動関数が反射によってほぼ逆位相になる。そのため、定在波が打ち消し合い、共鳴現象が発現し難くなり、共鳴トンネルダイオードとしてのダイオード特性を顕著に得ることができない。
したがって、本実施の形態の共鳴トンネル素子6は、金属負イオン注入エネルギーを制御することにより、金属ナノ粒子3の熱酸化膜2における位置を制御して、d=d=rを満たさないようにすることが望ましい。
また、本実施の形態では、エネルギー障壁が熱酸化膜2であり、量子井戸が金属ナノ粒子3であるので、LSI技術において最も広範囲に使用されているシリコン基板上に共鳴トンネル素子を形成することができる。したがって、従来の構成に比べ、他の素子(例えば、スイッチング素子など)と容易に混載することが可能である。さらにSOI基板を作製するための高度な技術を必要としないので、製造工程において、ロスが生じることを抑制することができる。
また、本実施の形態の共鳴トンネル素子6では量子井戸は金属ナノ粒子3である。そのため、量子井戸の量子準位は3次元全ての方向に量子化されたものとなり、かつ、量子井戸は金属ナノ粒子の直径に応じた量子準位を持ち離散的な状態密度となる。したがって、金属ナノ粒子3からなる量子井戸の量子準位は、薄膜からなる量子井戸の量子準位に比べて、より明確に離散化されることになる。その結果、本実施の形態の共鳴トンネル素子6はピーク/バレー比の大きなダイオード特性を示し、室温で負性微分抵抗を顕著に確認することができる。
また、本実施の形態では、量子井戸である金属ナノ粒子3は、熱酸化膜2中に負イオン注入により形成される。したがって、薄膜からなる量子井戸を形成するときに用いられているフォトリソグラフィー等の加工方法を必要としない。よって、量子井戸を多層構造としても、金属負イオン注入の条件等を制御することにより、量子井戸の厚さが厚くなることを抑制することができる。さらに、量子井戸を多層構造とすることが容易であり、LSI(大規模集積回路)のサイズが大きくなることを抑制することができる。
〔実施の形態2〕
本発明の他の実施の形態について図4ないし図11に基づいて説明すると以下の通りである。なお、本実施の形態において説明すること以外の構成は、上記実施の形態1と同じである。
図4は、本実施の形態の共鳴トンネル素子7の概略構成を示す断面図である。本実施の形態の共鳴トンネル素子7では、上面が平面形状である突起部8を有する半導体基板11上に、突起部8を覆うように熱酸化膜13が積層している。
また、突起部8を挟むように互いに対向してソース電極16およびドレイン電極18が熱酸化膜13上に形成されている。熱酸化膜13における平面形状となっている部分には、二次元平面をなすように(二次元平面状に)金属ナノ粒子20が配置されている。具体的には、例えば、金属ナノ粒子20はソース電極16及びドレイン電極18の一直線上を結ぶ任意の経路に10〜100個設けられている。そして、金属ナノ粒子20の総数は、例えば10〜10個である。
半導体基板11には別途電極19が接続されており、突起部8はゲート電極として作用するようになっている。
このように共鳴トンネル素子7は、熱酸化膜13をエネルギー障壁、金属ナノ粒子20を量子井戸とする、熱酸化膜/金属ナノ粒子/熱酸化膜/・・・が連続してなる多重障壁構造の共鳴トンネル素子である。換言すれば、本実施の形態の共鳴トンネル素子はエネルギー障壁を両端として、量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造であり、この多重障壁構造の両端にソース電極16およびドレイン電極18が存在する。
以下、共鳴トンネル素子7の製造工程を詳細に説明する。
まずは、図5(a)に示すように、例えばシリコンからなる半導体基板11上にシリコン窒化膜12を堆積した後、公知のフォトリソグラフィー技術を用いて露光、現像する。所定のパターンに形成されたシリコン窒化膜12をマスクとして、半導体基板11を等方性エッチングによりエッチングする。このようにして、平坦となっている部分を有する突起部8が半導体基板11に形成される。このとき、シリコン窒化膜12と接する半導体基板11の長さ(図5(a)における突起部8上部の長さ)Lは、エッチング条件により、50〜300nmとすることが好ましい。なお、半導体基板11における上面(突起部8上面)と底面とは互いに平行である。
次に、図5(b)に示すように、シリコン窒化膜12を例えばリン酸水溶液で除去した後、半導体基板11の表面全体を熱酸化する。これにより、半導体基板11上にシリコン酸化膜である熱酸化膜13が形成される。すなわち、酸化前の突起部8上面は、酸化後には熱酸化膜13の上面となる。なお、この場合、突起部8の中段部(半導体基板11における上面と底面との間に位置する部分)における断面は、熱酸化膜13/半導体基板11/熱酸化膜13という構成になっている。
また、熱酸化膜13の半導体基板11表面からの厚さdは、突起部8全てを覆い尽くす程度に厚くする必要がある。具体的には、熱酸化する前の突起部8上面の長さ(熱酸化膜13における、突起部8上でかつ、ソース電極16およびドレイン電極18に挟まれた部分の長さ)Lに対して、L>2×dの条件を満たす必要がある。厳密には、突起部8上面の長さLは、熱酸化前と熱酸化後でその長さが異なるため、熱酸化後の長さをL’とすると、ここでの満たすべき条件はL’>2×dとなる。なお、熱酸化膜13を形成するときに、不活性ガスで酸素濃度を希釈した混合ガス雰囲気中で、徐々に半導体基板11を酸化することによって、熱酸化膜13の厚さdを調整することができる。
次に、図5(c)に示すように、熱酸化膜13における平坦になっている部分(平坦部)に、すなわち、熱酸化膜13における上面と突起部8の上面との間に、金属負イオン注入を行った後、引き続き熱処理を行なう。この金属負イオン注入の注入条件および熱処理の温度条件等は、上記〔実施の形態1〕において、共鳴トンネル素子6を作製するときの条件と同様にすればよい。これにより、熱酸化膜13の上面から厚さdの範囲内に二次元平面をなすように金属ナノ粒子20を形成することができる。なお、金属ナノ粒子20は、例えば、金又は銀からなる単結晶のナノ粒子である。ここで、二次元平面とは、例えば、半導体基板11の底面および酸化後の突起部8の上面と平行な平面である。
また、金属ナノ粒子20を形成した後、フッ酸水溶液を用いて熱酸化膜13をエッチングしてもよい。これにより、熱酸化膜13中に配列された金属ナノ粒子20を熱酸化膜13の表面(突起部側面側、すなわちソースおよびドレイン電極との接触面)に露出させることができる。この構成においては、ソース電極16およびドレイン電極18と露出した金属ナノ粒子20とが隣り合うためにソースドレイン間の距離が短くなり、電圧印加時に、より低電圧での制御を行うことができる。
次に、レジスト14を熱酸化膜13上に塗布した後、所定のパターンになるようにレジスト14に対して露光・現像を行なう。続いて、レジスト14をマスクとして、金属15を例えば、スパッタリングによって半導体基板11上に堆積する。なお、熱酸化膜13上部における長さLのうち、露光・現像によりレジスト14が除去されている部分の長さをLとすると、L<L/2を満たすことが望ましい。これにより、後述するソース電極16とドレイン電極18とが接触して短絡することを防止することができる。また、金属15の膜厚は例えば、250〜500nmであることが好ましい。
次に、図5(d)に示すように、レジスト14を例えば、アセトン等の有機溶剤で剥離する。なお、レジスト14の上部に堆積した金属15はレジスト14と共に除去される。これにより、金属15からなる電極、すなわちソース電極16が熱酸化膜13上に形成されることになる。
さらに、図5(e)に示すように、レジスト17を半導体基板11上に塗布した後、所定のパターンになるようにレジスト17に対して露光・現像を行なう。このとき、熱酸化膜13上部の長さLのうち、露光・現像によりレジスト17が除去されている部分の長さをLとすると、L<L/2を満たすことが望ましい。これにより、上述したように、ソース電極16とドレイン電極18とを短絡しないように作製することが容易になる。
その後、図5(f)に示すように、ソース電極16を形成した工程と同様にして、例えば、スパッタリングによって半導体基板11上に金属を堆積した後、例えば、アセトン等の有機溶剤でレジスト17と共に余分な金属を剥離する。これにより、金属電極、すなわちドレイン電極18が熱酸化膜13上に形成されることになる。
なお、ソース電極16及びドレイン電極18は、同一の金属で構成されていてもよく、また異種の金属で形成されていてもよい。なお、ソース電極16及びドレイン電極18を構成する金属としては、特に限定されるものではないが、例えば、アルミニウムや金が好ましい。あるいは、ソース電極16及びドレイン電極18は、半導体によって形成されていてもよい。
次に、上記半導体基板11に、ソース電極16及びドレイン電極18とは異なる電極19を別途接続する。これにより、熱酸化膜13に挟まれた半導体基板11の突起部8をゲート電極として作用させることが可能となる。なお、以後、ゲート電極とは突起部8を意味するものとして説明する。以上の製造方法により、図4に示す共鳴トンネル素子7を作製することができる。
ところで、一般に、半導体基板に形成された熱酸化膜上に、例えば電極等の金属層を形成する場合、熱酸化膜と金属層との接合部において、金属酸化物が形成されることになる。そのため、熱酸化膜の膜厚が減少すると共に、接合部の物性が変化することになる。
ここで、本実施の形態においては、熱酸化膜13中に形成された金属ナノ粒子20を介してのキャリヤ伝導特性(共鳴トンネル効果)を特徴としている。そのため、ソース電極16及びドレイン電極18を形成するときに、熱酸化膜13上に金属酸化物が形成されたとしても、共鳴トンネル効果に影響を及ぼさない。したがって、金属酸化膜が形成されることを抑制しなくてもよい。その結果、従来に比べて、製造条件の精度を緩和することができる。さらに、上記のキャリヤ伝導特性の効果を十分に得るためには、ソース電極16−ドレイン電極18間の長さ(距離)は短い方が好ましい。
このため、熱酸化膜13に挟まれた半導体基板11の長さ(熱酸化後の半導体基板11の突起部8の上面長さ)をLとすると、熱酸化膜13の厚さdに対して、L<dを満たすことが好ましい。すなわち、L<dを満たす場合、共鳴トンネルの伝導長さは約(2d+L)であるのに対し、突起中腹部の伝導長さは約2dである。これにより、熱酸化膜13に挟まれた半導体基板11を通じてのキャリヤ伝導特性を低減させることができる。すなわち、半導体基板11を介して電流が流れることを抑制することができ、熱酸化膜13の平坦部のみを電流が流れることになる。したがって、ソース電極16−ドレイン電極18間に電圧を印加したときに、熱酸化膜13中に形成された金属ナノ粒子20を介してのキャリヤ伝導(共鳴トンネル電流)を精度よく検出することが可能となる。
さらに、ソース電極16−ドレイン電極18間に電圧を印加したときに、半導体基板11から熱酸化膜13にトンネリングする電流を低減させるために、半導体基板中のキャリヤ密度は小さい方が好ましい。そのため、半導体基板は不純物によって薄くドーピングされていることが好ましい。半導体基板濃度(半導体基板のドーズ量)としては、例えば、1×1015〜1×1017cm−3が好ましい。
ところで、図4に示す共鳴トンネル素子7では、上述したとおり、金属ナノ粒子20が熱酸化膜13の上面から厚さdの範囲内に(半導体基板11に平行な部分に)、熱酸化膜13のソース電極16及びドレイン電極18の一直線上を結ぶ任意の経路に10〜100個設けられている。
図6に、このような共鳴トンネル素子7のエネルギーバンド構造の模式図を示す。電子のエネルギーに対しては、図6に示すように、熱酸化膜13がエネルギー障壁となり、金属ナノ粒子20が量子井戸の役割を担う多重障壁構造になっている。このような多重障壁構造のキャリヤ伝導はシュレディンガー方程式により導出される。そこで、一般に、10を越える多重障壁を持つ系での方程式の解から、キャリヤのトンネル確率を計算すると、透過確率の大きな領域が帯状になって現れる。すなわち、多重量子井戸がエネルギー帯を形成することがわかる。
次に、ゲート電極(突起部8)に一定電圧を印加し、例えば、ソース電極を接地し、ドレイン電極18の電圧を変化させたときのドレイン電流の模式的な特性を図7(a)に示す。共鳴トンネル素子が多重障壁構造である場合、量子井戸である金属ナノ粒子20中には、多数のエネルギー固有値を近傍に持つエネルギー帯が形成される。すなわち、共鳴トンネル現象は、2つの障壁に挟まれた量子井戸が存在すれば発現するが、このときの共鳴ピーク幅は非常に狭くなり(すなわち、図7(a)のピーク幅が狭くなる)、製造バラツキなども加味するとデバイスに適用するには不適当である。しかしながら、非常に多くのトンネル素子が直列に並んだ場合、1つ1つの狭いピークだった共鳴バンドが密集し、エネルギーバンドを形成する。
図7(b)にドレイン電圧をある一定値にしたときのエネルギー帯の形成を示す。参照番号21が金属ナノ粒子20によって生成されたエネルギー帯である。このエネルギー帯21がソース電極16のフェルミエネルギーと一致するときに大きな電流値が得られ、それ以外のドレイン電圧では、このエネルギー帯21を介さないトンネリング電流のみが寄与するので小さな電流値が得られる。
また、図8は、ドレイン電極18に一定電圧を印加した状態で、ゲート電圧を変化させたときのドレイン電流の特性を示している。横軸はゲート電圧を、縦軸はドレイン電流をそれぞれ示している。
ドレイン電圧に依存して金属ナノ粒子20中に形成されるエネルギー帯21が決定されるが、ゲート電圧の電圧値を制御することにより、エネルギー帯21とソース電極16のフェルミ準位とを一致させることができる。図8では、金属ナノ粒子のエネルギー帯とソース電極16のフェルミ準位とが一致するときにのみ、大きな電流が得られる様子が示されている。
なお、図7(a)及び図8において、それぞれ電流値が大きな値を示すときの電圧幅は0.1〜0.3Vと広く(大きく)、共鳴トンネル電流が生じたことを容易に判別することが可能である。
図9は、金属電極を用いた共鳴トンネル素子のフィルター特性を示す模式図である。電流値が大きくなる領域をゲート電圧およびドレイン電圧に対してプロットしている。横軸はゲート電圧Vgを、縦軸はドレイン電圧Vdをそれぞれ示している。ここで、A(図9中の白色部)はドレイン電流が大きな値を示す領域、B(図9中の斜線部)はドレイン電流が小さな値を示す領域、C(図9中の網掛け部)はドレイン電流の値が領域Aの電流値と領域Bの電流値との中間の値である領域である。なお、領域Cは、小さな共鳴電圧幅を持つ不安定な電流値となっている。
図9より明らかなように、ゲート電圧とドレイン電圧とを制御することにより、領域Aから領域Cの間でドレイン電流が急激に変化することになる。換言すれば、それぞれの領域間の変化は金属ナノ粒子20が形成するエネルギー帯21の存否によって急激に変化することになる。
このような特性を利用して、共鳴トンネル素子7を電圧フィルターとして使用することが可能となる。例えば、電流値の大きな領域Aを、電圧フィルターの制御において「オン」状態とし、電流値の小さな領域Bを、電圧フィルターの制御において「オフ」状態とする。この場合、上記のように電流値の大きな部分での電圧幅が大きいので、「オン」状態・「オフ」状態をより制御しやすい。
以上のように、本実施の形態の共鳴トンネル素子7は、熱酸化膜13中に二次元平面状に配列された金属ナノ粒子20を多重量子井戸として用い、ソース/ドレイン電圧、又はゲート電圧を制御することにより、微細な電圧フィルターを作製することができる。
また、本実施の形態の共鳴トンネル素子7では、ソース電極16およびドレイン電極18は、熱酸化膜13中で金属ナノ粒子20が二次元平面状に延びる方向に配されているエネルギー障壁の両端に配置されており、金属ナノ粒子20を介してソース電極16からドレイン電極18に流れる電流値を制御するゲート電極がさらに設けられていることを特徴としている。
上記の構成によれば、共鳴トンネル素子7には、ソース電極16、ドレイン電極18、及びゲート電極が接続されている。ここで、共鳴トンネル素子7が多重障壁構造であると、金属ナノ粒子中には、多数のエネルギー固有値を近傍に持つエネルギー帯が形成される。このとき、共鳴トンネル素子7に印加されるゲート電圧に応じて、上記エネルギー帯の状態が決定される。そして、ソース電極16のフェルミエネルギーと上記エネルギー帯とが一致するときのみ、共鳴トンネル電流が流れるので、ゲート電圧に応じて、共鳴トンネル素子におけるキャリヤ伝導の負性微分抵抗が顕著に現れることになる。その結果、本発明の共鳴トンネル素子は微細な電圧フィルターとして機能することが可能となる。
次に、共鳴トンネル素子7において、熱酸化膜13上に設けられているソース電極16およびドレイン電極18が同種又は異種の導電型にドーピングされた半導体からなっている場合について説明する。
まず、このような共鳴トンネル素子7の製造方法を詳細に説明する。
例えば、上記図5に示した製造工程において、金属15をスパッタリング等で堆積する工程の代わりに、例えば、導電性不純物がドープされたポリシリコン等をLP−CVD等で堆積することにより製造することができる。具体的には、図5(c)において、所定のパターンに形成されたレジスト14をマスクとして、熱酸化膜13上にLP−CVD等でポリシリコンを堆積した後、該ポリシリコンに導電性不純物イオン注入を行なう。続いて、アセトン等の有機溶剤等でレジスト14を溶解する。これにより、ポリシリコンからなるソース電極16が形成される。また、ドレイン電極18についても、ソース電極16と同様にして形成することができる。
このとき、導電性不純物イオン注入はソース電極16及びドレイン電極18に対して、それぞれ個別に行なうので、互いに同一の導電性不純物イオンを注入してもよく、また互いに異なる導電性不純物イオンを注入してもよい。すなわち、ソース電極16とドレイン電極18とは、互いに異なる導電性のポリシリコンで形成してもよく、また同一の導電性のポリシリコンで形成してもよい。
但し、ソース電極16およびドレイン電極18のドーズ量は、各電極のフェルミ準位が伝導帯又は価電子帯に到達するほど濃いものではないように設定されていることが望ましい。すなわち、ソース電極16およびドレイン電極18のドーズ量は、各電極の上記フェルミ準位がバンドギャップ中に存在するように設定するほうが望ましい。そのため、ソース電極16およびドレイン電極18のドーズ量は、例えば、1×1015〜1×1017cm−3であることが望ましい。
上記のようにして、ソース電極16およびドレイン電極18を形成した後、熱処理によって導電性不純物を拡散することにより、導電性ポリシリコン、すなわち半導体からなるソース電極16およびドレイン電極18を有する共鳴トンネル素子を作製することができる。
次に、図10に、共鳴トンネル素子のソース電極がN型導電性ポリシリコンであり、ドレイン電極がP型導電性ポリシリコンであるときのエネルギーバンド構造を示す。ソース電極16及びドレイン電極18が導電性ポリシリコンであるほうが、ソース電極16及びドレイン電極18が金属電極である場合に比べて、伝導帯に存在する電子数が少なくなると共に、電子の存在するエネルギー幅が小さくなる。そのため、ソース電極16−ドレイン電極18間を伝導する電子(キャリヤ)は、金属ナノ粒子20が形成するエネルギー帯に対して単色性が良い。したがって、金属電極からなるソース電極16及びドレイン電極18に比べて、導電性ポリシリコンからなるソース電極16及びドレイン電極18のほうが、より顕著なフィルター特性を示すことになる。
図11は、ソース電極がN型導電性ポリシリコンであり、ドレイン電極がP型導電性ポリシリコンである共鳴トンネル素子のフィルター特性を示す模式図である。横軸はゲート電圧Vgを、縦軸はドレイン電圧Vdをそれぞれ示している。a(図11中の白色部)はドレイン電流が大きな値を示す領域、b(図11中の斜線部)はドレイン電流が小さな値を示す領域を表している。
ポリシリコンからなる電極を用いた共鳴トンネル素子のフィルター特性は、図11に示すように、金属電極の大きなフェルミ準位および状態密度に伴う複数準位を介してのトンネリングに起因する微小なフィルター特性を除いたものとなっている。
すなわち、ポリシリコンからなる電極を用いた場合、図9に示す金属電極の場合に比べて、電流値の大きな領域Aと電流値の小さな領域Bとの間の電流値が中間の値を示す領域Cがなく、電流値の大きな領域aと電流値の小さな領域bとの境界がより急峻なものとなる。言い換えれば、ポリシリコンからなる電極のバンドギャップ中には、キャリヤの定常状態が存在しないので、領域aと領域bとの間の変化、すなわち、ドレイン電流の変化が金属ナノ粒子の形成するエネルギー帯の存否によって急激に起こることになる。
したがって、ポリシリコンからなる電極を用いた共鳴トンネル素子では、共鳴電流のオン−オフをより顕著に確認することが可能となる。その結果、単色性のよい大きなフィルター特性を実現することができる。
以上のように、熱酸化膜13中に二次元平面状に配列された金属ナノ粒子20を多重量子井戸として用い、ソース/ドレイン電圧又はゲート電圧を制御することで、微細な電圧フィルターを作製することが可能となる。
また、共鳴トンネル素子7は、ソース電極16およびドレイン電極18は、例えばポリシリコン等の半導体からなっていてもよい。
上記の構成によれば、ソース電極16およびドレイン電極18の導電性イオンのドーズ量によって、量子井戸である金属ナノ粒子3が形成するエネルギー帯または量子準位を介してトンネルする伝導キャリヤ(例えば正孔または電子)の数を制御することができる。これにより、電極中の伝導キャリヤ数を少なくすることができ、上記エネルギー帯に対して単色性の良いキャリヤ群を形成することができる。その結果、得られる共鳴トンネル電流のピーク/バレー比が大きくなり負性微分抵抗が顕著になる。すなわち、得られる共鳴トンネル電流は共鳴電圧に対して、急峻なものとなる。したがって、本発明の共鳴トンネル素子を電圧フィルターとしてさらに利用しやすくなる。
〔実施の形態3〕
本発明の他の実施の形態について図12ないし図13に基づいて説明すると以下の通りである。なお、本実施の形態において説明すること以外の構成は、上記実施の形態1および実施の形態2と同じである。また、説明の便宜上、上記の実施の形態1および実施の形態2の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本実施の形態の半導体記憶素子(記憶素子)は、上記〔実施の形態2〕における共鳴トンネル素子7を用いたものである。すなわち、図4に示した(上記〔実施の形態2〕に示した)共鳴トンネル素子7は、ゲート電極からキャリヤを該金属ナノ粒子にトンネリング注入、又は、その逆過程を行い、ソース/ドレイン間を流れる電流値を変調することで半導体記憶素子としての利用が可能である。
上記共鳴トンネル素子7を半導体記憶素子として用いる場合、ゲート電極(突起部8)−金属ナノ粒子20間に強電界(強電圧)を印加することにより、FN(Fowler−Nordheim:ファウラー−ノルドハイム)トンネルが生じ、ゲート電極(突起部8)からキャリヤを金属ナノ粒子20内に入射(トンネル、注入)させることができる。一旦、金属ナノ粒子20に入射したキャリヤは、金属ナノ粒子20の周囲にある熱酸化膜13によって、出射することを抑制される。そして、この入射したキャリヤによって、金属ナノ粒子20内の電位ポテンシャルが変調することになる。したがって、ソース電極16のフェルミ準位と、金属ナノ粒子20が形成するエネルギー帯とにずれが生じ、ソース電極16−ドレイン電極18間を流れる電流値が変化することになる。ここでは、この状態(金属ナノ粒子20にキャリヤが入射されている状態)を書込状態と呼ぶ。
また、上記書込状態における電圧と逆符号の電圧を印加する、すなわち、金属ナノ粒子20にキャリヤを入射する時とは逆方向の強電界を印加することにより、キャリヤを金属ナノ粒子20から射出することができる。これにより、金属ナノ粒子20にキャリヤを入射させた場合と同様に、ソース電極16のフェルミ準位と金属ナノ粒子20の形成するエネルギー帯とにずれが生じ、ソース電極16−ドレイン電極18間を流れる電流が変化することになる。ここでは、この状態(金属ナノ粒子20にキャリヤが入射されていない状態)を消去状態と呼ぶ。
ここで、さらに、ゲート電圧を印加することにより、多重量子井戸である金属ナノ粒子20が形成するエネルギー帯をソース電極16のフェルミ準位に一致するように調整することが可能である。このことは、印加するゲート電圧の大小によって書込/消去状態を判別できることを意味する。
図12は、図4における共鳴トンネル素子を用いた半導体記憶素子の書込状態及び消去状態を説明するグラフである。横軸はゲート電圧Vgを、縦軸はドレイン電流Idをそれぞれ示している。また、実線aは消去状態を示し、点線aは書込状態を示している。
図12に示すように、書込状態では、キャリヤである電子によって金属ナノ粒子20内の電位が上昇するので、共鳴トンネル電流が流れるようにするためには、消去状態に比べてより大きなゲート電圧が必要である。一方、消去状態では、金属ナノ粒子20内の電位が下降するので、共鳴トンネル電流が流れるようにするためには、小さなゲート電圧で十分である。
このように、上記書込状態及び消去状態は、共鳴トンネル電流が生じる条件が異なるために、それぞれの共鳴電圧(ゲート電圧)に差が生じることになる。したがって、書込状態および消去状態を容易に判別することができる。また、キャリヤの金属ナノ粒子内での存否は、ソース/ドレイン間を流れる電流によって検出することができる。よって、電流値の大きさによってナノ粒子内の情報を得ることができる。その情報を記憶情報として用いることにより、共鳴トンネル素子7を半導体記憶素子として用いることが可能となる。
ところで、共鳴トンネル素子7を記録素子として利用する場合、ゲート電極(突起部8)から熱酸化膜13中に形成された金属ナノ粒子20に電子を入射させること、または出射させることを可能とするために、金属ナノ粒子20はゲート電極(突起部8)の近傍に二次元平面状に配置されている必要がある。
そこで、図13に示すように、熱酸化膜13の上面から金属ナノ粒子20までの距離をD、金属ナノ粒子20の直径をR、金属ナノ粒子20から半導体基板11の突起部8までの距離をDとすると、30nm<D、5nm<D<15nm、2nm<R<5nmの条件を満たすことが望ましい。これは、金属負イオン注入エネルギー及び注入濃度並びにその後の熱処理温度によって制御すればよい。
以上のように、ゲート電極−金属ナノ粒子間に強電界を印加することにより、ゲート電極から金属ナノ粒子20にキャリヤを注入することができる。金属ナノ粒子20に注入されたキャリヤは、周囲の半導体酸化膜からなるエネルギー障壁によって、金属ナノ粒子20の外部に出射されることが防止される。この状態で、ゲート電極−金属ナノ粒子間に強電界を逆電圧で印加することにより、金属ナノ粒子20からゲート電極にキャリヤを戻すこと(追い出し)ができる。
また、ゲート電極から金属ナノ粒子20にキャリヤがトンネルすることにより、又は、金属ナノ粒子からゲート電極にキャリヤがトンネルすることにより、ソース電極16−ドレイン電極18間を流れる電流値が変調するようになっている。したがって、ソース電極16−ドレイン電極18間を流れる電流を測定することによって、金属ナノ粒子20中におけるキャリヤの存否を検出して、金属ナノ粒子20内の情報を得ることができる。すなわち、ゲート電圧によって情報の書き換えが可能であり、また書込/消去状態の判別が可能となる。
また、本実施の形態ではLSI技術において最も広範囲に使用されているシリコン基板上に形成することが可能であり、他の素子との混載も可能である。
なお、本発明の共鳴トンネル素子は、以下のように表現することができる。
〔1〕本発明の共鳴トンネル素子は多重障壁構造を有し、その多重障壁構造は、半導体酸化膜/金属ナノ粒子/半導体酸化膜/金属ナノ粒子/半導体酸化膜の連続になっており、該多重障壁の両端に電極を有するともいえる。
上記〔1〕の構成によれば、金属ナノ粒子が形成する量子エネルギー準位を介してのキャリヤ伝導が達成される共鳴トンネル素子が形成される。また、該多重障壁の両端に付属している電極に電圧を印加することによって、該金属ナノ粒子を介しての電流を検出することが可能となる。
〔2〕さらに、上記〔1〕に記載の共鳴トンネル素子は、上記金属ナノ粒子は金属負イオン注入後、熱処理によって形成されるものであってもよい。すなわち、金属負イオン注入濃度によって金属ナノ粒子の大きさが制御されると共に、注入エネルギーによって半導体酸化膜中での位置が制御される。また、その後の熱処理温度によって、金属ナノ粒子の形状及び分布を制御することができる。これにより、意図する大きさ、位置、形状、分布を持つ金属ナノ粒子を形成することができる。
〔3〕さらに、上記〔1〕に記載の共鳴トンネル素子は、上記金属ナノ粒子は該半導体酸化膜中で、二次元平面をなすように配列されていてもよい。上記構成によって、無秩序でなく自己成長した金属ナノ粒子を介してのキャリヤ伝導が制御可能となる。
〔4〕さらに、上記〔1〕に記載の共鳴トンネル素子は、上記共鳴トンネル素子において、該半導体はシリコンであってもよい。すなわち、LSI(大規模集積回路)技術において最も広範囲に使用されているシリコン基板を用いることで、他の素子との混載が容易になる。
〔5〕さらに、上記〔1〕に記載の共鳴トンネル素子は、該共鳴トンネル素子は半導体基板上に形成され、該半導体酸化膜は、該半導体基板表面に該半導体基板に平行な部分を持つ突起状にエッチングされた半導体基板表面を熱処理することによって、該突起部8に、半導体基板に平行に形成され、該半導体基板最表面全体は酸化膜で覆われた状態であるが、該突起中腹部では、該半導体酸化膜厚の2倍の膜厚よりも酸化前の該半導体膜厚の方が厚く、酸化後、該突起中腹部断面は、半導体酸化膜/半導体単結晶部/半導体酸化膜の構造をしており、その半導体単結晶部がゲート電極として作用し、請求項1に記載の該両電極は、該突起型半導体酸化膜の上部又は側壁部に存在しているが、それらは短絡しておらず、ソース/ドレイン電極として作用し、該ゲート電圧の変調により、該ソース/ドレイン間に存在する該金属ナノ粒子を直接トンネルする電流値が制御されるものであってもよい。
上記〔5〕の構成によれば、金属ナノ粒子が形成するエネルギー帯を利用したキャリヤ伝導により、負性微分抵抗が顕著に示されることになる。すなわち、フィルター特性が優れており、電圧フィルターとして使用することが可能となる。また、そのフィルター特性は、ゲート電圧及びソース/ドレイン電圧によって制御可能である。
〔6〕また、上記〔5〕に記載の共鳴トンネル素子は、該多重障壁部両端の電極は、同種又は異種の導電型にドーピングされた半導体であってもよい。
上記〔6〕の構成によれば、金属ナノ粒子が形成するエネルギー帯をトンネルする伝導キャリヤ数が導電性ドーズ量によって制御される。また、半導体電極に存在するキャリヤ数を少なくすることによって、該エネルギー帯に対して単色性の良いキャリヤ群を形成することができる。したがって、ピーク‐バレー比が大きくなり、負性微分抵抗が顕著なドレイン電流を得ることができる。
〔7〕また、上記〔5〕に記載の共鳴トンネル素子は、該突起状酸化膜頂上部の下部に形成されたゲート電極からキャリヤを該金属ナノ粒子にトンネリング、又は、その逆過程を行なうことで、該ソース/ドレイン間を流れる電流値が変調されるものであってもよい。
上記〔7〕の構成によれば、ゲート電極‐ナノ粒子間に強電界を印加することにより、キャリヤをナノ粒子に注入することができる。一旦、該金属ナノ粒子に閉じ込められたキャリヤは、周囲の半導体酸化膜の高いエネルギー障壁によって、逃げ出しを禁止される。キャリヤのナノ粒子内での存否は、ソース/ドレイン間を流れる電流によって検出し、その大きさによってナノ粒子内の情報を得ることができる。なお、ナノ粒子内のキャリヤの追い出しは、同様に、ゲート電極‐ナノ粒子間に強電界を逆電圧で印加することで達せられる。
〔8〕本発明の記憶素子は、上記〔5〕に記載の共鳴トンネル素子を備え、該突起状酸化膜頂上部の下部に形成されたゲート電極からキャリヤを金属ナノ粒子にトンネリング、又は、その逆過程を行なうことで、ソース/ドレイン間を流れる電流値が変調されるものであってもよい。
上記〔8〕の構成によれば、上記〔7〕の構成と同様の効果が得られる。すなわち、ゲート電圧の制御によって、金属ナノ粒子へのキャリヤの入射、または金属ナノ粒子からキャリヤの出射を制御することができる。また、キャリヤの金属ナノ粒子内での存否は、ソース/ドレイン間を流れる電流によって検出することができるので、電流値の大きさによってナノ粒子内の情報を得ることができる。したがって、記憶装置として作用することが可能となる。
なお、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明にかかる共鳴トンネル素子は、シリコン基板に形成可能であるので、シリコン基板上に形成される他の素子と混載可能な共鳴トンネル素子や、電圧フィルターや、記憶素子に適用できる。
本発明の一実施形態における共鳴トンネル素子の断面図である。 (a)上記共鳴トンネル素子における電極が金属電極である場合のエネルギーバンド構造を示す模式図であり,(b)上記共鳴トンネル素子における電極がn型半導体電極である場合のエネルギーバンド構造を示す模式図である。 (a)上記共鳴トンネル素子における電極が金属電極である場合のキャリヤ伝導特性を示す模式図であり、(b)上記共鳴トンネル素子における電極がn型半導体電極である場合のキャリヤ伝導特性を示す模式図である。 本発明の他の実施形態における共鳴トンネル素子の断面図である。 図4における共鳴トンネル素子の製造工程を示す断面図である。 図4における共鳴トンネル素子のエネルギーバンド構造の模式図である。 (a)図4における共鳴トンネル素子において、ゲート電極に一定電圧を印加し、ソース電極を接地し、ドレイン電圧を変化させたときのドレイン電流の特性を示すグラフであり、(b)ドレイン電圧をある一定値にしたときのエネルギー帯を説明するエネルギーバンド構造の模式図である。 図4における共鳴トンネル素子において、ドレイン電極に一定電圧を印加した状態で、ゲート電圧を変化させたときのドレイン電流の特性を示すグラフである。 図4における共鳴トンネル素子のフィルター特性を示す模式図である。 図4における共鳴トンネル素子のエネルギーバンド構造の模式図である。 図4における共鳴トンネル素子のフィルター特性を示す模式図である。 図4における共鳴トンネル素子を用いた半導体記憶素子の書込状態及び消去状態を説明するグラフである。 図12における半導体記憶素子の金属ナノ粒子の配置を説明するための断面図である。 従来の二重障壁構造の共鳴トンネル素子の断面図である。 図14における共鳴トンネル素子のエネルギーバンド構造の模式図である。 図14における共鳴トンネル素子の電流−電圧特性を示すグラフである。
符号の説明
1 電極
2 熱酸化膜(半導体酸化膜、エネルギー障壁)
3 金属ナノ粒子(量子井戸)
4 半導体基板(電極)
5 量子準位
6 共鳴トンネル素子
7 共鳴トンネル素子
8 突起部(ゲート電極)
11 半導体基板
12 シリコン窒化膜
13 熱酸化膜(半導体酸化膜、エネルギー障壁)
16 ソース電極
18 ドレイン電極
19 電極
20 金属ナノ粒子(量子井戸)
21 エネルギー帯
L 熱酸化する前の突起部の上部の長さ(熱酸化膜における、突起部上でかつ、ソース電極およびドレイン電極に挟まれた部分の長さ)
d 熱酸化膜の厚さ

Claims (12)

  1. 量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有する共鳴トンネル素子において、
    上記量子井戸は金属ナノ粒子であることを特徴とする共鳴トンネル素子。
  2. 上記共鳴トンネル素子は、シリコン基板上に形成されるものであり、上記エネルギー障壁は、半導体絶縁膜であることを特徴とする請求項1に記載の共鳴トンネル素子。
  3. 上記共鳴トンネル素子の半導体絶縁膜はシリコン酸化膜であることを特徴とする請求項2に記載の共鳴トンネル素子。
  4. 上記金属ナノ粒子は、上記エネルギー障壁中において二次元平面状に配列されていることを特徴とする請求項1ないし3の何れかに記載の共鳴トンネル素子。
  5. 二つの電極をさらに備え、
    両電極は、上記多重障壁構造の両端にそれぞれ電気的に接続されていることを特徴とする請求項1ないし4の何れかに記載の共鳴トンネル素子。
  6. 上記両電極は、ソース電極およびドレイン電極であり、
    金属ナノ粒子を介してソース電極からドレイン電極に流れる電流値を制御するゲート電極をさらに備えていることを特徴とする請求項5に記載の共鳴トンネル素子。
  7. 上記共鳴トンネル素子は、シリコン基板上に形成されるものであり、上記エネルギー障壁は、上記シリコン基板表面を酸化させた半導体酸化膜であると共に、
    上記ゲート電極は、半導体酸化膜とシリコン基板との間に形成されるものであり、
    ソース電極及びドレイン電極は、半導体酸化膜の側面に配されており、
    半導体酸化膜における、ゲート電極上でかつ、ソース電極およびドレイン電極に挟まれた部分の長さをL、半導体酸化膜の膜厚をdとすると、L>2×dを満足することを特徴とする請求項6に記載の共鳴トンネル素子。
  8. 上記ソース電極およびドレイン電極は半導体または金属からなっていることを特徴とする請求項6又は7に記載の共鳴トンネル素子。
  9. 上記ゲート電極に印加されるゲート電圧の変調により、ソース/ドレイン電極間に存在する金属ナノ粒子を直接トンネルする電流値が制御されることを特徴とする請求項6に記載の共鳴トンネル素子。
  10. 上記ソース電極およびドレイン電極の間に印加されるソース/ドレイン電圧の変調により、ソース/ドレイン電極間に存在する金属ナノ粒子を直接トンネルする電流値が制御されることを特徴とする請求項6に記載の共鳴トンネル素子。
  11. 請求項6ないし10のいずれかに記載の共鳴トンネル素子を備え、
    ゲート電極から金属ナノ粒子にキャリヤがトンネルすることによって、又は、金属ナノ粒子からゲート電極にキャリヤがトンネルすることによって、ソース電極からドレイン電極に流れる電流値が変調するようになっていることを特徴とする記憶素子。
  12. 量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有する共鳴トンネル素子の製造方法において、
    半導体基板上に上記エネルギー障壁となる半導体酸化膜を形成した後、半導体酸化膜中に負イオン注入によって、上記量子井戸となる金属ナノ粒子を形成することを特徴とする共鳴トンネル素子の製造方法。
JP2006004132A 2006-01-11 2006-01-11 共鳴トンネル素子及びその製造方法並びに記憶素子 Expired - Fee Related JP4907174B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006004132A JP4907174B2 (ja) 2006-01-11 2006-01-11 共鳴トンネル素子及びその製造方法並びに記憶素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006004132A JP4907174B2 (ja) 2006-01-11 2006-01-11 共鳴トンネル素子及びその製造方法並びに記憶素子

Publications (2)

Publication Number Publication Date
JP2007188977A true JP2007188977A (ja) 2007-07-26
JP4907174B2 JP4907174B2 (ja) 2012-03-28

Family

ID=38343946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006004132A Expired - Fee Related JP4907174B2 (ja) 2006-01-11 2006-01-11 共鳴トンネル素子及びその製造方法並びに記憶素子

Country Status (1)

Country Link
JP (1) JP4907174B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010026625A1 (ja) * 2008-09-02 2010-03-11 株式会社 東芝 不揮発性半導体記憶装置
US8339834B2 (en) 2010-02-22 2012-12-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device including a variable resistance element
US8559216B2 (en) 2010-01-28 2013-10-15 Kabushiki Kaisha Toshbia Nonvolatile semiconductor memory device
CN103988308A (zh) * 2011-12-09 2014-08-13 英特尔公司 晶体管中的应变补偿
WO2017164617A1 (ko) * 2016-03-21 2017-09-28 성균관대학교산학협력단 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101802775B1 (ko) * 2016-03-21 2017-11-29 성균관대학교산학협력단 공명 터널 소자 및 그 제조 방법
CN109659356B (zh) * 2018-12-18 2021-08-27 河南师范大学 基于硒化铜单层的具有负微分电阻和开关作用的纳米器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079155A (ja) * 2003-08-28 2005-03-24 Sharp Corp 抵抗変化機能体およびその製造方法、並びに記憶装置
JP2005277041A (ja) * 2004-03-24 2005-10-06 Sharp Corp 非単調電流電圧特性機能体およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079155A (ja) * 2003-08-28 2005-03-24 Sharp Corp 抵抗変化機能体およびその製造方法、並びに記憶装置
JP2005277041A (ja) * 2004-03-24 2005-10-06 Sharp Corp 非単調電流電圧特性機能体およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010026625A1 (ja) * 2008-09-02 2010-03-11 株式会社 東芝 不揮発性半導体記憶装置
TWI403011B (zh) * 2008-09-02 2013-07-21 Toshiba Kk Nonvolatile semiconductor memory device
US8575590B2 (en) 2008-09-02 2013-11-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5531296B2 (ja) * 2008-09-02 2014-06-25 株式会社東芝 不揮発性半導体記憶装置
US8559216B2 (en) 2010-01-28 2013-10-15 Kabushiki Kaisha Toshbia Nonvolatile semiconductor memory device
US8339834B2 (en) 2010-02-22 2012-12-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device including a variable resistance element
CN103988308A (zh) * 2011-12-09 2014-08-13 英特尔公司 晶体管中的应变补偿
US9614093B2 (en) 2011-12-09 2017-04-04 Intel Corporation Strain compensation in transistors
US10748993B2 (en) 2011-12-09 2020-08-18 Intel Corporation Strain compensation in transistors
WO2017164617A1 (ko) * 2016-03-21 2017-09-28 성균관대학교산학협력단 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법

Also Published As

Publication number Publication date
JP4907174B2 (ja) 2012-03-28

Similar Documents

Publication Publication Date Title
JP4907174B2 (ja) 共鳴トンネル素子及びその製造方法並びに記憶素子
JP6013948B2 (ja) 半導体装置
US6946346B2 (en) Method for manufacturing a single electron memory device having quantum dots between gate electrode and single electron storage element
JP6462797B2 (ja) 光子源および光子源を製造する方法
US8624223B2 (en) Side-gate defined tunable nanoconstriction in double-gated graphene multilayers
US20040256612A1 (en) Electrically tunable quantum dots and methods for making and using for same
US8916923B2 (en) Nonvolatile semiconductor memory
JP5203963B2 (ja) 量子井戸デバイス構造体の形成方法
JP2004200375A (ja) 半導体レーザ装置およびその製造方法
KR100533293B1 (ko) 양자소자
US20150188280A1 (en) Metal-insulator-metal waveguide for nano-lasers and optical amplifiers
US7442953B2 (en) Wavelength selective photonics device
JP2014222709A (ja) 量子ドット型赤外線検出器、赤外線検出装置、及び赤外線検出方法
JP5841013B2 (ja) 半導体装置
JP2001168353A (ja) 光素子
JP3138335B2 (ja) 量子干渉素子
JP4364185B2 (ja) 半導体装置及びその製造方法
JP4051476B2 (ja) 半導体記憶装置
US6852993B2 (en) Emission process for a single photon, corresponding semiconducting device and manufacturing process
JPH06188408A (ja) 半導体の微細加工方法
US8828764B2 (en) Coupled asymmetric quantum confinement structures
KR100607222B1 (ko) 교차하는 전극 사이에 나노 결정체를 이용한 논리 소자또는 기억 소자 및 그 제조 방법
JP2002261268A (ja) 量子結合装置および電子素子
JPH07326727A (ja) 共鳴トンネル素子
JPH10200092A (ja) クーロンブロッケード素子とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4907174

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees