KR20210122626A - 전하 포획 밴드 오정렬을 사용한 강유전성 전계 효과 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

강유전성 전계 효과 트랜지스터는 소스 영역과 드레인 영역 사이에서 연장되는 반도체 채널을 포함하는 반도체 기판을 포함한다. 강유전성 게이트 유전체 층은 반도체 채널 위에 배치되고, 강유전체 재료의 계면 트랩에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드를 갖는 강유전체 재료를 포함한다. 게이트 전극이 강유전성 게이트 유전체 층 상에 위치되고, 게이트 바이어스 회로로부터의 온 전압 및 오프 전압의 인가를 통해 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성된다. 온 상태 동안의 전하 포획 밴드의 에너지 레벨은 반도체 채널의 소수 전하 캐리어의 에너지 레벨로부터 오프셋된다. 강유전성 전계 효과 트랜지스터의 동작 동안 강유전체 재료에서의 전하 포획이 방지되고, 그에 의해, 강유전성 전계 효과 트랜지스터의 내구성을 증가시킨다.

Description

전하 포획 밴드 오정렬을 사용한 강유전성 전계 효과 트랜지스터 및 그 형성 방법 {FERROELECTRIC FIELD EFFECT TRANSISTOR USING CHARGE TRAPPING BAND MISALIGNMENT AND METHODS OF FORMING THE SAME}
강유전체 재료(ferroelectric material)는 외부 전기장이 제로일 때 자발적인 넌제로 전기 분극(electrical polarization)(즉, 넌제로의 총 전기 쌍극자 모멘트(electrical dipole moment))을 가질 수도 있는 재료이다. 자발적 전기 분극은 반대 방향에서 인가되는 강한 외부 전기장에 의해 반전될 수도 있다. 전기 분극은 측정 시점에서의 외부 전기장뿐만 아니라, 외부 전기장의 이력에도 또한 의존하며, 따라서, 히스테리시스 루프(hysteresis loop)를 갖는다. 전기 분극의 최대치는 포화 분극(saturation polarization)으로 지칭된다. 포화 분극을 야기하는 외부 전기장이 더 이상 인가되지 않은(즉, 턴오프된) 이후 남아 있는 전기 분극은 잔존 분극(remnant polarization)으로 지칭된다. 제로 분극을 달성하기 위해 잔존 분극의 반대 방향에서 인가될 필요가 있는 전기장의 크기는 보자 전기장(coercive electrical field)으로 지칭된다. 메모리 디바이스를 형성하는 목적을 위해, 높은 잔존 분극 및 높은 보자계(coercive field)를 갖는 것이 일반적으로 바람직하다. 높은 잔존 분극은 전기 신호의 크기를 증가시킬 수도 있다. 높은 보자계는 노이즈 레벨의 전기장 및 간섭에 의해 야기되는 섭동(perturbation)에 대비하여 메모리 디바이스를 더욱 안정적으로 만든다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a는 본 개시의 제1 실시형태에 따른 반도체 기판의 상부 부분(upper portion)에 얕은 트렌치 분리 구조체(shallow trench isolation structure)의 형성 이후의 제1 예시적인 구조체의 탑 다운 뷰(top-down view)이다.
도 1b는 도 1a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 2a는 본 개시의 제1 실시형태에 따른 게이트 스택 재료 층의 퇴적 이후의 제1 예시적인 구조체의 탑 다운 뷰이다.
도 2b는 도 2a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 3a는 본 개시의 제1 실시형태에 따른 게이트 스택 구조체의 형성 이후의 제1 예시적인 구조체의 탑 다운 뷰이다.
도 3b는 도 3a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 4a는 본 개시의 제1 실시형태에 따른 소스 확장 영역, 드레인 확장 영역 및 게이트 스페이서의 형성 이후의 제1 예시적인 구조체의 탑 다운 뷰이다.
도 4b는 도 4a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 5a는 본 개시의 제1 실시형태에 따른 딥 소스 영역(deep source region) 및 딥 드레인 영역(deep drain region)을 형성한 이후의 제1 예시적인 구조체의 탑 다운 뷰이다.
도 5b는 도 5a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 6a는 본 개시의 제1 실시형태에 따른 콘택 레벨 유전체 층(contact-level dielectric layer) 및 콘택 비아 공동을 형성한 이후의 제1 예시적인 구조체의 탑 다운 뷰이다.
도 6b는 도 6a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 7a는 본 개시의 제1 실시형태에 따른 콘택 비아 구조체의 형성 이후의 제1 예시적 구조체의 탑 다운 뷰이다.
도 7b는 도 7a의 평면 B-B'를 따른 제1 예시적 구조체의 수직 단면도이다.
도 7c는 도 7a 및 도 7b의 제1 예시적인 구조체를 통합하는 강유전성 메모리 디바이스(ferroelectric memory device)의 회로 개략도이다.
도 8a는, 본 개시의 제1 실시형태에 따른, 게이트 전극에서의 인가된 전압이 제로일 때 제1 예시적인 구조체의 전계 효과 트랜지스터의 게이트 스택 구조체 및 반도체 채널을 포함하는 재료 스택의 밴드 다이어그램이다.
도 8b는, 본 개시의 제1 실시형태에 따른, 게이트 전극에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압일 때 제1 예시적인 구조체의 전계 효과 트랜지스터의 게이트 스택 구조체 및 반도체 채널을 포함하는 재료 스택의 밴드 다이어그램이다.
도 9a는 게이트 전극에서의 인가된 전압이 제로일 때 전하 포획 밴드 오정렬 층(charge-trapping-band misalignment layer)의 제거에 의해 도 8a의 재료 스택으로부터 유도되는 비교 예시적인 재료 스택의 밴드 다이어그램이다.
도 9b는 게이트 전극에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압일 때 도 9a의 비교 예시적인 재료 스택의 밴드 다이어그램이다.
도 10a는 본 개시의 제2 실시형태에 따른 게이트 스택 재료 층의 퇴적 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 10b는 도 10a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 11a는 본 개시의 제2 실시형태에 따른 게이트 스택 구조체의 형성 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 11b는 도 11a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 12a는 본 개시의 제2 실시형태에 따른 소스 확장 영역, 드레인 확장 영역, 및 게이트 스페이서의 형성 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 12b는 도 12a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 13a는 본 개시의 제2 실시형태에 따른 딥 소스 영역 및 딥 드레인 영역의 형성 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 13b는 도 13a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 14a는 본 개시의 제2 실시형태에 따른 상승된 소스 영역 및 상승된 드레인 영역의 형성 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 14b는 도 14a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 15a는 본 개시의 제2 실시형태에 따른 콘택 레벨 유전체 층 및 콘택 비아 공동을 형성한 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 15b는 도 15a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 16a는 본 개시의 제2 실시형태에 따른 콘택 비아 구조체의 형성 이후의 제2 예시적인 구조체의 탑 다운 뷰이다.
도 16b는 도 16a의 평면 B-B'를 따른 제2 예시적인 구조체의 수직 단면도이다.
도 16c는 도 16a 및 도 16b의 제2 예시적인 구조체를 통합하는 강유전성 메모리 디바이스의 회로 개략도(circuit schematic)이다.
도 17a는, 본 개시의 제2 실시형태에 따른, 게이트 전극에서의 인가된 전압이 제로일 때 제2 예시적인 구조체의 전계 효과 트랜지스터의 게이트 스택 구조체 및 반도체 채널을 포함하는 재료 스택의 밴드 다이어그램이다.
도 17b는, 본 개시의 제2 실시형태에 따른, 게이트 전극에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압일 때 제2 예시적인 구조체의 전계 효과 트랜지스터의 게이트 스택 구조체 및 반도체 채널을 포함하는 재료 스택의 밴드 다이어그램이다.
도 18a는 게이트 전극에서의 인가된 전압이 제로일 때 계면 실리콘 산화물 층(interfacial silicon oxide layer)의 추가에 의해 도 17a의 재료 스택으로부터 유도되는 비교 예시적인 재료 스택의 밴드 다이어그램이다.
도 18b는 게이트 전극에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압일 때 도 18a의 비교 예시적인 재료 스택의 밴드 다이어그램이다.
도 19는, 본 개시의 실시형태에 따른, 본 개시의 제1 예시적 구조체를 형성하기 위한 단계를 예시하는 제1 플로우차트이다.
도 20은, 본 개시의 실시형태에 따른, 본 개시의 제2 예시적인 구조체를 형성하기 위한 단계를 예시하는 제2 플로우차트이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 명시적으로 달리 언급되지 않는 한, 동일한 참조 번호를 갖는 각각의 엘리먼트는 동일한 재료 조성을 갖는 것으로 그리고 동일한 두께 범위 내의 두께를 갖는 것으로 추정된다.
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 구체적으로, 반도체 채널의 전도 밴드와 강유전성 게이트 유전체 층(ferroelectric gate dielectric layer)의 전하 포획 밴드(charge trapping band) 사이에 오정렬 층을 갖는 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET) 및 그것을 형성하는 방법에 관한 것이다.
도 1a 및 도 1b를 참조하면, 반도체 재료 층(10)을 포함하는 반도체 기판(8)을 포함하는, 본 개시의 제1 실시형태에 따른 제1 예시적인 구조체가 예시된다. 반도체 기판(8)은, 반도체 재료 층(10)이 전면 표면(front surface)으로부터 후면 표면(backside surface)으로 연장될 수도 있는 벌크 반도체 기판일 수도 있거나, 또는 반도체 재료 층(10) 아래에 있는 매립된 절연체 층(도시되지 않음) 및 매립된 절연체 층 아래에 있는 핸들 기판(도시되지 않음)을 포함하는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판일 수도 있다. 예를 들면, 반도체 기판(8)은 상업적으로 이용 가능한 단결정(single crystalline) 벌크 반도체 기판 또는 상업적으로 이용 가능한 반도체 온 인슐레이터 기판일 수도 있다.
반도체 재료 층(10)은 단결정 반도체 재료 또는 다결정(polycrystalline) 반도체 재료를 포함할 수도 있다. 하나의 실시형태에서, 반도체 재료 층(10)의 전체는 단결정 실리콘과 같은 단결정 반도체 재료를 포함할 수도 있다. 반도체 재료 층(10)의 반도체 재료는 p 타입 또는 n 타입일 수도 있는 제1 전도성 타입의 도핑을 가질 수도 있다. 반도체 재료 층(10)에서 제1 전도성 타입의 도펀트의 원자 농도는, 비록 더 작고 더 큰 원자 농도가 또한 사용될 수도 있지만, 1.0×1014/cm3에서부터 3.0×1017/cm3까지의 범위 내에 있을 수도 있다. 하나의 실시형태에서, 반도체 재료 층(10)은 본질적으로 실리콘 및 제1 전도성 타입의 도펀트로 구성될 수도 있다.
얕은 트렌치 분리 구조체(12)는 반도체 재료 층(10)의 상부 부분에 형성될 수도 있다. 예를 들면, 반도체 재료 층(10)의 상부 표면 위에 포토레지스트 층을 도포하고 패턴화하는 것에 의해 그리고 이방성 에칭 프로세스(anisotropic etch process)를 사용하여 포토레지스트 층의 패턴을 반도체 재료 층(10)의 상부 부분으로 전사하는 것에 의해, 50 nm에서부터 500 nm까지의 범위 내의 깊이를 갖는 얕은 트렌치가 반도체 재료 층(10)의 상부 표면(top surface)을 통해 형성될 수도 있다. 포토레지스트 층은, 예를 들면, 애싱(ashing)에 의해, 후속하여 제거될 수도 있다. 얕은 트렌치 내에 유전체 재료가 퇴적될 수도 있고, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 프로세스를 사용하여 반도체 재료 층(10)의 상부 표면을 포함하는 수평 평면 위에서부터 유전체의 잉여 부분이 제거될 수도 있다. 얕은 트렌치를 충전하는 유전체 재료의 나머지 부분은 얕은 트렌치 분리 구조체(12)를 포함한다. 얕은 트렌치 분리 구조체(12)는 디바이스 영역을 횡방향에서 둘러쌀 수도 있는데, 그 중 하나가 도 1a 및 도 1b에서 예시되어 있다. 하나의 실시형태에서, 각각의 디바이스 영역은 얕은 트렌치 분리 구조체(12)에 의해 횡방향에서 둘러싸일 수도 있다. 본 개시가 단일의 디바이스 영역을 사용하여 설명되지만, 각각의 얕은 트렌치 분리 구조체(12)에 의해 횡방향에서 둘러싸이는 다수의 디바이스 영역이 제1 예시 구조체에서 형성될 수도 있다는 것이 이해될 수도 있다.
도 2a 및 도 2b를 참조하면, 반도체 재료 층(10)의 상부 표면은 불순물을 제거하기 위해 세정될 수도 있다. 예를 들면, 반도체 재료 층(10)의 상부 표면으로부터 유기 오염물, 입자, 표면 산화물, 및 이온성 오염물을 제거하기 위해 RCA 세정이 수행될 수도 있다. 반도체 재료 층(10)의 상부 표면으로서 산화물이 없는 표면을 제공하기 위해, 희석된 불산 또는 불산 증기를 사용하는 습식 에칭(wet etch) 또는 증기 에칭(vapor etch)이 수행될 수도 있다. 10 분보다 더 긴 지속 기간 동안의 공기에 대한 정상적인 노출은 일반적으로 자연 산화층(native oxide layer)을 형성하는데, 이것은 반도체 재료 층(10)의 반도체 재료의 표면 산화물이다. 예를 들면, 반도체 재료 층(10)이 단결정 실리콘을 포함하는 경우, 반도체 재료 층(10)의 상부 표면에 표면 실리콘 산화물 층이 형성될 수도 있다. 표면 실리콘 산화물 층은 본원에서 계면 실리콘 산화물 층(51)으로 지칭되며, 0.1 nm에서부터 0.8 nm까지의 범위 내의 유효 두께를 갖는다. 본원에서 사용될 때, 재료 층의 유효 두께는 재료 층의 면적에 의해 나누어지는 재료 층의 모든 볼륨의 합이다. 계면 실리콘 산화물 층(51)의 유효 두께가 실리콘 산화물의 하나의 일분자층(monolayer)(이것은 약 0.3 nm임)의 두께보다 더 작을 수도 있다. 이 경우, 계면 실리콘 산화물 층(51)은 다수의 별개의 부분으로서 또는 자신을 관통하는 다수의 홀을 갖는 연속하는 층으로서 형성될 수도 있다. 대안적으로, 계면 실리콘 산화물 층(51)의 유효 두께는 실리콘 산화물의 일분자층의 두께보다 더 클 수도 있다. 이 경우, 계면 실리콘 산화물 층(51)은 자신을 관통하는 홀이 없는 연속하는 재료 층으로 형성될 수도 있다.
계면 실리콘 산화물 층(51)의 두께는 공기에 대한 노출 시간의 지속 기간에 따라 일반적으로 증가한다. 주변 공기 중의 산소의 함량이 정상보다 더 높은 경우, 또는 주변의 온도가 실온(즉, 섭씨 20도)을 초과하는 경우, 계면 실리콘 산화물 층(51)의 두께는 증가할 수도 있다. 계면 실리콘 산화물 층(51)의 두께는 공기에 대한 오랜 노출 이후 포화되는 경향이 있다.
유전성 금속 산화물 재료(dielectric metal oxide material)를 직접적으로 퇴적하는 것에 의해 또는 금속을 퇴적한 이후, 후속하여, 금속을 산화시키는 것에 의해, 계면 실리콘 산화물 층(51) 상에 유전성 금속 산화물 층(dielectric metal oxide layer)이 직접적으로 형성될 수도 있다. 유전성 금속 산화물 재료의 퇴적은 원자 층 퇴적 프로세스, 화학적 기상 증착 프로세스, 또는 물리적 기상 증착 프로세스(즉, 스퍼터링 프로세스)에 의해 수행될 수도 있다. 금속의 퇴적은 물리적 기상 증착(physical vapor deposition; PVD) 프로세스, 화학적 기상 증착(chemical vapor deposition; CVD) 프로세스, 또는 원자 층 퇴적(atomic layer deposition; ALD) 프로세스에 의해 수행될 수도 있다. 금속의 산화는 섭씨 300 도에서부터 섭씨 600 도까지의 범위 내에 있을 수도 있는 상승된 온도에서 플라즈마 산화 프로세스 또는 열 산화 프로세스에 의해 수행될 수도 있다.
본 개시의 실시형태에 따르면, 유전성 금속 산화물 층은, 후속하여 그 상에 퇴적될 강유전체 재료의 밴드 구조체(band structure)를 시프트할 수도 있는 유전성 금속 산화물 재료를 포함한다. 그러한 만큼, 유전성 금속 산화물 재료는 후속하여 퇴적될 강유전체 재료와는 상이한 재료를 포함한다. 강유전체 재료는 전하 포획 밴드를 일반적으로 포함하는데, 이것은 강유전체 재료의 가전자 밴드(valence band)와 전도 밴드 사이의 에너지 밴드이다. 전하 포획 밴드는 강유전체 재료 내에 본질적으로 존재하는 계면 전하 트랩에 의해 야기될 수도 있다. 유전성 금속 산화물 층의 유전체 재료는 후속하여 형성될 수도 있는 강유전체 재료의 전하 포획 밴드를 시프트하도록, 그리고 반도체 재료 층(10)의 반도체 재료의 소수 전하 캐리어(minority charge carrier)의 전자 밴드로부터 강유전체 재료의 전하 포획 밴드를 오정렬시키도록 선택될 수도 있다. 그러한 만큼, 유전성 금속 산화물 층은 본원에서 전하 포획 밴드 오정렬 층(52)으로 지칭된다.
전하 포획 밴드 오정렬 층(52)은 계면 실리콘 산화물 층(51) 상에 직접적으로 형성될 수도 있다. 하나의 실시형태에서, 유전성 금속 산화물은, Be, Mg, Ca, Sr, Ba, Al, Ga, Sc, Y, Ti, V, Cr, Mn, Zr, Nb, Mo, Ta, W, 및 란탄족(Lanthanide) 원소로부터 선택되는 적어도 하나의 원소 금속의 산화물 재료를 포함할 수도 있고, 및/또는 본질적으로 그들로 구성될 수도 있다. 다른 적절한 재료가 본 개시의 고려되는 범위 내에 있을 수도 있다. 하나의 실시형태에서, 유전성 금속 산화물은, Be, Mg, Ca, Sr, Ba, Al, Ga, Sc, Y, Ti, V, Cr, Mn, Zr, Nb, Mo, Ta, W, 및 란탄족 원소로부터 선택되는 단일의 원소 금속의 산화물 재료를 포함할 수도 있고, 및/또는 본질적으로 그들로 구성될 수도 있다. 하나의 실시형태에서, 유전성 금속 산화물은, Be, Mg, Ca, Sr, Ba, Al, Ga, Sc, Y, Ti, V, Cr, Mn, Zr, Nb, Mo, Ta, W, 및 란탄족 원소로부터 선택되는 적어도 두 개의 원소 금속의 산화물 재료를 포함할 수도 있고, 및/또는 본질적으로 그들로 구성될 수도 있다. 전하 포획 밴드 오정렬 층(52)은 0.1 nm에서부터 0.5 nm까지의 범위 내의 유효 두께를 가질 수도 있다. 전하 포획 밴드 오정렬 층(52)의 유전체 재료는, 외부 전기장의 인가시, 반도체 재료의 밴드 구조체에 대해 후속하여 형성될 강유전체 재료의 전하 포획 밴드의 시프트를 야기한다.
강유전체 재료 층을 형성하기 위해 전하 포획 밴드 오정렬 층(52) 상에 강유전성 유전체 재료(ferroelectric dielectric material)가 후속하여 직접적으로 퇴적될 수도 있는데, 강유전체 재료 층은 전계 효과 트랜지스터의 게이트 유전체의 컴포넌트 층으로서 사용된다. 그러한 만큼, 퇴적된 강유전체 재료 층은 본원에서 강유전성 게이트 유전체 층(53)으로 지칭된다. 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료는 Pb(ZrxTi1-x)O3(x는 0에서부터 1까지의 범위 내에 있음)(즉, 티탄산 지르콘산 연(lead zirconate titanate; PZT)), PbZrO3(PZ), PbTiO3(PT), HfO2(즉, 하프늄 산화물(hafnium oxide)), ZrO2(즉, 지르코늄 산화물(zirconium oxide)), HfxZr1-xO2(x는 0과 1 사이에 있음)(즉, 하프늄 지르코늄 산화물(hafnium zirconium oxide)), NH4H2PO4(ADP), KH2PO4(KDP), LiNbO3(LN), LiTaO3(LT), BaTiO3(BT), (Pb,La)TiO3(PLT), 및 (Pb,La)(Zr,Ti)O3, 및 이들의 도핑된 변형물로부터 선택될 수도 있지만, 그러나 이들로 제한되지는 않는다. 다른 적절한 재료가 본 개시의 고려되는 범위 내에 있을 수도 있다. 강유전성 게이트 유전체 층(53)은, 예를 들면, 스퍼터링 타겟으로부터의 물리적 기상 증착(PVD) 프로세스에 의해 퇴적될 수도 있다. 강유전성 게이트 유전체 층(53)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 3 nm에서부터 20 nm까지, 예컨대 4.5 nm에서부터 10 nm까지의 범위 내에 있을 수도 있다. 강유전성 게이트 유전체 층(53)은 전계 효과 트랜지스터의 동작 동안 절연 파괴(dielectric breakdown)를 방지할 만큼 충분히 두꺼울 수도 있고, 반도체 재료 층(10)의 표면에 형성되는 반도체 채널에 충분히 강한 전기장을 인가할 만큼 충분히 얇을 수도 있다.
강유전성 게이트 유전체 층(53)은 강유전성 유전체 재료의 계면 트랩(interfacial trap)에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드를 가질 수도 있다. 전하 포획 밴드 오정렬 층(52)의 유전체 재료는 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료의 밴드 구조체를 시프트시킨다. 따라서, 강유전성 유전체 재료의 전하 포획 밴드는, 전하 포획 밴드 오정렬 층(52)이 생략되는 비교 예시적인 구조체에 대하여, 전하 포획 밴드 오정렬 층(52)의 유전체 재료에 의해 시프트될 수도 있다. 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료의 전하 포획 밴드는, 반도체 재료 층(10)에서의 페르미 준위(Fermi level)와 전계 효과 트랜지스터의 동작 동안 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료의 전하 포획 밴드 사이의 에너지 분리를 증가시키는 방향을 따라, 반도체 재료 층(10)의 반도체 재료의 소수 전하 캐리어의 전자 밴드로부터 시프트될 수도 있다.
후속하여 게이트 전극 재료 층(54L)이 강유전성 게이트 유전체 층(53) 위에 퇴적될 수도 있다. 게이트 전극 재료 층(54L)은 적어도 하나의 전도성 재료를 포함한다. 예를 들면, 게이트 전극 재료 층(54L)은, 금속, 금속간 합금(intermetallic alloy), 금속-반도체 합금, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 금속 탄화물, 및 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내의 평균 원자 농도에서 p 타입 도펀트 또는 n 타입 도펀트를 포함하는 도핑된 반도체 재료 중 적어도 하나를 포함할 수도 있다. 게이트 전극 재료 층(54L)은 단일의 전도성 재료 또는 다수의 전도성 재료의 스택으로 구성될 수도 있다. 게이트 전극 재료 층(54L) 내의 최하부 재료는 게이트 전극 재료 층(54L)을 패턴화하는 것에 의해 후속하여 형성될 게이트 전극에 대한 적절한 일함수를 제공하도록 선택될 수도 있다. 게이트 전극 재료 층(54L)은 화학적 기상 증착, 물리적 기상 증착, 진공 퇴적, 및/또는 원자 층 퇴적에 의해 형성될 수도 있다. 게이트 전극 재료 층(54L)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 300 nm까지의 범위 내에 있을 수도 있다.
게이트 캡 유전체 층(gate cap dielectric layer)(58L)이 게이트 전극 재료 층(54L) 위에 형성될 수도 있다. 게이트 캡 유전체 층(58L)은 실리콘 질화물(silicon nitride)과 같은 확산 배리어 재료를 포함한다. 다른 적절한 재료는 본 개시의 고려된 범위 내에 있다. 게이트 캡 유전체 층(58L)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 20 nm에서부터 60 nm까지의 범위 내에 있을 수도 있다.
도 3a 및 도 3b를 참조하면, 포토레지스트 층(도시되지 않음)이 게이트 전극 재료 층(54L) 위에 도포될 수도 있고, 리소그래피에 의해 패턴화되어 디바이스 영역의 각각의 디바이스 영역에 걸쳐 연장되는 라인 패턴을 형성할 수도 있다. 게이트 캡 유전체 층(58L), 게이트 전극 재료 층(54L), 강유전성 게이트 유전체 층(53), 전하 포획 밴드 오정렬 층(52), 및 계면 실리콘 산화물 층(51)의 층 스택을 통해 포토레지스트 층의 패턴을 전사하기 위해 이방성 에칭 프로세스(예컨대 반응 이온 에칭 프로세스(reaction ion etch process))가 수행될 수도 있다. 반도체 재료 층(10) 및 얕은 트렌치 분리 구조체(12)는 에칭 정지 구조체(etch stop structure)로서 사용될 수도 있다.
게이트 캡 유전체 층(58L), 게이트 전극 재료 층(54L), 강유전성 게이트 유전체 층(53), 전하 포획 밴드 오정렬 층(52), 및 계면 실리콘 산화물 층(51)의 층 스택의 나머지 부분은 게이트 스택 구조체(51, 52, 53, 54, 58)를 포함한다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)는, 아래쪽에서부터 위쪽으로, 계면 실리콘 산화물 층(51), 전하 포획 밴드 오정렬 층(52), 강유전성 게이트 유전체 층(53), 게이트 전극(54), 및 게이트 캡 유전체(58)를 포함할 수도 있다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)에서의 계면 실리콘 산화물 층(51)은 도 2a 및 도 2b의 프로세싱 단계에서 형성되는 바와 같은 계면 실리콘 산화물 층(51)의 패턴화된 부분일 수도 있다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)에서의 전하 포획 밴드 오정렬 층(52)은 도 2a 및 도 2b의 프로세싱 단계에서 형성되는 바와 같은 전하 포획 밴드 오정렬 층(52)의 패턴화된 부분일 수도 있다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)에서의 강유전성 게이트 유전체 층(53)은 도 2a 및 도 2b의 프로세싱 단계에서 형성되는 바와 같은 강유전성 게이트 유전체 층(53)의 패턴화된 부분일 수도 있다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)에서의 게이트 전극(54)은 도 2a 및 도 2b의 프로세싱 단계에서 형성되는 바와 같은 게이트 전극 재료 층(54L)의 패턴화된 부분일 수도 있다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)에서의 게이트 캡 유전체(58)는 도 2a 및 도 2b의 프로세싱 단계에서 형성되는 바와 같은 게이트 캡 유전체 층(58L)의 패턴화된 부분일 수도 있다.
각각의 게이트 스택 구조체(51, 52, 53, 54, 58)의 측벽은 패턴화된 포토레지스트 층의 측벽과 수직으로 일치할 수도 있다. 다시 말하면, 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)의 측벽은 포토레지스트 층의 각각의 위에 놓이는 패턴화된 부분의 측벽과 동일한 수직 평면 내에 위치될 수도 있다. 하나의 실시형태에서, 각각의 게이트 스택 구조체(51, 52, 53, 54, 58) 내의 계면 실리콘 산화물 층(51)의 측벽, 전하 포획 밴드 오정렬 층(52)의 측벽, 강유전성 게이트 유전체 층(53)의 측벽, 및 게이트 전극(54)의 측벽은 서로 수직으로 일치할 수도 있다. 포토레지스트 층은, 예를 들면, 애싱에 의해, 후속하여 제거될 수도 있다.
도 4a 및 도 4b를 참조하면, 제2 전도성 타입의 도펀트를 반도체 재료 층(10)의 마스킹되지 않은 표면 부분에 주입하기 위해 확장 이온 주입 프로세스가 수행될 수도 있다. 제2 전도성 타입은 제1 전도성 타입과 반대이다. 예를 들면, 제1 전도성 타입이 p 타입이면, 제2 전도성 타입은 n 타입이고, 그 반대도 마찬가지이다. 반도체 재료 층(10)의 주입된 표면 부분은 제2 전도성 타입의 도핑을 갖는 도핑된 반도체 영역으로 변환될 수도 있다. 반도체 재료 층(10)의 표면 부분을 제2 전도성 타입의 도핑을 갖는 도핑된 반도체 재료 부분으로 변환하는 것에 의해 전계 효과 트랜지스터를 형성하기 위해, 각각의 디바이스 영역 내에 소스 확장 영역(32E) 및 드레인 확장 영역(38E)이 형성될 수도 있다. 소스 확장 영역(32E) 및 드레인 확장 영역(38E)에서 제2 전도성 타입의 도펀트의 평균 원자 농도는, 비록 더 작고 큰 도펀트 농도가 또한 사용될 수도 있지만, 1.0×1019/cm3에서부터 1.0×1021/cm3까지의 범위 내에 있을 수도 있다. 소스 확장 영역(32E) 및 드레인 확장 영역(38E)의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 10 nm에서부터 100 nm까지의 범위 내에 있을 수도 있다. 게이트 스택 구조체(51, 52, 53, 54, 58) 아래에 놓이며 소스 확장 영역(32E) 및 드레인 확장 영역(38E)의 이웃하는 쌍 사이에 위치되는 반도체 재료 층(10)의 각각의 표면 부분은 반도체 채널(35)을 포함할 수도 있다. 각각의 반도체 채널(35)은 소스 확장 영역(32E)과 드레인 확장 영역(38E) 사이에서 연장되며, 제1 전도성 타입의 도핑을 가질 수도 있다. 옵션 사항으로(optionally), 제1 전도성 타입의 도펀트를 게이트 스택 구조체(51, 52, 53, 54, 58) 아래에 놓이는 영역에 주입하기 위해 할로 주입(halo implantation)이 수행될 수도 있다.
실리콘 질화물 및/또는 실리콘 산화물과 같은 적어도 하나의 유전체 재료가 게이트 스택 구조체(51, 52, 53, 54, 58), 소스 확장 영역(32E), 드레인 확장 영역(38E), 및 얕은 트렌치 분리 구조체(12) 위에 등각적으로(conformally) 퇴적될 수도 있다. 적어도 하나의 유전체 재료는 수평 부분을 제거하기 위해 (예를 들면, 반응성 이온 에칭 프로세스에 의해) 이방성 에칭될 수도 있다. 각각의 게이트 스택 구조체(51, 52, 53, 54, 58)를 횡방향에서 둘러싸는 각각의 나머지 수직 부분은 적어도 하나의 유전체 재료를 포함하는 게이트 스페이서(56)를 포함한다. 게이트 스택 구조체(51, 52, 53, 54, 58)에 대해 단일의 게이트 스페이서(56)만이 예시되지만, 다수의 유전체 재료를 순차적으로 퇴적하고 이방성적으로 에칭하는 것에 의해 게이트 스택 구조체(51, 52, 53, 54, 58) 상에 다수의 게이트 스페이서가 형성되는 실시형태가 본원에서 명시적으로 고려된다. 하나의 실시형태에서, 게이트 스페이서(56)가 게이트 스택 구조체(51, 52, 53, 54, 58)를 횡방향에서 둘러쌀 수도 있고, 토러스(torus)에 대해 위상학적으로 위상 동형일(topologically homeomorphic) 수도 있다, 즉, 새로운 개구를 형성하거나 또는 현존하는 개구를 파괴하지 않고도 토러스 안으로 연속적으로 변형될 수도 있다. 베이스 부분에서의 각각의 게이트 스페이서(56)의 폭(즉, 내부 측벽과 외부 측벽 사이의 횡방향 거리)은, 비록 더 작고 더 큰 폭이 또한 사용될 수도 있지만, 20 nm에서부터 100 nm까지의 범위 내에 있을 수도 있다.
도 5a 및 도 5b를 참조하면, 제2 전도성 타입의 도펀트는 소스 확장 영역(32E), 드레인 확장 영역(38E), 및 반도체 재료 층(10)의 기저의 영역의 마스킹되지 않은 부분에 주입될 수도 있다. 소스 확장 영역(32E), 드레인 확장 영역(38E), 및 반도체 재료 층(10)의 주입된 부분은 딥 소스 영역(32D) 및 딥 드레인 영역(38D)을 형성한다. 딥 소스 영역(32D) 및 딥 드레인 영역(38D)에서의 제2 전도성 타입의 도펀트의 평균 원자 농도는, 비록 더 작고 더 큰 도펀트 농도가 또한 사용될 수도 있지만, 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내에 있을 수도 있다. 딥 소스 영역(32D) 및 딥 드레인 영역(38D)에서의 제2 전도성 타입의 도펀트의 평균 원자 농도는 소스 확장 영역(32E) 및 드레인 확장 영역(38E)의 나머지 부분에서의 제2 전도성 타입의 도펀트의 평균 원자 농도보다 더 높다. 딥 소스 영역(32D) 및 딥 드레인 영역(38D)의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 40 nm에서부터 300 nm까지의 범위 내에 있을 수도 있다. 딥 소스 영역(32D) 및 딥 드레인 영역(38D)의 깊이는 소스 확장 영역(32E) 및 드레인 확장 영역(38E)의 나머지 부분의 깊이보다 더 클 수도 있다. 딥 소스 영역(32D) 및 딥 드레인 영역(38D)은 각각의 디바이스 영역 내에 형성될 수도 있다. 소스 확장 영역(32E) 및 딥 소스 영역(32D)의 각각의 조합은 소스 영역(32)을 구성한다. 드레인 확장 영역(38E) 및 딥 드레인 영역(38D)의 각각의 조합은 드레인 영역(38)을 구성한다. 일반적으로, 소스 영역(32) 및 드레인 영역(38)은 얕은 트렌치 분리 구조체(12)에 의해 횡방향에서 둘러싸이는 각각의 디바이스 영역 내에서 반도체 재료 층(10)의 반도체 재료 내에 형성될 수도 있다. 반도체 채널(35)은 게이트 스택 구조체(51, 52, 53, 54, 58)의 층 스택 아래의 소스 영역(32)과 드레인 영역(38) 사이에서 연장된다.
도 6a 및 도 6b를 참조하면, 유전체 재료가 게이트 스택 구조체(51, 52, 53, 54, 58), 소스 영역(32), 드레인 영역(38), 및 얕은 트렌치 분리 구조체(12) 위에 퇴적될 수도 있다. 유전체 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 재료, 또는 유동 가능 산화물(flowable oxide; FOX)과 같은 자체 평탄화 유전체 재료(self-planarizing dielectric material)를 포함할 수도 있다. 유전체 재료는 화학적 기상 증착 프로세스(예컨대, 플라즈마 강화 화학적 기상 증착 프로세스)에 의해 또는 스핀 코팅에 의해 퇴적될 수도 있다. 유전체 재료의 상부 표면은 퇴적 프로세스 동안, 또는 그 이후에 평탄화될 수도 있다. 평면의(즉, 수평의) 상부 표면을 갖는 유전체 재료 층이 형성되는데, 이를 통해 콘택 비아 구조체가 후속하여 형성된다. 그러한 만큼, 유전체 재료 층은 본원에서 콘택 레벨 유전체 층(70)으로 지칭된다. 콘택 레벨 유전체 층(70)의 상부 표면은 평면일 수도 있고, 게이트 캡 유전체(58)의 상부 표면 위에 위치될 수도 있다. 콘택 레벨 유전체 층(70)의 상부 표면과 게이트 캡 유전체(58)의 상부 표면 사이의 수직 거리는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 30 nm에서부터 400 nm까지의 범위 내에 있을 수도 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(70) 위에 도포될 수도 있고, 리소그래피에 의해 패턴화되어 포토레지스트 층을 관통하는 불연속 개구를 형성할 수도 있다. 포토레지스트 층에서의 개구는 소스 영역(32), 드레인 영역(38), 및 게이트 전극(54) 위에 형성될 수도 있다. 콘택 레벨 유전체 층(70)을 통해 콘택 비아 공동(72, 75, 78)을 형성하기 위해 이방성 에칭 프로세스가 수행될 수도 있다. 콘택 비아 공동(72, 75, 78)은, 콘택 레벨 유전체 층(70)의 상부 표면으로부터 소스 영역(32)의 각각의 소스 영역의 상부 표면으로 연장되는 소스 콘택 비아 공동(72), 콘택 레벨 유전체 층(70)의 상부 표면으로부터 드레인 영역(38)의 각각의 드레인 영역의 상부 표면으로 연장되는 드레인 콘택 비아 공동(78), 및 콘택 레벨 유전체 층(70)의 상부 표면으로부터 게이트 전극(54)의 각각의 게이트 영역의 상부 표면으로 연장되는 게이트 콘택 비아 공동(75)을 포함한다.
도 7a 및 도 7b를 참조하면, 금속-반도체 합금을 형성할 수도 있는 금속이 등각적(conformal) 또는 비등각적(non-conformal) 퇴적 방법에 의해 콘택 비아 공동(72, 75, 78) 안으로 퇴적될 수도 있다. 반도체 재료 층(10)이 도핑된 실리콘을 포함하고, 및/또는 본질적으로 그것으로 구성되는 경우, 금속은 금속 실리사이드(metal silicide)를 형성할 수도 있는 재료일 수도 있다. 예를 들면, 금속은 니켈, 티타늄, 텅스텐, 몰리브덴, 백금, 또는 금속 실리사이드를 형성하는 다른 금속을 포함할 수도 있다. 어닐링 프로세스는 금속 실리사이드 재료의 형성을 야기하기 위해 상승된 온도에서 수행될 수도 있다. 상승된 온도는 섭씨 500 도 내지 섭씨 750 도까지의 범위 내에 있을 수도 있다. 금속의 미반응 부분은 금속 실리사이드 재료에 대해 선택적으로 금속을 에칭하는 습식 에칭 프로세스에 의해 제거될 수도 있다. 금속 실리사이드 재료의 나머지 부분은, 각각의 소스 영역(32)과 접촉하는 소스 측 금속-반도체 합금 영역(42), 각각의 드레인 영역(38)과 접촉하는 드레인 측 금속-반도체 합금 영역(48), 및 (어닐링 프로세스 이전에 게이트 전극(54)의 최상부 재료가 실리콘을 포함하는 경우) 각각의 게이트 전극(54)과 접촉하는 게이트 측 금속-반도체 합금 영역(45)을 포함한다.
확산 장벽 재료를 포함하는 금속성 라이너(metallic liner)는 콘택 비아 공동(72, 75, 78)의 나머지 볼륨의 주변 부분에 퇴적될 수도 있다. 금속성 라이너는 전도성의 금속성 질화물 재료(conducive metallic nitride material)(예컨대 TiN, TaN, 또는 WN) 및/또는 금속성 탄화물 재료(metallic carbide material)(예컨대 TiC, TaC 또는 WC)를 포함한다. 금속성 라이너의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 3 nm에서부터 15 nm까지의 범위 내에 있을 수도 있다.
Cu, W, Mo, Co, Ru, 및/또는 다른 원소 금속 또는 금속간 합금과 같은 금속성 충전 재료가 콘택 비아 공동(72, 75, 78)의 나머지 볼륨에 퇴적될 수도 있다. 콘택 레벨 유전체 층(70)의 상부 표면을 포함하는 수평 평면 위에 위치되는 금속성 충전 재료 및 금속성 라이너의 부분은 평탄화 프로세스에 의해 제거될 수도 있다. 콘택 비아 공동(72, 75, 78)의 각각의 콘택 비아 공동을 충전하는 금속성 충전 재료 및 금속성 라이너의 나머지 부분의 각각의 조합은 콘택 비아 구조체(82, 88, 85)를 구성한다. 콘택 비아 구조체(82, 88, 85)는, 각각의 소스 측 금속-반도체 합금 영역(42)과 접촉하는 소스 콘택 비아 구조체(82), 각각의 드레인 측 금속-반도체 합금 영역(48)과 접촉하는 드레인 콘택 비아 구조체(88), 및 각각의 게이트 측 금속-반도체 합금 영역(45) 또는 (게이트 측 금속-반도체 합금 영역(45)이 형성되지 않는 경우) 각각의 게이트 전극(54)과 접촉하는 게이트 콘택 비아 구조체(85)를 포함한다. 각각의 소스 콘택 비아 구조체(82)는 소스 측 금속성 라이너(82L) 및 소스 측 금속 충전 재료 부분(82F)을 포함한다. 각각의 드레인 콘택 비아 구조체(88)는 드레인 측 금속성 라이너(88L) 및 드레인 측 금속 충전 재료 부분(88F)을 포함한다. 각각의 게이트 콘택 비아 구조체(85)는 게이트 측 금속성 라이너(85L) 및 게이트 측 금속 충전 재료 부분(85F)을 포함한다. 제1 예시적인 구조체는, 게이트 유전체(51, 52, 53)의 컴포넌트로서 전하 포획 밴드 오정렬 층(52)을 포함하는 강유전성 전계 효과 트랜지스터를 포함한다.
하나의 실시형태에서, 도 7a 및 도 7b의 강유전성 전계 효과 트랜지스터는 강유전성 메모리 디바이스를 형성하기 위해 사용될 수도 있다. 예를 들면, 감지 회로(sensing circuit) 및 게이트 바이어스 회로를 위한 전계 효과 트랜지스터와 같은 추가적인 디바이스가 제1 예시적인 구조체에서 도 2a 내지 도 7b에서 예시되는 전계 효과 트랜지스터의 형성과 동시에 형성될 수도 있다. 도 7a 및 도 7b에서 예시되는 전계 효과 트랜지스터의 다양한 노드, 게이트 바이어스 회로, 및 감지 회로 사이에서 전기적 인터커넥션(interconnection)을 제공하기 위해, 인터커넥트 레벨 유전체 재료 층 및 금속 인터커넥트 구조체가 콘택 레벨 유전체 층(70) 위에 형성될 수도 있다. 도 7c는 도 7a 및 도 7b의 제1 예시적인 구조체를 통합하는 강유전성 메모리 디바이스의 회로 개략도를 예시한다. 강유전성 전계 효과 트랜지스터는 반도체 채널(35)로서 반도체 재료 층(10)의 반도체 재료의 표면 부분을 포함한다.
본 개시의 실시형태에 따른 강유전성 메모리 디바이스는 도 7a 및 도 7b에서 예시되는 강유전성 전계 효과 트랜지스터(100), 온 전압 및 오프 전압의 인가를 통해 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성되는 게이트 바이어스 회로(120), 및 감지용 게이트 전압(sensing gate voltage)이 게이트 전극(54)에 인가되는 동안 소스 영역(32)과 드레인 영역(38) 사이의 전류의 크기를 측정하는 것에 의해 강유전성 게이트 유전체 층(53)에서 전기 분극의 방향을 측정하도록 구성되는 감지 회로(140)를 포함한다. 일반적으로, 게이트 전극(54)은 강유전성 게이트 유전체 층(53) 상에 위치될 수도 있고, 게이트 바이어스 회로(120)로부터의 온 전압 및 오프 전압의 인가를 통해 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성될 수도 있다. 예시적인 예에서, 온 전압은 0.5 V에서부터 5 V까지의 범위 내의 크기를 가질 수도 있고, 오프 전압은 0 V에서부터 0.3 V까지의 범위 내의 크기를 가질 수도 있다.
강유전성 게이트 유전체 층(53)의 강유전체 재료는 강유전체 재료의 계면 트랩에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드를 가질 수도 있다. 전하 포획 밴드 오정렬 층(52)은, 외부 전기장의 부재 상태에서 그리고 외부 전기장의 인가시 존재하는, 반도체 재료 층(10)의 반도체 재료의 밴드 구조체에 대한 강유전체 재료의 전하 포획 밴드의 시프트를 야기하는 유전체 재료를 포함한다.
도 8a, 도 8b, 도 9a 및 도 9b를 참조하면, 두 개의 상이한 전기적 바이어스 조건 하에서 두 개의 재료 스택에 대한 밴드 다이어그램이 도시되어 있다. 도 8a는, (반도체 채널(35)에 대하여) 게이트 전극(54)에서의 인가된 전압이 제로일 때(즉, 오프 전압), 도 7a 및 도 7b의 제1 예시적 구조체에서의 전계 효과 트랜지스터에서 게이트 캡 유전체(58)를 제외한 반도체 채널(35) 및 게이트 스택 구조체(51, 52, 53, 54, 58)를 포함하는 재료 스택의 밴드 다이어그램이다. 도 8b는 게이트 전극(54)에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압(즉, 온 전압)일 때 도 8a의 재료 스택의 밴드 다이어그램이다. 도 9a는 게이트 전극(54)에서의 인가된 전압이 제로일 때 전하 포획 밴드 오정렬 층(52)의 제거에 의해 도 8a의 재료 스택으로부터 유도되는 비교 예시적인 재료 스택의 밴드 다이어그램이다. 다시 말하면, 비교 예시적인 재료 스택은, 한 쪽에서부터 다른 쪽으로, 반도체 채널(35), 계면 실리콘 산화물 층(51), 강유전성 게이트 유전체 층(53), 및 게이트 전극(54)으로 구성된다. 도 9b는 게이트 전극에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압(즉, 온 전압)일 때 도 9a의 비교 예시적인 재료 스택의 밴드 다이어그램이다. 온 전압 및 오프 전압은, 예를 들면, 게이트 바이어스 회로(120)에 의해 제공될 수도 있다.
다양한 밴드 다이어그램은, 반도체 채널(35)의 가전자 밴드(35V), 반도체 채널(35)의 전도 밴드(35C), 계면 실리콘 산화물 층(51)의 가전자 밴드(51V), 계면 실리콘 산화물 층(51)의 전도 밴드(51C), 전하 포획 밴드 오정렬 층(52)의 가전자 밴드(52V), 전하 포획 밴드 오정렬 층(52)의 전도 밴드(52C), 강유전성 게이트 유전체 층(53)의 가전자 밴드(53V), 강유전성 게이트 유전체 층(53)의 전도 밴드(53C), 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T), 제1 예시적 구조체의 게이트 스택 및 반도체 채널(35)의 조합에 대한 그리고 어떠한 전하 포획 밴드 오정렬 층도 없는 비교 예시적인 재료 스택 및 반도체 채널의 조합에 대한 각각의 전기적 바이어스 조건에 대한 게이트 전극(54) 내의 페르미 준위(54F)를 예시한다.
도 9b는, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)가, 강유전성 전계 효과 트랜지스터가 턴온될 때 어떠한 전하 포획 밴드 오정렬 층도 없는 비교 예시적인 재료 스택과 반도체 채널의 조합에 대한 페르미 준위와 동일한 에너지 레벨에 있다는 것을 예시한다. 대조적으로, 도 8b는, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)가, 제1 예시적인 구조체의 강유전성 전계 효과 트랜지스터가 턴온될 때 본 개시의 게이트 캡 유전체(58)를 제외한 게이트 스택 구조체(51, 52, 53, 54, 58)와 반도체 채널(35)의 조합에 대한 페르미 준위로부터 오프셋되는 것을 예시한다. 제1 예시적인 구조체의 강유전성 전계 효과 트랜지스터의 동작 동안 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)에서의 전자 포획은, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)의 에너지 레벨을, 본 개시의 강유전성 전계 효과 트랜지스터의 온 상태 동안 페르미 준위로부터 오프셋시키는 것에 의해 방지된다.
전하 포획 밴드 오정렬 층(52)의 전도 밴드(52C) 및 가전자 밴드(52V)의 기울기는, 전하 포획 밴드 오정렬 층의 재료의 쌍극자 모멘트에 의해 생성되는 내부 전기장의 크기에 따라 양 또는 음일 수 있다. 일반적으로, 전하 포획 밴드 오정렬 층(52)은, 반도체 채널(34) 및 게이트 전극(54) 양단의 인가된 전압 바이어스에 의해 생성되는 외부 전기장의 방향으로 정렬되는 쌍극자 모멘트를 갖는 유전성 금속 산화물 재료를 포함할 수 있다. 쌍극자 모멘트는 외부 전기장과 반평행한 내부 전기장을 생성한다. 내부 전기장의 크기는 외부 전기장의 크기보다 더 클 수도 있거나, 또는 더 작을 수도 있다. 하나의 실시형태에서, 전하 포획 밴드 오정렬 층(52)의 전도 밴드(52C) 및 가전자 밴드(52V)의 기울기는 도 9b에서 예시되는 바와 같이 이웃하는 재료 층에서의 다양한 밴드의 기울기의 반대 방향을 따를 수도 있다. 전하 포획 밴드 오정렬 층(52) 내의 에너지 밴드(52C, 52V)의 반대 기울기는, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)의 에너지 레벨로 하여금, 페르미 준위로부터 상방으로 멀어지게 시프트하게 할 수 있고, 그에 의해, 강유전성 게이트 유전체 층(53)을 통해 터널링하는 전자와 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)의 에너지 레벨 사이에서 더 큰 에너지 갭을 제공할 수 있다. 다른 실시형태에서, 전하 포획 밴드 오정렬 층(52)의 전도 밴드(52C) 및 가전자 밴드(52V)의 기울기는 이웃하는 재료 층에서의 다양한 밴드의 기울기의 방향을 따를 수도 있다. 전하 포획 밴드 오정렬 층(52)의 존재는, 강유전성 게이트 유전체 층(53)을 통해 터널링하는 전자와 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)의 에너지 레벨 사이에서, 전하 포획 밴드 오정렬 층이 존재하지 않는 도 9d에서 예시되는 비교 예시적인 구조체의 밴드 구조체에서의 에너지 갭과 비교하여, 더 큰 에너지 갭을 야기할 수 있다.
일반적으로, 전하 포획 밴드 오정렬 층(52)의 재료는, 온 상태 동안 전하 포획 밴드(53T)의 에너지 레벨이 페르미 준위로부터 오프셋되도록 선택될 수도 있다. 페르미 준위는 온 상태 동안 반도체 채널(35)의 소수 전하 캐리어의 에너지 레벨에 근접할 수도 있다. 소수 전하 캐리어의 에너지 레벨은 소수 전하 캐리어가 정공(hole)인 경우 가전자 밴드 레벨일 수도 있고, 소수 전하 캐리어가 전자인 경우 전도 밴드 레벨일 수도 있다. 하나의 실시형태에서, 전하 포획 밴드 오정렬 층(52)의 재료는, 온 상태 동안 전하 포획 밴드(53T)의 에너지 레벨이 반도체 채널(35)의 소수 전하 캐리어의 에너지 레벨로부터 오프셋되도록 선택된다.
도 10a 및 도 10b를 참조하면, 본 개시의 제2 실시형태에 따른 제2 예시적인 구조체는, 반도체 재료 층(10)의 조성을 수정하는 것에 의해 그리고 계면 실리콘 산화물 층(51) 및 전하 포획 밴드 오정렬 층(52)의 형성을 생략하는 것에 의해, 도 2a 및 도 2b에서 예시되는 제1 예시적인 구조체로부터 유도될 수도 있다. 제2 예시적인 구조체에서, 제1 실시형태의 반도체 재료 층(10) 대신 게르마늄을 포함하는 반도체 재료 층(110)이 사용될 수도 있다. 하나의 실시형태에서, 반도체 재료 층(110)은 90 % 초과, 및/또는 95 % 초과, 및/또는 98 % 초과, 및/또는 99 % 초과, 및/또는 99.9 % 초과, 및/또는 99.99 % 초과, 및/또는 99.999 % 초과의 원자 농도에서 게르마늄 원자를 포함하는 단결정 게르마늄을 포함한다. 반도체 재료 층(110)은, p 타입 또는 n 타입일 수도 있는 제1 전도성 타입의 도핑을 가질 수도 있다. 하나의 실시형태에서, 반도체 재료 층(110)에서의 제1 전도성 타입의 도펀트의 원자 농도는, 비록 더 작고 더 큰 원자 농도가 또한 사용될 수도 있지만, 1.0×1014/cm3에서부터 3.0×1017/cm3까지의 범위 내에 있을 수도 있다.
따라서, 반도체 기판(8)은 제1 전도성 타입의 도핑을 갖는 도핑된 게르마늄 재료 부분을 포함할 수도 있다. 도핑된 게르마늄 재료 부분은 반도체 재료 층(110)에서 구현되는 단결정의 도핑된 반도체 재료 부분일 수도 있다. 반도체 재료 층(110)은 (게르마늄 웨이퍼와 같은) 벌크 게르마늄 기판으로서 제공될 수도 있거나, 또는 반도체 온 인슐레이터(SOI) 기판의 매립된 절연 층 위에 놓이는 상부 반도체 층으로서 제공될 수도 있다. 대안적으로, 반도체 재료 층(110)은 반도체 재료 층(110)보다 더 큰 횡방향 치수를 갖는 호스트 기판 내에 형성될 수도 있다. 이 경우, 반도체 재료 층(110)은 (예를 들면, 반도체 재료 층(110)과 실리콘 기판 사이의 계면 영역의 어닐링에 의해 형성되는 실리콘-게르마늄 합금 층을 통한) 반도체 대 반도체 본딩에 의해, 또는 (예를 들면, 실리콘 산화물 층 또는 실리콘-게르마늄 산화물 층을 통한) 반도체 대 산화물 본딩에 의해 호스트 기판에 부착될 수도 있다.
얕은 트렌치 분리 구조체(12)는 도 2a 및 도 2b의 프로세싱 단계를 수행하는 것에 의해 형성될 수도 있다. 하나의 실시형태에서, 얕은 트렌치 분리 구조체(12) 내의 실리콘 산화물 재료에 대한 반도체 재료 층(110) 내의 게르마늄 재료의 노출을 방지하기 위해, 각각의 얕은 트렌치 분리 구조체(12)의 외부 주변에 실리콘 질화물 라이너(도시되지 않음)가 형성될 수도 있다.
반도체 재료 층(110)의 상부 표면은 불순물을 제거하기 위해 세정될 수도 있다. 세정 프로세스의 최종 단계는, 반도체 재료 층(110)의 상부 표면으로부터 모든 표면 산화물 재료를 제거하는 세정 단계를 포함할 수도 있다. 예를 들면, 게르마늄 산화물을 용해시키는 알칼리 용액은, 도핑된 게르마늄 층인 반도체 재료 층(110)의 상부 표면으로부터 표면 게르마늄 산화물을 제거하기 위해 사용될 수도 있다. 세정된 반도체 기판(8)은, 산소에 대한 노출을 최소화하기 위해 그리고 반도체 재료 층(110)의 표면 상에 산화 게르마늄의 형성을 방지하기 위해, 질소 분위기 가스를 갖는 운송 포드(transportation pod)와 같은 비활성 환경에 배치될 수도 있다. 반도체 기판(8)은 반도체 재료 층(110)의 상부 표면 상에 게르마늄 산화물의 형성을 방지하기 위해 진공 로드락(loadlock)을 통해 프로세스 챔버 안으로 로딩될 수도 있다.
본 개시의 실시형태에 따르면, 반도체 재료 층(110)과 강유전체 재료 층 사이에 어떠한 계면 산화물 층도 없이 강유전체 재료 층을 형성하기 위해, 강유전성 유전체 재료는 반도체 재료 층(110)(이것은 단결정의 도핑된 게르마늄 층일 수도 있음)의 상부 표면 상에 직접적으로 퇴적될 수도 있다. 강유전체 재료 층의 퇴적을 위해 표면 세정 툴로부터 프로세스 챔버로의 제2 예시적인 구조체의 이송 동안 산소 분위기(예컨대, 공기)에 대한 반도체 재료 층(110)의 상부 표면의 노출은 방지될 수도 있거나 또는 최소화될 수도 있다.
강유전체 재료 층은 전계 효과 트랜지스터의 게이트 유전체의 컴포넌트 층으로서 후속하여 사용될 수도 있다. 그러한 만큼, 퇴적된 강유전체 재료 층은 본원에서 강유전성 게이트 유전체 층(53)으로 지칭된다. 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료는 제1 예시적인 구조체 내에서 강유전성 게이트 유전체 층(53)에 대해 사용될 수도 있는 재료 중 임의의 것일 수도 있다. 강유전성 게이트 유전체 층(53)의 두께는 제1 실시형태에서와 동일한 범위 내에 있을 수도 있는데, 예를 들면, 3 nm에서부터 20 nm까지의 범위 내에 있을 수도 있다.
강유전성 게이트 유전체 층(53)은 강유전성 유전체 재료의 계면 트랩에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드를 가질 수도 있다. 반도체 재료 층(110)과 강유전성 게이트 유전체 층(53) 사이의 계면에서의 임의의 계면 산화물 재료의 제거는, 반도체 재료 층(110)과 강유전성 게이트 유전체 층 사이의 계면에서 계면 산화물 층이 존재하는 비교 예시적인 구조체에 대하여, 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료의 밴드 구조체를 시프트시키는 효과를 갖는다. 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료의 전하 포획 밴드는, 반도체 재료 층(10)에서의 페르미 준위(Fermi level)와 전계 효과 트랜지스터의 동작 동안 강유전성 게이트 유전체 층(53)의 강유전성 유전체 재료의 전하 포획 밴드 사이의 에너지 분리를 증가시키는 방향을 따라, 반도체 재료 층(10)의 반도체 재료의 소수 전하 캐리어의 전자 밴드로부터 시프트될 수도 있다.
후속하여 게이트 전극 재료 층(54L)이 강유전성 게이트 유전체 층(53) 위에 퇴적될 수도 있다. 게이트 전극 재료 층(54L)은 적어도 하나의 전도성 재료를 포함한다. 예를 들면, 게이트 전극 재료 층(54L)은, 금속, 금속간 합금(intermetallic alloy), 금속-반도체 합금, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 금속 탄화물, 및 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내의 평균 원자 농도에서 p 타입 도펀트 또는 n 타입 도펀트를 포함하는 도핑된 반도체 재료 중 적어도 하나를 포함할 수도 있다. 게이트 전극 재료 층(54L)은 단일의 전도성 재료 또는 다수의 전도성 재료의 스택으로 구성될 수도 있다. 게이트 전극 재료 층(54L) 내의 최하부 재료는 게이트 전극 재료 층(54L)을 패턴화하는 것에 의해 후속하여 형성될 게이트 전극에 대한 적절한 일함수를 제공하도록 선택될 수도 있다. 게이트 전극 재료 층(54L)은 화학적 기상 증착, 물리적 기상 증착, 진공 퇴적, 및/또는 원자 층 퇴적에 의해 형성될 수도 있다. 게이트 전극 재료 층(54L)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 300 nm까지의 범위 내에 있을 수도 있다.
게이트 캡 유전체 층(58L)이 게이트 전극 재료 층(54L) 위에 형성될 수도 있다. 게이트 캡 유전체 층(58L)은 실리콘 질화물과 같은 확산 배리어 재료를 포함한다. 게이트 캡 유전체 층(58L)의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 20 nm에서부터 60 nm까지의 범위 내에 있을 수도 있다.
도 11a 및 도 11b를 참조하면, 포토레지스트 층(도시되지 않음)이 게이트 전극 재료 층(54L) 위에 도포될 수도 있고, 리소그래피에 의해 패턴화되어 디바이스 영역의 각각의 디바이스 영역에 걸쳐 연장되는 라인 패턴을 형성할 수도 있다. 게이트 캡 유전체 층(58L), 게이트 전극 재료 층(54L), 및 강유전성 게이트 유전체 층(53)의 층 스택을 통해 포토레지스트 층의 패턴을 전사하기 위해 이방성 에칭 프로세스(예컨대 반응 이온 에칭 프로세스)가 수행될 수도 있다. 반도체 재료 층(110) 및 얕은 트렌치 분리 구조체(12)는 에칭 정지 구조체로서 사용될 수도 있다.
게이트 캡 유전체 층(58L), 게이트 전극 재료 층(54L), 및 강유전성 게이트 유전체 층(53)의 층 스택의 나머지 부분은 게이트 스택 구조체(53, 54, 58)를 포함한다. 각각의 게이트 스택 구조체(53, 54, 58)는, 아래쪽에서부터 위쪽으로, 강유전성 게이트 유전체 층(53), 게이트 전극(54), 및 게이트 캡 유전체(58)를 포함할 수도 있다. 각각의 게이트 스택 구조체(53, 54, 58)에서의 강유전성 게이트 유전체 층(53)은 도 10a 및 도 10b의 프로세싱 단계에서 형성되는 바와 같은 강유전성 게이트 유전체 층(53)의 패턴화된 부분이다. 각각의 게이트 스택 구조체(53, 54, 58)에서의 게이트 전극(54)은 도 10a 및 도 10b의 프로세싱 단계에서 형성되는 바와 같은 게이트 전극 재료 층(54L)의 패턴화된 부분일 수도 있다. 각각의 게이트 스택 구조체(53, 54, 58)에서의 게이트 캡 유전체(58)는 도 10a 및 도 10b의 프로세싱 단계에서 형성되는 바와 같은 게이트 캡 유전체 층(58L)의 패턴화된 부분일 수도 있다.
각각의 게이트 스택 구조체(53, 54, 58)의 측벽은 패턴화된 포토레지스트 층의 측벽과 수직으로 일치할 수도 있다. 다시 말하면, 각각의 게이트 스택 구조체(53, 54, 58)의 측벽은 포토레지스트 층의 각각의 위에 놓이는 패턴화된 부분의 측벽과 동일한 수직 평면 내에 위치될 수도 있다. 하나의 실시형태에서, 각각의 게이트 스택 구조체(53, 54, 58) 내의 강유전성 게이트 유전체 층(53)의 측벽과 게이트 전극(54)의 측벽은 서로 수직으로 일치할 수도 있다. 포토레지스트 층은, 예를 들면, 애싱에 의해, 후속하여 제거될 수도 있다.
도 12a 및 도 12b를 참조하면, 제2 전도성 타입의 도펀트를 반도체 재료 층(110)의 마스킹되지 않은 표면 부분에 주입하기 위해 확장 이온 주입 프로세스가 수행될 수도 있다. 제2 전도성 타입은 제1 전도성 타입과 반대이다. 예를 들면, 제1 전도성 타입이 p 타입이면, 제2 전도성 타입은 n 타입이고, 그 반대도 마찬가지이다. 반도체 재료 층(110)의 주입된 표면 부분은 제2 전도성 타입의 도핑을 갖는 도핑된 반도체 영역으로 변환된다. 반도체 재료 층(110)의 표면 부분을 제2 전도성 타입의 도핑을 갖는 도핑된 반도체 재료 부분으로 변환하는 것에 의해 전계 효과 트랜지스터를 형성하기 위해, 각각의 디바이스 영역 내에 소스 확장 영역(132E) 및 드레인 확장 영역(138E)이 형성될 수도 있다. 소스 확장 영역(132E) 및 드레인 확장 영역(138E)에서 제2 전도성 타입의 도펀트의 평균 원자 농도는, 비록 더 작고 큰 도펀트 농도가 또한 사용될 수도 있지만, 1.0×1019/cm3에서부터 1.0×1021/cm3까지의 범위 내에 있을 수도 있다. 소스 확장 영역(132E) 및 드레인 확장 영역(138E)의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 10 nm에서부터 100 nm까지의 범위 내에 있을 수도 있다. 게이트 스택 구조체(53, 54, 58) 아래에 놓이며 소스 확장 영역(132E) 및 드레인 확장 영역(138E)의 이웃하는 쌍 사이에 위치되는 반도체 재료 층(110)의 각각의 표면 부분은 반도체 채널(135)을 포함할 수도 있다. 각각의 반도체 채널(135)은 소스 확장 영역(132E)과 드레인 확장 영역(138E) 사이에서 연장되며, 제1 전도성 타입의 도핑을 갖는다. 대안적인 실시형태에서, 제1 전도성 타입의 도펀트를 게이트 스택 구조체(53, 54, 58) 아래에 놓이는 영역에 주입하기 위해 할로 주입이 수행될 수도 있다.
실리콘 질화물 및/또는 실리콘 산화물과 같은 적어도 하나의 유전체 재료가 게이트 스택 구조체(53, 54, 58), 소스 확장 영역(132E), 드레인 확장 영역(138E), 및 얕은 트렌치 분리 구조체(12) 위에 등각적으로 퇴적될 수도 있다. 적어도 하나의 유전체 재료는 수평 부분을 제거하기 위해 (예를 들면, 반응성 이온 에칭 프로세스에 의해) 이방성 에칭될 수도 있다. 각각의 게이트 스택 구조체(53, 54, 58)를 횡방향에서 둘러싸는 각각의 나머지 수직 부분은 적어도 하나의 유전체 재료를 포함하는 게이트 스페이서(56)를 포함한다. 게이트 스택 구조체(53, 54, 58)에 대해 단일의 게이트 스페이서(56)만이 예시되지만, 다수의 유전체 재료를 순차적으로 퇴적하고 이방성적으로 에칭하는 것에 의해 게이트 스택 구조체(53, 54, 58) 상에 다수의 게이트 스페이서가 형성되는 실시형태가 본원에서 명시적으로 고려된다. 하나의 실시형태에서, 게이트 스페이서(56)가 게이트 스택 구조체(53, 54, 58)를 횡방향에서 둘러쌀 수도 있고, 토러스(torus)에 대해 위상학적으로 위상 동형일 수도 있다. 베이스 부분에서의 각각의 게이트 스페이서(56)의 폭(즉, 내부 측벽과 외부 측벽 사이의 횡방향 거리)은, 비록 더 작고 더 큰 폭이 또한 사용될 수도 있지만, 20 nm에서부터 100 nm까지의 범위 내에 있을 수도 있다.
도 13a 및 도 13b를 참조하면, 제2 전도성 타입의 도펀트는 소스 확장 영역(132E), 드레인 확장 영역(138E), 및 반도체 재료 층(110)의 기저의 영역의 마스킹되지 않은 부분에 주입될 수도 있다. 소스 확장 영역(132E), 드레인 확장 영역(138E), 및 반도체 재료 층(110)의 주입된 부분은 딥 소스 영역(132D) 및 딥 드레인 영역(138D)을 형성한다. 딥 소스 영역(132D) 및 딥 드레인 영역(138D)에서의 제2 전도성 타입의 도펀트의 평균 원자 농도는, 비록 더 작고 더 큰 도펀트 농도가 또한 사용될 수도 있지만, 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내에 있을 수도 있다. 딥 소스 영역(132D) 및 딥 드레인 영역(138D)에서의 제2 전도성 타입의 도펀트의 평균 원자 농도는 소스 확장 영역(132E) 및 드레인 확장 영역(138E)의 나머지 부분에서의 제2 전도성 타입의 도펀트의 평균 원자 농도보다 더 높다. 딥 소스 영역(132D) 및 딥 드레인 영역(138D)의 깊이는, 비록 더 작고 더 큰 깊이가 또한 사용될 수도 있지만, 40 nm에서부터 300 nm까지의 범위 내에 있을 수도 있다. 딥 소스 영역(132D) 및 딥 드레인 영역(138D)의 깊이는 소스 확장 영역(132E) 및 드레인 확장 영역(138E)의 나머지 부분의 깊이보다 더 클 수도 있다. 딥 소스 영역(132D) 및 딥 드레인 영역(138D)은 각각의 디바이스 영역 내에 형성될 수도 있다. 소스 확장 영역(132E) 및 딥 소스 영역(132D)의 각각의 조합은 소스 영역(132)을 구성한다. 드레인 확장 영역(138E) 및 딥 드레인 영역(138D)의 각각의 조합은 드레인 영역(138)을 구성한다. 일반적으로, 소스 영역(132) 및 드레인 영역(138)은 얕은 트렌치 분리 구조체(12)에 의해 횡방향에서 둘러싸이는 각각의 디바이스 영역 내에서 반도체 재료 층(110)의 반도체 재료 내에 형성될 수도 있다. 반도체 채널(135)은 게이트 스택 구조체(53, 54, 58)의 층 스택 아래의 소스 영역(132)과 드레인 영역(138) 사이에서 연장된다.
도 14a 및 도 14b를 참조하면, 상승된 소스 영역(34) 및 상승된 드레인 영역(36)이 소스 영역(132) 및 드레인 영역(138)의 물리적으로 노출된 표면으로부터 성장될 수도 있다. 일반적으로, 게르마늄은 습식 세정 프로세스 동안 움푹 패이기 쉬우며, 수용성 재료인 게르마늄 산화물로 형성되기 쉽다. 따라서, 게르마늄이 습식 에천트 또는 산화물 재료에 대한 게르마늄의 직접적인 노출을 방지하는 것은, 게르마늄 함유 디바이스의 디바이스 특성을 유지하는 목적에 유리하다. 하나의 실시형태에서, 각각의 물리적으로 노출된 반도체 표면으로부터 실리콘-게르마늄 합금을 성장시키기 위해 선택적 에피택시 프로세스가 수행될 수도 있다. 선택적 에피택시 프로세스는, 반도체 프리커서(semiconductor precursor) 및 에천트 가스가 프로세스 챔버 안으로 동시에 또는 교대로 유동되는 반도체 퇴적 프로세스이다. 반도체 표면은 유전체 표면보다 더 짧은 배양 시간을 제공하고, 반도체 표면 상의 반도체 재료의 퇴적률은 절연 표면 상에서의 반도체 재료의 퇴적률보다 더 높다. 에천트 가스의 유량(flow rate)은, 선택적 에피택시 프로세스에서, 반도체 재료의 순 퇴적이 반도체 표면 상에서 일어나고, 반도체 재료의 순 퇴적이 절연성 표면 상에서 일어나지 않도록 선택된다.
각각의 상승된 소스 영역(34)은 각각의 소스 영역(132)의 상부 표면 상에 형성될 수도 있고, 각각의 상승된 드레인 영역(36)은 각각의 드레인 영역(138)의 상부 표면 상에 형성된다. 상승된 소스 영역(34) 및 상승된 드레인 영역(36)은 제2 전도성 타입의 도핑을 갖는 실리콘-게르마늄 합금을 포함할 수도 있다. 실리콘-게르마늄 합금에서의 실리콘의 원자 농도는 균일할 수도 있거나, 또는 소스 영역(132) 및 드레인 영역(138)으로부터 멀어짐에 따라 감소할 수도 있다. 상승된 소스 영역(34) 및 상승된 드레인 영역(36)의 실리콘-게르마늄 합금에서의 실리콘의 평균 원자 백분율은 25 %에서부터 95 %까지의 범위 내에 있을 수도 있다. 상승된 소스 영역(34) 및 상승된 드레인 영역(36)의 최상부 부분에서의 실리콘 원자의 원자 백분율은 70 %에서부터 99.9 %까지의 범위 내에 있을 수도 있다. 상승된 소스 영역(34) 및 상승된 드레인 영역(36)에서의 제2 전도성 타입의 도펀트는 선택적 에피택시 프로세스 동안 인시튜로(in-situ) 제공될 수도 있거나, 또는 도핑되지 않은 실리콘-게르마늄 합금 재료의 퇴적 이후 이온 주입 프로세스에 의해 제공될 수도 있다. 상승된 소스 영역(34) 및 상승된 드레인 영역(36)에서의 제2 전도성 타입의 도펀트의 원자 농도는, 비록 더 작고 더 큰 원자 농도가 또한 사용될 수도 있지만, 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내에 있을 수도 있다.
도 15a 및 도 15b를 참조하면, 유전체 재료가 게이트 스택 구조체(53, 54, 58), 상승된 소스 영역(34), 상승된 드레인 영역(36), 및 얕은 트렌치 분리 구조체(12) 위에 퇴적될 수도 있다. 유전체 재료는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 재료, 또는 유동 가능 산화물(flowable oxide; FOX)과 같은 자체 평탄화 유전체 재료를 포함할 수도 있다. 유전체 재료는 화학적 기상 증착 프로세스(예컨대, 플라즈마 강화 화학적 기상 증착 프로세스)에 의해 또는 스핀 코팅에 의해 퇴적될 수도 있다. 유전체 재료의 상부 표면은 퇴적 프로세스 동안, 또는 그 이후에 평탄화될 수도 있다. 평면의(즉, 수평의) 상부 표면을 갖는 유전체 재료 층이 형성되는데, 이를 통해 콘택 비아 구조체가 후속하여 형성된다. 그러한 만큼, 유전체 재료 층은 본원에서 콘택 레벨 유전체 층(70)으로 지칭된다. 콘택 레벨 유전체 층(70)의 상부 표면은 평면일 수도 있고, 게이트 캡 유전체(58)의 상부 표면 위에 위치될 수도 있다. 콘택 레벨 유전체 층(70)의 상부 표면과 게이트 캡 유전체(58)의 상부 표면 사이의 수직 거리는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 30 nm에서부터 400 nm까지의 범위 내에 있을 수도 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(70) 위에 도포될 수도 있고, 리소그래피에 의해 패턴화되어 포토레지스트 층을 관통하는 불연속 개구를 형성할 수도 있다. 포토레지스트 층 내의 개구는 상승된 소스 영역(34), 상승된 드레인 영역(36), 및 게이트 전극(54) 위에 형성될 수도 있다. 콘택 레벨 유전체 층(70)을 통해 콘택 비아 공동(72, 75, 78)을 형성하기 위해 이방성 에칭 프로세스가 수행될 수도 있다. 콘택 비아 공동(72, 75, 78)은, 콘택 레벨 유전체 층(70)의 상부 표면으로부터 상승된 소스 영역(34)의 각각의 상승된 소스 영역의 상부 표면으로 연장되는 소스 콘택 비아 공동(72), 콘택 레벨 유전체 층(70)의 상부 표면으로부터 상승된 드레인 영역(36)의 각각의 상승된 드레인 영역의 상부 표면으로 연장되는 드레인 콘택 비아 공동(78), 및 콘택 레벨 유전체 층(70)의 상부 표면으로부터 게이트 전극(54)의 각각의 게이트 영역의 상부 표면으로 연장되는 게이트 콘택 비아 공동(75)을 포함한다.
도 16a 및 도 16b를 참조하면, 금속-반도체 합금을 형성할 수도 있는 금속이 등각적 또는 비등각적 퇴적 방법에 의해 콘택 비아 공동(72, 75, 78) 안으로 퇴적될 수도 있다. 상승된 소스 영역(34) 및 상승된 드레인 영역(36)이 도핑된 실리콘-게르마늄 합금을 포함하고, 및/또는 본질적으로 이것으로 구성되는 경우, 금속은 금속 게르마노-실리사이드(germano-silicide)를 형성할 수도 있는 재료일 수도 있다. 예를 들면, 금속은 니켈, 티타늄, 텅스텐, 몰리브덴, 백금, 또는 금속 게르마노-실리사이드를 형성하는 다른 금속을 포함할 수도 있다. 다른 적절한 재료는 본 개시의 고려된 범위 내에 있다. (게이트 전극의 최상부 재료가 실리콘을 포함하는 경우) 게이트 전극(54) 위에 금속 실리사이드 재료의 형성을 야기하기 위해 그리고 상승된 소스 영역(34) 및 상승된 드레인 영역(36) 위에 금속 게르마노-실리사이드 재료의 형성을 야기하기 위해 어닐링 프로세스가 상승된 온도에서 수행될 수도 있다. 상승된 온도는 섭씨 500 도 내지 섭씨 750 도까지의 범위 내에 있을 수도 있다. 금속의 미반응 부분은 금속 실리사이드 재료에 대해 선택적으로 금속을 에칭하는 습식 에칭 프로세스에 의해 제거될 수도 있다. 금속 게르마노-실리사이드 재료의 나머지 부분은 각각의 상승된 소스 영역(34) 또는 각각의 소스 영역(132)과 접촉하는 소스 측 금속-반도체 합금 영역(142), 각각의 상승된 드레인 영역(36) 또는 각각의 드레인 영역(138)과 접촉하는 드레인 측 금속-반도체 합금 영역(148), 및 각각의 게이트 전극(54)과 접촉하는 게이트 측 금속-반도체 합금 영역(145)을 포함한다.
확산 장벽 재료를 포함하는 금속성 라이너는 콘택 비아 공동(72, 75, 78)의 나머지 볼륨의 주변 부분에 퇴적될 수도 있다. 금속성 라이너는 전도성의 금속성 질화물 재료(예컨대 TiN, TaN, 또는 WN) 및/또는 금속성 탄화물 재료(예컨대 TiC, TaC 또는 WC)를 포함한다. 금속성 라이너의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 3 nm에서부터 15 nm까지의 범위 내에 있을 수도 있다.
Cu, W, Mo, Co, Ru, 및/또는 다른 원소 금속 또는 금속간 합금과 같은 금속성 충전 재료가 콘택 비아 공동(72, 75, 78)의 나머지 볼륨에 퇴적될 수도 있다. 다른 적절한 재료는 본 개시의 고려된 범위 내에 있다. 콘택 레벨 유전체 층(70)의 상부 표면을 포함하는 수평 평면 위에 위치되는 금속성 충전 재료 및 금속성 라이너의 부분은 평탄화 프로세스에 의해 제거될 수도 있다. 콘택 비아 공동(72, 75, 78)의 각각의 콘택 비아 공동을 충전하는 금속성 충전 재료 및 금속성 라이너의 나머지 부분의 각각의 조합은 콘택 비아 구조체(82, 88, 85)를 구성한다. 콘택 비아 구조체(82, 88, 85)는, 각각의 소스 측 금속-반도체 합금 영역(142)과 접촉하는 소스 콘택 비아 구조체(82), 각각의 드레인 측 금속-반도체 합금 영역(148)과 접촉하는 드레인 콘택 비아 구조체(88), 및 각각의 게이트 측 금속-반도체 합금 영역(145) 또는 (게이트 측 금속-반도체 합금 영역(145)이 형성되지 않는 경우) 각각의 게이트 전극(54)과 접촉하는 게이트 콘택 비아 구조체(85)를 포함할 수도 있다. 각각의 소스 콘택 비아 구조체(82)는 소스 측 금속성 라이너(82L) 및 소스 측 금속 충전 재료 부분(82F)을 포함한다. 각각의 드레인 콘택 비아 구조체(88)는 드레인 측 금속성 라이너(88L) 및 드레인 측 금속 충전 재료 부분(88F)을 포함한다. 각각의 게이트 콘택 비아 구조체(85)는 게이트 측 금속성 라이너(85L) 및 게이트 측 금속 충전 재료 부분(85F)을 포함한다.
제2 예시적인 구조체에서, 반도체 채널(135)은 99 % 초과의 원자 농도에서 게르마늄 원자를 포함하며 1 % 미만의 원자 농도에서 제1 전도성 타입의 도펀트를 포함하는 도핑된 게르마늄을 포함한다. 강유전성 게이트 유전체 층(53)은, 도핑된 게르마늄 재료 부분과 강유전성 게이트 유전체 층(53) 사이에 어떠한 계면 재료 층도 없이, 도핑된 게르마늄 재료 부분의 상부 표면 상에 직접적으로 형성된다. 따라서, 강유전성 게이트 유전체 층(53)은 반도체 채널(135)의 표면과, 그들 사이에 어떠한 계면 재료 층도 없이, 직접적으로 접촉한다.
하나의 실시형태에서, 도 16a 및 도 16b의 강유전성 전계 효과 트랜지스터는 강유전성 메모리 디바이스를 형성하기 위해 사용될 수도 있다. 예를 들면, 감지 회로 및 게이트 바이어스 회로를 위한 전계 효과 트랜지스터와 같은 추가적인 디바이스가 제1 예시적인 구조체에서 도 10a 내지 도 16b에서 예시되는 전계 효과 트랜지스터의 형성과 동시에 형성될 수도 있다. 도 16a 및 도 16b에서 예시되는 전계 효과 트랜지스터의 다양한 노드, 게이트 바이어스 회로, 및 감지 회로 사이에서 전기적 인터커넥션을 제공하기 위해, 인터커넥트 레벨 유전체 재료 층 및 금속 인터커넥트 구조체가 콘택 레벨 유전체 층(70) 위에 형성될 수도 있다. 도 16c는 도 16a 및 도 16b의 제2 예시적인 구조체를 통합하는 강유전성 메모리 디바이스의 회로 개략도를 예시한다. 강유전성 전계 효과 트랜지스터는 반도체 채널(135)로서 반도체 재료 층(110)의 반도체 재료의 표면 부분을 포함한다.
본 개시의 실시형태에 따른 강유전성 메모리 디바이스는 도 16a 및 도 16b에서 예시되는 강유전성 전계 효과 트랜지스터(200), 온 전압 및 오프 전압의 인가를 통해 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성되는 게이트 바이어스 회로(120), 및 감지용 게이트 전압이 게이트 전극(54)에 인가되는 동안 소스 영역(132)과 드레인 영역(138) 사이의 전류의 크기를 측정하는 것에 의해 강유전성 게이트 유전체 층(53)에서 전기 분극의 방향을 측정하도록 구성되는 감지 회로(140)를 포함한다. 일반적으로, 게이트 전극(54)은 강유전성 게이트 유전체 층(53) 상에 위치될 수도 있고, 게이트 바이어스 회로(120)로부터의 온 전압 및 오프 전압의 인가를 통해 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성될 수도 있다. 예시적인 예에서, 온 전압은 0.5 V에서부터 5 V까지의 범위 내의 크기를 가질 수도 있고, 오프 전압은 0 V에서부터 0.3 V까지의 범위 내의 크기를 가질 수도 있다.
강유전성 게이트 유전체 층(53)의 강유전체 재료는 강유전체 재료의 계면 트랩에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드를 가질 수도 있다. 반도체 재료 층(110)과 강유전성 게이트 유전체 층(53) 사이에 어떠한 계면 재료 층도 없는 상태에서의 강유전체 재료의 전하 포획 밴드의 레벨은, 외부 전기장의 부재시에 그리고 외부 전기장을 인가할 때 존재하는, 반도체 재료 층(110)의 반도체 재료의 밴드 구조체에 대하여 시프트된다.
도 17a, 도 17b, 도 18a, 및 도 18b를 참조하면, 두 개의 상이한 전기적 바이어스 조건 하에서 두 개의 재료 스택에 대한 밴드 다이어그램이 도시되어 있다. 도 17a는, (반도체 채널(35)에 대하여) 게이트 전극(54)에서의 인가된 전압이 제로일 때(즉, 오프 전압), 도 16a 및 도 16b의 제2 예시적 구조체에서의 전계 효과 트랜지스터에서 게이트 캡 유전체(58)를 제외한 반도체 채널(135) 및 게이트 스택 구조체(53, 54, 58)를 포함하는 재료 스택의 밴드 다이어그램이다. 도 17b는 게이트 전극(54)에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압(즉, 온 전압)일 때 도 17a의 재료 스택의 밴드 다이어그램이다. 도 18a는 게이트 전극(54)에서의 인가된 전압이 제로일 때 계면 게르마늄 산화물 층의 추가에 의해 도 17a의 재료 스택으로부터 유도되는 비교 예시적인 재료 스택의 밴드 다이어그램이다. 다시 말하면, 비교 예시적인 재료 스택은, 한 쪽에서부터 다른 쪽으로, 반도체 채널(135), 계면 게르마늄 산화물 층, 강유전성 게이트 유전체 층(53), 및 게이트 전극(54)으로 구성된다. 도 18b는 게이트 전극에서의 인가된 전압이 전계 효과 트랜지스터를 턴온하는 양의 전압(즉, 온 전압)일 때 도 18a의 비교 예시적인 재료 스택의 밴드 다이어그램이다. 온 전압 및 오프 전압은, 예를 들면, 게이트 바이어스 회로(120)에 의해 제공될 수도 있다.
다양한 밴드 다이어그램은, 반도체 채널(135)의 가전자 밴드(135V), 반도체 채널(135)의 전도 밴드(135C), 계면 게르마늄 산화물 층의 가전자 밴드(151V), 계면 게르마늄 산화물 층의 전도 밴드(151C), 강유전성 게이트 유전체 층(53)의 가전자 밴드(53V), 강유전성 게이트 유전체 층(53)의 전도 밴드(53C), 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T), 및 제2 예시적 구조체의 게이트 스택 및 반도체 채널(135)의 조합에 대한 그리고 계면 게르마늄 산화물 층을 갖는 비교 예시적인 재료 스택 및 반도체 채널의 조합에 대한 각각의 전기적 바이어스 조건에 대한 게이트 전극(54) 내의 페르미 준위(54F)를 예시한다.
도 18b는, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)가, 강유전성 전계 효과 트랜지스터가 턴온될 때 계면 게르마늄 산화물 층을 갖는 비교 예시적인 재료 스택과 반도체 채널의 조합에 대한 페르미 준위와 동일한 에너지 레벨에 있다는 것을 예시한다. 대조적으로, 도 17b는, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)가, 제2 예시적인 구조체의 강유전성 전계 효과 트랜지스터가 턴온될 때 본 개시의 게이트 캡 유전체(58)를 제외한 게이트 스택 구조체(53, 54, 58)와 반도체 채널(135)의 조합에 대한 페르미 준위로부터 오프셋되는 것을 예시한다. 제2 예시적인 구조체의 강유전성 전계 효과 트랜지스터의 동작 동안 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)에서의 전자 포획은, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)의 에너지 레벨을, 본 개시의 강유전성 전계 효과 트랜지스터의 온 상태 동안 페르미 준위로부터 오프셋시키는 것에 의해 방지된다.
일반적으로, 온 상태 동안 전하 포획 밴드(53T)의 에너지 레벨은 페르미 준위로부터 오프셋된다. 페르미 준위는 온 상태 동안 반도체 채널(135)의 소수 전하 캐리어의 에너지 레벨에 근접할 수도 있다. 소수 전하 캐리어의 에너지 레벨은 소수 전하 캐리어가 정공(hole)인 경우 가전자 밴드 레벨일 수도 있고, 소수 전하 캐리어가 전자인 경우 전도 밴드 레벨일 수도 있다. 하나의 실시형태에서, 온 상태 동안 전하 포획 밴드(53T)의 에너지 레벨은 반도체 채널(35)의 소수 전하 캐리어의 에너지 레벨로부터 오프셋된다.
도 19를 참조하면, 제1 플로우차트는 본 개시의 제1 예시적인 구조체를 형성하기 위한 단계를 예시한다. 단계(1910)에서, 제1 전도성 타입의 도핑을 갖는 반도체 재료를 포함하는 반도체 기판(8)이 제공된다. 단계(1920)에서, 층 스택(51, 52, 53, 54, 58)이 반도체 기판(8) 위에 형성된다. 층 스택(51, 52, 53, 54, 58)은, 아래쪽에서부터 위쪽으로, 유전성 금속 산화물 재료를 포함하는 전하 포획 밴드 오정렬 층(52), 강유전체 재료를 포함하는 강유전성 게이트 유전체 층(53), 및 게이트 전극(54)을 포함한다. 단계(1930)를 참조하면, 소스 영역(32) 및 드레인 영역(38)이 반도체 재료 내에 형성된다. 반도체 채널(35)은 층 스택(51, 52, 53, 54, 58) 아래의 소스 영역(32)과 드레인 영역(38) 사이에서 연장된다.
도 20을 참조하면, 제2 플로우차트는 본 개시의 제2 예시적인 구조체를 형성하기 위한 단계를 예시한다. 단계(2010)에서, 제1 전도성 타입의 도핑을 갖는 도핑된 게르마늄 재료 부분을 포함하는 반도체 기판(8)이 제공된다. 단계(2020)에서, 도핑된 게르마늄 재료 위에 강유전체 재료를 포함하는 강유전성 게이트 유전체 층(53)이 형성된다. 단계(2030)에서, 게이트 전극(54)이 강유전성 게이트 유전체 층(53) 위에 형성된다. 단계(2040)에서, 소스 영역(132) 및 드레인 영역(138)이 반도체 기판(8) 내에 형성된다. 도핑된 게르마늄 재료 부분을 포함하는 반도체 채널(135)은 강유전성 게이트 유전체 층(53) 아래의 소스 영역(132)과 드레인 영역(138) 사이에서 연장된다.
모든 도면을 참조하면 그리고 본 개시의 다양한 실시형태에 따르면, 강유전성 전계 효과 트랜지스터가 제공되는데, 강유전성 전계 효과 트랜지스터는: 소스 영역(32 또는 132)과 드레인 영역(38 또는 138) 사이에서 연장되는 반도체 채널(35 또는 135)을 포함하며 제1 전도성 타입의 도핑을 갖는 반도체 기판(8); 반도체 채널(35 또는 135) 위에 위치되며 강유전체 재료의 계면 트랩에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드(53T)를 갖는 강유전체 재료를 포함하는 강유전성 게이트 유전체 층(53); 및 강유전성 게이트 유전체 층(53) 상에 위치되며 게이트 바이어스 회로(120)로부터의 온 전압 및 오프 전압의 인가를 통해 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성되는 게이트 전극(54)을 포함하되; 온 상태 동안의 전하 포획 밴드의 에너지 레벨은 반도체 채널(35 또는 135)의 소수 전하 캐리어의 에너지 밴드의 에너지 레벨로부터 오프셋된다.
다른 실시형태에서, 반도체 구조체를 형성하는 방법이 개시되는데, 그 방법은 다음의 동작을 포함한다: 제1 전도성 타입의 도핑을 갖는 반도체 재료(10)를 포함하는 반도체 기판(8)을 제공하는 동작; 반도체 기판(8) 위에, 아래쪽에서부터 위쪽으로, 유전성 금속 산화물 재료를 포함하는 전하 포획 밴드 오정렬 층(52), 강유전체 재료를 포함하는 강유전성 게이트 유전체 층(53), 및 게이트 전극(54)을 포함하는 층 스택을 형성하는 동작; 및 반도체 재료(10) 내에 소스 영역(32) 및 드레인 영역(38) - 층 스택 아래의 소스 영역(32)과 드레인 영역(38) 사이에서 반도체 채널(35)이 연장됨 - 을 형성하는 동작.
다른 실시형태에서, 반도체 구조체를 형성하는 방법이 개시되는데, 그 방법은 다음의 동작을 포함한다: 반도체 재료 층(110)(이것은 제1 전도성 타입의 도핑을 갖는 단결정의 도핑된 게르마늄 층일 수도 있음)을 포함하는 반도체 기판(8)을 제공하는 동작; 반도체 재료 층(110)(이것은 제1 전도성 타입의 도핑을 갖는 단결정의 도핑된 게르마늄 층일 수도 있음) 위에 강유전체 재료를 포함하는 강유전성 게이트 유전체 층(53)을 형성하는 동작; 강유전성 게이트 유전체 층 위에 게이트 전극(54)을 형성하는 동작; 및 상기 반도체 기판(8) 내에 소스 영역(132) 및 드레인 영역(138) - 강유전성 게이트 유전체(53) 층 아래의 소스 영역(132)과 드레인 영역(138) 사이에서 도핑된 게르마늄 재료 부분을 포함하는 반도체 채널(135)이 연장됨 - 을 형성하는 동작.
본 개시의 다양한 실시형태는 강유전성 전계 효과 트랜지스터의 동작 동안 페르미 준위로부터 강유전성 전계 효과 트랜지스터의 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T) 사이의 에너지 레벨 오프셋을 제공한다. 전하 캐리어(예컨대, 전자)가 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)의 에너지 레벨과는 상이한 에너지 레벨에서 통과해야 하기 때문에, 강유전성 게이트 유전체 층(53)에서의 전하 포획은 방지될 수도 있다. 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)에서의 전하 포획이 방지되기 때문에, 강유전성 게이트 유전체 층(53)의 잔존 분극은 강유전성 전계 효과 트랜지스터의 사용 동안 감소되지 않는다. 게다가, 강유전성 게이트 유전체 층(53)의 전하 포획 밴드(53T)에서의 전하 포획이 방지되기 때문에, 강유전성 게이트 유전체 층(53)의 포화 분극은 강유전성 전계 효과 트랜지스터의 사용 동안 감소되지 않는다. 따라서, 본 개시의 강유전성 전계 효과 트랜지스터는, 강유전성 게이트 유전체 층의 전하 포획 밴드에서 전하 포획을 야기하는 종래 기술의 전계 효과 트랜지스터보다 더 큰 내구성을 제공할 수도 있다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 인식해야 한다.
실시예들
실시예 1. 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor)에 있어서,
소스 영역과 드레인 영역 사이에서 연장되는 반도체 채널을 포함하며 제1 전도성 타입의 도핑을 갖는 반도체 기판;
상기 반도체 채널 위에 위치되며 강유전체 재료(ferroelectric material)의 계면 트랩(interfacial trap)에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드(charge trapping band)를 갖는 상기 강유전체 재료를 포함하는 강유전성 게이트 유전체 층; 및
상기 강유전성 게이트 유전체 층 상에 위치되며 게이트 바이어스 회로로부터의 온 전압 및 오프 전압의 인가를 통해 상기 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성되는 게이트 전극을 포함하고;
상기 온 상태 동안의 상기 전하 포획 밴드의 에너지 레벨은 상기 반도체 채널의 소수 전하 캐리어의 에너지 밴드의 에너지 레벨로부터 오프셋되는 것인, 강유전성 전계 효과 트랜지스터.
실시예 2. 실시예 1에 있어서,
상기 강유전성 게이트 유전체 층과 상기 반도체 채널 사이에 배치되며 상기 반도체 채널의 밴드 구조체에 대한 상기 강유전체 재료의 상기 전하 포획 밴드의 시프트를 야기하는 유전체 재료를 포함하는 전하 포획 밴드 오정렬 층(charge-trapping-band misalignment layer)을 더 포함하는, 강유전성 전계 효과 트랜지스터.
실시예 3. 실시예 2에 있어서,
상기 전하 포획 밴드 오정렬 층은 0.1 nm에서부터 0.5 nm까지의 범위 내의 유효 두께를 갖는 유전성 금속 산화물을 포함하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 4. 실시예 3에 있어서,
상기 유전성 금속 산화물은, Be, Mg, Ca, Sr, Ba, Al, Ga, Sc, Y, Ti, V, Cr, Mn, Zr, Nb, Mo, Ta, W, 및 란탄족(Lanthanide) 원소로부터 선택되는 적어도 하나의 원소 금속의 산화물 재료를 포함하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 5. 실시예 2에 있어서,
상기 반도체 채널은 실리콘을 포함하고;
상기 강유전성 전계 효과 트랜지스터는, 상기 반도체 채널과 상기 전하 포획 밴드 오정렬 층 사이에 위치되고 실리콘 산화물을 포함하며 0.1 nm에서부터 0.8 nm까지의 범위 내의 유효 두께를 갖는 계면 실리콘 산화물 층(interfacial silicon oxide layer)을 포함하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 6. 실시예 5에 있어서,
상기 계면 실리콘 산화물 층의 측벽, 상기 전하 포획 밴드 오정렬 층의 측벽, 상기 강유전성 게이트 유전체 층의 측벽, 및 상기 게이트 전극의 측벽은 서로 수직으로 일치하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 7. 실시예 1에 있어서,
상기 반도체 채널은 게르마늄을 포함하고, 상기 강유전성 게이트 유전체 층은 상기 반도체 채널의 표면과, 그 사이에 어떠한 계면 재료 층도 없이, 직접적으로 접촉하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 8. 실시예 7에 있어서,
상기 반도체 채널은, 99 %보다 더 큰 원자 농도의 게르마늄 원자를 포함하고 1 % 미만의 원자 농도의 상기 제1 전도성 타입의 도펀트를 포함하는 도핑된 게르마늄을 포함하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 9. 실시예 1에 있어서,
상기 강유전성 게이트 유전체 층은, Pb(ZrxTi1-x)O3(x는 0에서부터 1까지의 범위 내에 있음), PbZrO3, PbTiO3, HfO2, ZrO2, HfxZr1-xO2(x는 0과 1 사이에 있음), NH4H2PO4, KH2PO4, LiNbO3, LiTaO3, BaTiO3, (Pb,La)TiO3, 및 (Pb,La)(Zr,Ti)O3, 및 이들의 도핑된 변형물로부터 선택되는 재료를 포함하고, 3 nm에서부터 20 nm까지의 범위 내의 두께를 갖는 것인, 강유전성 전계 효과 트랜지스터.
실시예 10. 실시예 1에 있어서,
상기 게이트 전극은, 금속, 금속간 합금(intermetallic alloy), 금속-반도체 합금, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 금속 탄화물, 및 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내의 평균 원자 농도의 p 타입 도펀트 또는 n 타입 도펀트를 포함하는 도핑된 반도체 재료, 중 적어도 하나를 포함하는 것인, 강유전성 전계 효과 트랜지스터.
실시예 11. 실시예 1에 있어서,
상기 온 전압은 0.5 V에서부터 5 V까지의 범위 내의 크기를 가지며;
상기 오프 전압은 0 V에서부터 0.3 V까지의 범위 내의 크기를 갖는 것인, 강유전성 전계 효과 트랜지스터.
실시예 12. 강유전성 메모리 디바이스(ferroelectric memory device)에 있어서,
제1항의 상기 강유전성 전계 효과 트랜지스터; 및
감지용 게이트 전압(sensing gate voltage)이 상기 게이트 전극에 인가되는 동안 상기 소스 영역과 상기 드레인 영역 사이의 전류의 크기를 측정하는 것에 의해 상기 강유전성 게이트 유전체 층에서 전기 분극(electrical polarization)의 방향을 측정하도록 구성되는 감지 회로
를 포함하는, 강유전성 메모리 디바이스.
실시예 13. 반도체 구조체를 형성하는 방법에 있어서,
제1 전도성 타입의 도핑을 갖는 반도체 재료를 포함하는 반도체 기판을 제공하는 단계;
상기 반도체 기판 위에, 아래쪽에서부터 위쪽으로, 유전성 금속 산화물 재료를 포함하는 전하 포획 밴드 오정렬 층, 강유전체 재료를 포함하는 강유전성 게이트 유전체 층, 및 게이트 전극을 포함하는 층 스택을 형성하는 단계; 및
상기 반도체 재료 내에 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 층 스택 아래의 상기 소스 영역과 상기 드레인 영역 사이에서 반도체 채널이 연장됨 -
를 포함하는, 반도체 구조체를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 반도체 재료는 실리콘을 포함하고;
상기 방법은, 상기 반도체 채널의 상부 표면 상에 직접적으로 0.1 nm에서부터 0.8 nm까지의 범위 내의 유효 두께를 갖는 계면 실리콘 산화물 층을 형성하는 단계를 포함하되, 상기 전하 포획 밴드 오정렬 층은 상기 계면 실리콘 산화물 층 상에 직접적으로 형성되는 것인, 반도체 구조체를 형성하는 방법.
실시예 15. 실시예 13에 있어서,
상기 전하 포획 밴드 오정렬 층은 0.1 nm에서부터 0.5 nm까지의 범위 내의 유효 두께를 가지며;
상기 유전성 금속 산화물 재료는, Be, Mg, Ca, Sr, Ba, Al, Ga, Sc, Y, Ti, V, Cr, Mn, Zr, Nb, Mo, Ta, W, 및 란탄족 원소로부터 선택되는 적어도 하나의 원소 금속의 산화물 재료를 포함하는 것인, 반도체 구조체를 형성하는 방법.
실시예 16. 실시예 13에 있어서,
상기 강유전체 재료는, 상기 강유전체 재료의 계면 트랩에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드를 가지며;
상기 전하 포획 밴드 오정렬 층은, 상기 반도체 재료의 밴드 구조체에 대한 상기 강유전체 재료의 상기 전하 포획 밴드의 시프트를 야기하는 유전체 재료를 포함하고;
상기 반도체 구조체는, 반도체 채널로서 상기 반도체 재료의 표면 부분을 포함하는 강유전성 전계 효과 트랜지스터를 포함하고;
상기 방법은, 온 전압 및 오프 전압의 인가를 통해 상기 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성되는 게이트 바이어스 회로를 제공하는 단계를 더 포함하고;
상기 온 상태 동안의 상기 전하 포획 밴드의 에너지 레벨은 상기 반도체 채널의 소수 전하 캐리어의 에너지 레벨로부터 오프셋되는 것인, 반도체 구조체를 형성하는 방법.
실시예 17. 반도체 구조체를 형성하는 방법에 있어서,
제1 전도성 타입의 도핑을 갖는 도핑된 게르마늄 재료 부분을 포함하는 반도체 기판을 제공하는 단계;
상기 도핑된 게르마늄 재료 위에 강유전체 재료를 포함하는 강유전성 게이트 유전체 층을 형성하는 단계;
상기 강유전성 게이트 유전체 층 위에 게이트 전극을 형성하는 단계; 및
상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 도핑된 게르마늄 재료 부분을 포함하는 반도체 채널이 상기 강유전성 게이트 유전체 층 아래의 상기 소스 영역과 상기 드레인 영역 사이에서 연장됨 -
를 포함하는, 반도체 구조체를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 강유전성 게이트 유전체 층은, 상기 도핑된 게르마늄 재료 부분과 상기 강유전성 게이트 유전체 층 사이에 어떠한 계면 재료 층도 없이, 상기 도핑된 게르마늄 재료 부분의 상부 표면 상에 직접적으로 형성되는 것인, 반도체 구조체를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 반도체 채널은, 99 %보다 더 큰 원자 농도의 게르마늄 원자를 포함하고 1 % 미만의 원자 농도의 상기 제1 전도성 타입의 도펀트를 포함하는 도핑된 게르마늄을 포함하는 것인, 반도체 구조체를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 강유전성 게이트 유전체 층은 Pb(ZrxTi1-x)O3(x는 0에서부터 1까지의 범위 내에 있음), PbZrO3, PbTiO3, HfO2, ZrO2, HfxZr1-xO2(x는 0과 1 사이에 있음), NH4H2PO4, KH2PO4, LiNbO3, LiTaO3, BaTiO3, (Pb,La)TiO3, 및 (Pb,La)(Zr,Ti)O3, 및 이들의 도핑된 변형물로부터 선택되는 재료를 포함하고, 3 nm에서부터 20 nm까지의 범위 내의 두께를 갖는 것인, 반도체 구조체를 형성하는 방법.

Claims (10)

  1. 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor)에 있어서,
    소스 영역과 드레인 영역 사이에서 연장되는 반도체 채널을 포함하며 제1 전도성 타입의 도핑을 갖는 반도체 기판;
    상기 반도체 채널 위에 위치되며 강유전체 재료(ferroelectric material)의 계면 트랩(interfacial trap)에 의해 생성되는 전자 상태를 포함하는 전하 포획 밴드(charge trapping band)를 갖는 상기 강유전체 재료를 포함하는 강유전성 게이트 유전체 층; 및
    상기 강유전성 게이트 유전체 층 상에 위치되며 게이트 바이어스 회로로부터의 온 전압 및 오프 전압의 인가를 통해 상기 강유전성 전계 효과 트랜지스터에 온 상태 및 오프 상태를 각각 제공하도록 구성되는 게이트 전극을 포함하고;
    상기 온 상태 동안의 상기 전하 포획 밴드의 에너지 레벨은 상기 반도체 채널의 소수 전하 캐리어의 에너지 밴드의 에너지 레벨로부터 오프셋되는 것인, 강유전성 전계 효과 트랜지스터.
  2. 청구항 1에 있어서,
    상기 강유전성 게이트 유전체 층과 상기 반도체 채널 사이에 배치되며 상기 반도체 채널의 밴드 구조체에 대한 상기 강유전체 재료의 상기 전하 포획 밴드의 시프트를 야기하는 유전체 재료를 포함하는 전하 포획 밴드 오정렬 층(charge-trapping-band misalignment layer)을 더 포함하는, 강유전성 전계 효과 트랜지스터.
  3. 청구항 2에 있어서,
    상기 전하 포획 밴드 오정렬 층은 0.1 nm에서부터 0.5 nm까지의 범위 내의 유효 두께를 갖는 유전성 금속 산화물을 포함하는 것인, 강유전성 전계 효과 트랜지스터.
  4. 청구항 2에 있어서,
    상기 반도체 채널은 실리콘을 포함하고;
    상기 강유전성 전계 효과 트랜지스터는, 상기 반도체 채널과 상기 전하 포획 밴드 오정렬 층 사이에 위치되고 실리콘 산화물을 포함하며 0.1 nm에서부터 0.8 nm까지의 범위 내의 유효 두께를 갖는 계면 실리콘 산화물 층(interfacial silicon oxide layer)을 포함하는 것인, 강유전성 전계 효과 트랜지스터.
  5. 청구항 1에 있어서,
    상기 반도체 채널은 게르마늄을 포함하고, 상기 강유전성 게이트 유전체 층은 상기 반도체 채널의 표면과, 그 사이에 어떠한 계면 재료 층도 없이, 직접적으로 접촉하는 것인, 강유전성 전계 효과 트랜지스터.
  6. 청구항 1에 있어서,
    상기 강유전성 게이트 유전체 층은, Pb(ZrxTi1-x)O3(x는 0에서부터 1까지의 범위 내에 있음), PbZrO3, PbTiO3, HfO2, ZrO2, HfxZr1-xO2(x는 0과 1 사이에 있음), NH4H2PO4, KH2PO4, LiNbO3, LiTaO3, BaTiO3, (Pb,La)TiO3, 및 (Pb,La)(Zr,Ti)O3, 및 이들의 도핑된 변형물로부터 선택되는 재료를 포함하고, 3 nm에서부터 20 nm까지의 범위 내의 두께를 갖는 것인, 강유전성 전계 효과 트랜지스터.
  7. 청구항 1에 있어서,
    상기 게이트 전극은, 금속, 금속간 합금(intermetallic alloy), 금속-반도체 합금, 전도성 금속 산화물, 전도성 금속 질화물, 전도성 금속 탄화물, 및 5.0×1019/cm3에서부터 2.0×1021/cm3까지의 범위 내의 평균 원자 농도의 p 타입 도펀트 또는 n 타입 도펀트를 포함하는 도핑된 반도체 재료, 중 적어도 하나를 포함하는 것인, 강유전성 전계 효과 트랜지스터.
  8. 강유전성 메모리 디바이스(ferroelectric memory device)에 있어서,
    제1항의 상기 강유전성 전계 효과 트랜지스터; 및
    감지용 게이트 전압(sensing gate voltage)이 상기 게이트 전극에 인가되는 동안 상기 소스 영역과 상기 드레인 영역 사이의 전류의 크기를 측정하는 것에 의해 상기 강유전성 게이트 유전체 층에서 전기 분극(electrical polarization)의 방향을 측정하도록 구성되는 감지 회로
    를 포함하는, 강유전성 메모리 디바이스.
  9. 반도체 구조체를 형성하는 방법에 있어서,
    제1 전도성 타입의 도핑을 갖는 반도체 재료를 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 위에, 아래쪽에서부터 위쪽으로, 유전성 금속 산화물 재료를 포함하는 전하 포획 밴드 오정렬 층, 강유전체 재료를 포함하는 강유전성 게이트 유전체 층, 및 게이트 전극을 포함하는 층 스택을 형성하는 단계; 및
    상기 반도체 재료 내에 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 층 스택 아래의 상기 소스 영역과 상기 드레인 영역 사이에서 반도체 채널이 연장됨 -
    를 포함하는, 반도체 구조체를 형성하는 방법.
  10. 반도체 구조체를 형성하는 방법에 있어서,
    제1 전도성 타입의 도핑을 갖는 도핑된 게르마늄 재료 부분을 포함하는 반도체 기판을 제공하는 단계;
    상기 도핑된 게르마늄 재료 위에 강유전체 재료를 포함하는 강유전성 게이트 유전체 층을 형성하는 단계;
    상기 강유전성 게이트 유전체 층 위에 게이트 전극을 형성하는 단계; 및
    상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 도핑된 게르마늄 재료 부분을 포함하는 반도체 채널이 상기 강유전성 게이트 유전체 층 아래의 상기 소스 영역과 상기 드레인 영역 사이에서 연장됨 -
    를 포함하는, 반도체 구조체를 형성하는 방법.
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