KR20070016419A - 반도체 집적 회로 장치와 그 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치와 그 제조 방법이 제공된다. 반도체 집적 회로 장치는 셀 영역과 주변 회로 영역이 정의된 기판과, 셀 영역에 형성되고 소오스/드레인 영역, 소오스/드레인 영역 사이의 리세스 채널, 리세스 채널 상의 게이트 절연막 및 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 리세스 채널 트랜지스터 및 주변 회로 영역에 형성되고, 소오스/드레인 영역, 소오스/드레인 영역 사이의 평판 채널, 평판 채널 상의 게이트 절연막 및 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 평판 채널 트랜지스터를 포함한다.
리세스 채널 어레이 트랜지스터, 셀프 얼라인

Description

반도체 집적 회로 장치와 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
도 1는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 10 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 16는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 17 내지 도 24는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 기판 120: 소자 분리막
200, 400, 600: 리세스 채널 트랜지스터
210, 410, 610: 리세스 채널 220, 320, 420, 520: 게이트 절연막
230, 330, 430, 530, 630, 730, 830: 셀프 얼라인 게이트
300, 500: 평판 채널 트랜지스터 620: 제 1 게이트 절연막
700: 제 1 평판 채널 트랜지스터 720: 제 2 게이트 절연막
800: 제 2 평판 채널 트랜지스터 820: 제 3 게이트 절연막
900, 920, 940: 절연 몰드 902, 922, 942: 하부 절연 몰드
904, 924, 944: 상부 절연 몰드
본 발명은 반도체 집적 회로 장치와 그 제조 방법에 관한 것으로, 더욱 상세하게는 전력 소비를 줄일 수 있고 보다 안정적으로 동작할 수 있는 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
소자의 크기가 줄어듦에 따라 소오스 전극과 드레인 전극간 채널이 줄어들고 이것은 모스 트랜지스터에서 단채널 효과(short channel effect)를 유발시켜 게이트 제어 기능을 상실하게 만든다.
따라서, 트랜지스터의 채널이 될 영역에 리세스 채널(recess channel trench)를 형성하여 채널 길이를 증가시킨 구조가 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)이다.
리세스 채널 어레이 트랜지스터를 제조할 때는, 기판의 활성 영역 상에 리세스 채널을 형성한 후, 리세스 채널 상부에 게이트를 형성하게 된다. 이 때, 활성 영역, 리세스 채널 및 게이트 간의 정렬(align)이 정확하게 되어야, 트랜지스터를 형성하였을 때, 안정적으로 동작할 수 있다.
활성 영역, 리세스 채널 및 게이트 간의 정렬은 얼라인 키(align key)를 사용하여 맞추게 된다. 얼라인 키는 패턴을 형성할 때 사용되는 마스크에 형성되어 있다.
한편, 하나의 마스크로 반복적인 포토 공정을 수행하다 보면 포토 공정이 고주파수(high frequency) 환경에서 이루어지기 때문에 얼라인 키가 뭉그러지는 현상이 발생한다. 얼라인 키가 뭉그러지면 패턴들이 정확이 정렬되기 어려워진다. 또한, 미세하지만 각각의 트랜지스터의 크기와 위치가 조금씩 다르고, 하나의 마스크로 여러 개의 트랜지스터의 패턴을 형성하므로, 모든 트랜지스터의 배열이 정확히 맞기는 어렵다.
리세스 채널과 게이트 간에 정렬(align)이 틀어지는 미스 얼라인(misalign)이 발생하면 실질적인 채널 길이가 감소하게 된다. 채널 길이가 감소하면 이로 인하여, 여러가지 불량이 야기될 수 있다.
한편, 일반적인 모스 트랜지스터의 게이트는 모서리가 각이 지도록 형성되게 된다. 이 때, 게이트의 모서리에는 전하들이 모이게 되어, 강한 전계가 집중될 수 있다. 강한 전계가 집중되게 되면, 게이트 모서리 부분이 기생 트랜지스터 역할을 하게 되고, 이러한 기생 트랜지스터에 의해 턴온(turn on)이 2번 되는 더블 험프(double hump)현상이 발생할 수도 있다. 이러한 경우, 트랜지스터의 동작이 정상적이지 못하고, 누설 전류가 증가하여 전력 소모가 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 전력 소비를 줄일 수 있고 보다 안정적으로 동작할 수 있는 리세스 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전력 소비를 줄일 수 있고 보다 안정적으로 동작할 수 있는 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 셀 영역과 주변 회로 영역이 정의된 기판과, 상기 셀 영역에 형성되고 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 리세스 채널, 상기 리세스 채널 상의 게이트 절연막 및 상기 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 리세스 채널 트랜지스터 및 상기 주변 회로 영역에 형성되고, 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 평판 채널, 상기 평판 채널 상의 게이 트 절연막 및 상기 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 평판 채널 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 셀 영역과 주변 회로 영역이 정의된 기판과 상기 셀 영역에 형성되고 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 리세스 채널, 상기 리세스 채널 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트를 포함하는 리세스 채널 트랜지스터 및 상기 주변 회로 영역에 형성되고, 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 평판 채널, 상기 평판 채널 상의 게이트 절연막 및 상기 게이트 절연막 상에 형성되고 하단부가 언더컷된 게이트를 포함하는 평판 채널 트랜지스터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 셀 영역과 주변회로 영역이 정의된 기판을 제공하는 단계와, 상기 기판 상에 개구부를 구비하는 절연 몰드를 형성하는 단계와, 상기 절연 몰드를 식각 마스크로 사용하여 상기 셀 영역의 상기 기판을 식각하여 리세스 채널을 형성하는 단계와, 상기 절연 몰드의 개구부에 의해 노출된 리세스 채널 및 상기 주변회로 영역 기판 상면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 상기 절연 몰드의 개구부를 매립하는 셀프 얼라인 게이트를 형성하는 단계와, 상기 절연 몰드를 제거하는 단계 및 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 1을 참조하면, 기판(100)은 셀 영역과 주변 회로 영역으로 구분되며, A 영역은 셀 영역을 정의하고, B 영역은 주변 회로 영역을 정의한다. 셀 영역에는 리세스 채널 트랜지스터(200)가 구비되고, 주변 회로 영역에는 평판 채널 트랜지스터(300)가 구비된다.
한편, 기판(100)은 STI(Shallow Trench Isolation; STO) 또는 FOX(Field OXide; FOX)로 형성된 소자 분리막(120)에 의해 활성 영역과 비활성 영역으로 분리된다.
셀 영역의 활성 영역 상에는 리세스 채널(210)이 구비되어 있다. 리세스 채널(210)의 깊이는 예를 들어, 약 1700~1900Å일 수 있다. 또한, 리세스 채널(210)의 폭은 예를 들어, 약 900~1100Å일 수 있다.
셀 영역의 리세스 채널(210)의 내면 및 주변 회로 영역 기판 상면에는 게이트 절연막(220, 320)이 구비된다. 게이트 절연막(220, 320)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON) 등의 물질일 수 있다. 또한, 게이트 절연막(220, 320)의 두께는 약 20~80Å일 수 있다.
게이트 절연막(220, 320) 상에는 게이트(230, 330)가 구비된다. 리세스 채널 트랜지스터(200)의 게이트(230)는 리세스 채널(210)을 매몰하고, 리세스 채널(210) 상부로 돌출되도록 형성되어 있으며, 평판 채널 트랜지스터(300)의 게이트(330)는 게이트 절연막(320) 상부에 적층되어 형성되어 있다. 이 때, 게이트(230, 330)는 리세스 채널(210)의 양 측벽에 또는 게이트 절연막(320)에 셀프 얼라인되어 있다. 즉, 리세스 채널(210) 상부로 돌출된 게이트(230)는 리세스 채널(210)의 측벽의 연장선 상에 정확하게 정렬된다.
게이트(230, 330)는 폴리 실리콘(232, 332), 게이트 금속(234, 334)이 게이트 절연막(220, 320) 상에 차례로 적층되어 형성되어 있다. 리세스 채널 트랜지스터(200)의 폴리 실리콘(232)은 리세스 채널(210)을 매몰하고 리세스 채널(210) 상부로 일정 높이만큼 돌출되어 있는데, 기판 표면 위의 높이는 예를 들어, 약 600~700Å정도일 수 있다. 또한, 평판 채널 트랜지스터(300)의 폴리 실리콘(332)의 높이는 예를 들어, 약 750~900Å정도 일 수 있다. 게이트 금속(234, 334)은 폴리 실리콘(232, 332) 상부에 적층되어 형성되며, 게이트 금속(234, 334)의 높이는 예를 들어, 약 700~800Å정도일 수 있다. 이 때, 게이트 금속(234, 334)은 예를 들어, WSi, W 및 CoSi 등일 수 있다.
또한, 게이트(230, 330)의 양 옆의 활성 영역에는 불순물이 주입된 소오스/드레인 영역(250, 350)이 구비된다. 소오스/드레인 영역(250, 350)은 예를 들어, 기판(100)이 P형 반도체 기판인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
돌출된 게이트(230, 330)의 양 측벽에는 스페이서(240, 340)가 구비된다. 스페이서(240, 340)는 질화막(SiN) 또는 산화막(SiO2)으로 형성될 수 있다.
게이트(230)가 셀프 얼라인되면, 마스크의 얼라인 키가 뭉그러지더라도 공정상에서 얼라인이 어긋나지 않고 리세스 채널(210)과 게이트(230)가 정확히 정렬되게 된다.
또한, 셀프 얼라인되기 때문에, 각각의 트랜지스터의 크기와 위치가 조금씩 다르더라도 리세스 채널(210)과 게이트(230, 330)가 정확히 정렬되게 된다.
즉, 리세스 채널(210)과 게이트(230, 330) 간에 정렬(align)이 틀어지지 않아, 채널 길이가 정상적으로 확보되어 트랜지스터가 보다 안정적으로 동작할 수 있다.
이하, 도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이고, 도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 기판(100)을 STI 등의 소자 분리막(120)에 의해 활성 영역과 비활성 영역으로 분리한다.
이어서, 도 3에 도시된 바와 같이, 기판(100) 위에 절연 몰드(900)를 형성한다(S10). 절연 몰드(900)는 2층으로 형성되는데, 하부 절연 몰드(902)는 식각 정지막이며 예를 들어, SiN 등일 수 있다. 이 때, 식각 정지막은 화학 기상 증착법 등에 의해 형성할 수 있으며, 그 두께는 공정마다 달라질 수 있는데 예를 들어, 약 100~150Å의 두께로 형성될 수 있다.
절연 몰드(900)는 예를 들어, 산화막으로 형성될 수 있으며, 약 400℃의 온도에서 형성된 MTO(Medium Temperature Oxide)막으로 형성될 수 있다. 절연 몰드(900)는 1000Å 내지 1700Å의 두께로 증착할 수 있다. 이 때, 절연 몰드(900)의 두께는 형성하려는 게이트(230, 330)의 높이보다 높게 형성한다. 셀프 얼라인 게이트(230, 330)를 형성하기 위하여는 절연 몰드(900)의 두께가 최소한 형성하려는 게이트(230, 330)의 높이는 되어야 하고, 또한 게이트(230, 330)를 형성할 때에 절연 몰드(90)가 일부 식각되기 때문이다. 따라서, 절연 몰드(900)는 형성하려는 게이트(230, 330)보다 약 200Å 정도이상 높은 두께로 형성할 수 있다.
이어서, 도 4에 도시된 바와 같이, 절연 몰드(900)를 패터닝하여 절연 몰드(900)에 개구부를 형성한다(S20). 이 때, 상부 절연 몰드(904)뿐 아니라 하부 절연 몰드(902)인 식각 정지막까지 같이 패터닝한다.
이어서, 도 5에 도시된 바와 같이, 셀 영역에 리세스 채널(210)을 형성한다(S30). 즉, 절연 몰드(900)를 식각 마스크로 사용하여 셀 영역의 기판을 소정 깊이 까지 식각하여 리세스 채널(210)을 형성한다. 이 때, 주변 회로 영역에는 PR(photo resist)을 도포한 후, 식각을 진행하여 셀 영역에서만 식각이 이루어지도록 한다. 리세스 채널(210)을 형성한 후, 애싱(ashing) 공정 등으로 주변 회로 영역의 PR을 제거한다.
이어서, 도 6에 도시된 바와 같이, 절연 몰드(900)의 개구부에 의해 노출된 리세스 채널(210) 및 주변 회로 영역 기판 상면에 게이트 절연막(220, 320)을 형성한다(S40). 게이트 절연막(220, 320)은 예를 들어 실리콘 산화막, 실리콘 산질화막 등으로 형성될 수 있다. 게이트 절연막(220, 320)은 기판 상에 산소, 질소 등을 공급하여, 절연 몰드(900)의 개구부에 의해 노출된 리세스 채널(210) 및 주변 회로 영역 기판 상면에 노출된 실리콘과 산소, 질소 등이 반응하여 박막이 그로잉(growing)되도록 하여 형성할 수 있다.
이어서, 도 7에 도시된 바와 같이, 게이트 절연막(220, 320) 상의 절연 몰드(900)의 개구부를 매립하도록 셀프 얼라인 게이트(230, 330)를 형성한다(S50). 우선, 폴리 실리콘(232, 332)을 절연 몰드(900)의 개구부를 메우도록 적층한 후 에치 백(etch back) 공정을 수행하고, 폴리 실리콘(232, 332) 상에 게이트 금속(234, 334)을 적층한 후, 에치 백 공정을 수행하여 셀프 얼라인 게이트(230, 330)를 형성한다. 여기서, 에치 백 공정 시에 절연 몰드(900)의 상부도 약간 같이 식각될 수 있다. 셀 영역 상의 셀프 얼라인 게이트(230, 330)는 리세스 채널(210) 및 절연 몰드(900)의 개구부를 매립하도록 형성되며, 주변 회로 영역 상의 셀프 얼라인 게이트(230, 330)는 절연 몰드(900)의 개구부를 매립하도록 형성된다.
이어서, 도 8에 도시된 바와 같이, 절연 몰드(900)를 제거한다(S60). 그러면, 리세스 채널(210)의 양 측벽에 셀프 얼라인된 게이트(230)가 형성된다. 즉, 리세스 채널(210) 상부로 돌출된 게이트(230)는 리세스 채널(210)의 측벽의 연장선 상에 정렬되도록 형성된다.
이어서, 다시 도 1을 참조하면, 게이트(230, 330) 측면에 스페이서(240, 340)를 형성한다(S70). 스페이서(240, 340)를 형성하기 위해서는 우선 질화막(SiN) 또는 산화막(SiO2) 등을 화학 기상 증착(CVD) 등의 방법으로 증착한 후, 이방성 식각하여 스페이서(240, 340)를 형성한다.
이어서, 게이트(230, 330)의 양 옆의 활성 영역에 불순물을 주입하여 소오스/드레인 영역(250, 350)을 형성한다(S80). 이 때, 스페이서(240, 340)가 형성된 기판(100) 전면에 이온 주입을 하여 소오스/드레인 영역(250, 350)을 형성한다. 이 때, N형 모스 트랜지스터인 경우, 비소(As) 또는 인(P) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하고, P형 모스 트랜지스터의 경우, 붕소(B) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하여 소오스/드레인 영역(250, 350)을 형성한다.
이하, 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 본 실시예의 반도체　집적 회로 장치는, 도 9에 나타낸 바와 같이, 일 실시예의 반도체　회로 장치와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
도 9를 참조하면, 리세스 채널 트랜지스터(400)의 리세스 채널(410) 내면 및 평판 채널 트랜지스터(500)가 형성된 기판의 상면에는 게이트 절연막(420, 520)이 형성되어 있다. 게이트 절연막(420, 520)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON) 등의 물질일 수 있다. 이 때, 리세스 채널 트랜지스터(400)의 게이트 절연막(420)은 평판 채널 트랜지스터(500)의 게이트 절연막(520)보다 두꺼울 수 있다.
게이트 절연막(420, 520) 상에는 게이트(430, 530)가 구비된다. 리세스 채널 트랜지스터(400)의 게이트(430)는 리세스 채널(410)을 매몰하고, 리세스 채널(410) 상부로 돌출되도록 형성되어 있으며, 평판 채널 트랜지스터(500)의 게이트(530)는 게이트 절연막(520) 상부에 적층되어 형성되어 있다. 이 때, 리세스 채널 트랜지스터(400)의 게이트(430)는 리세스 채널(410)의 양 측벽에 셀프 얼라인되어 있다. 즉, 리세스 채널(410) 상부로 돌출된 게이트(430)는 리세스 채널(410)의 측벽의 연장선 상에 정렬된다.
여기서, 평판 채널 트랜지스터(500)의 게이트(530)는 게이트 절연막(520) 상에 구비되는데 하단부가 언더컷되어 있다. 즉, 평판 채널 트랜지스터(500)의 게이트(530)는 하단부가 언더컷되어 언더컷된 하단부의 폭이 게이트 절연막(520)과 같아지도록 형성되어 있다.
또한, 평판 채널 트랜지스터(500)의 게이트(530)는 하부의 모서리가 라운딩될 수 있다. 즉, 평판 채널 트랜지스터(500)의 게이트(530) 측면의 돌출부는 라운딩되어 있을 수 있다.
리세스 채널 트랜지스터(400)의 게이트 절연막(420)과 평판 채널 트랜지스터(500)의 게이트 절연막(520)이 두께가 다른 것은 리세스 채널 트랜지스터(400)와 평판 채널 트랜지스터(500)의 동작 전압과 전기적 특성 등을 다르게 하기 위함이다.
평판 채널 트랜지스터(500)의 게이트의 돌출 부분이 라운딩되도록 형성되면, 게이트(530)의 모서리에 강한 전계가 집중되는 현상을 방지할 수 있다. 따라서, 트랜지스터의 동작이 안정되게 되며, 누설 전류가 줄어들게 되고, 리프레쉬 타임이 충분히 확보되어 전력 소모를 줄일 수 있다.
이하, 도 3 내지 도 5, 도 10 내지 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
여기서, 기판(100)을 활성 영역과 비활성 영역으로 분리하고, 개구부를 구비한 절연 몰드(900)를 형성하여 셀 영역에 리세스 채널(410)을 형성하는 방법은 도 3 내지 도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이어서, 도 10에 도시된 바와 같이, 절연 몰드(900)의 개구부에 의해 노출된 리세스 채널(410) 및 주변 회로 영역 기판 상면에 게이트 절연막(420a, 520a)을 형성한다.
이어서, 도 11에 도시된 바와 같이, 셀 영역에 PR(960)을 도포하고, 등방성 식각으로 주변 회로 영역에 형성된 게이트 절연막(520a)을 제거한다. 이 때, 절연 몰드(920)의 일부가 산화막인 경우, 게이트 절연막(520a)이 제거되면서, 절연 몰드 (920)의 일부가 같이 제거될 수 있다. 즉, 절연 몰드(920)가 2층으로 형성되어 있고, 하부 절연 몰드(922)가 식각 정지막, 상부 절연 몰드(924)가 산화막인 경우, 상부 절연 몰드(924)의 일부가 게이트 절연막(520a)과 같이 제거되어, 상부 절연 몰드(924)의 개구부의 폭이 넓어질 수 있다. 따라서, 상부 절연 몰드(924)와 하부 절연 몰드(922)가 단차 구조를 가지도록 형성된다.
이어서, 도 12에 도시된 바와 같이, 셀 영역의 PR(960)을 애싱(ashing) 등의 공정으로 제거한 후, 다시 게이트 절연막(420, 520)을 형성하는 산화 공정을 진행한다. 그러면, 셀 영역의 게이트 절연막(420)은 두 번의 산화 공정으로 형성되어, 한번의 산화 공정으로 형성된 주변 회로 영역의 게이트 절연막(520)보다 두께가 두꺼워지게 된다.
이어서, 도 13에 도시된 바와 같이, 절연 몰드(900, 920)의 개구부를 매립하도록 셀프 얼라인 게이트(430, 530)를 형성한다. 셀 영역 상의 셀프 얼라인 게이트(430)는 리세스 채널(410) 및 절연 몰드(900)의 개구부를 매립하도록 형성되며, 주변 회로 영역 상의 셀프 얼라인 게이트(530)는 절연 몰드(920)의 개구부를 매립하도록 형성된다.
여기서, 주변 회로 영역 상의 절연 몰드(920)의 개구부는 단차 구조를 가지므로 주변 회로 영역 상에 형성되는 셀프 얼라인 게이트(530)의 프로파일도 단차 구조를 가지도록 형성된다.
이어서, 도 14에 도시된 바와 같이, 절연 몰드(900, 920)를 식각하여 제거한다. 절연 몰드(900, 920)를 제거할 때, 절연 몰드(900, 920)가 2층으로 구성된 경 우, 상부 절연 몰드(904, 924)만을 우선 제거하고, 하부 절연 몰드(902, 922)인 식각 정지막은 제거하지 않는다.
이어서, 도 15에 도시된 바와 같이, 하부 절연 몰드(902, 922)를 제거하는 등방성 식각 공정을 진행한다. 이 때, 하부 절연 몰드(902, 922)뿐 아니라 게이트(430, 530)의 폴리 실리콘(432, 532)도 약하게 식각할 수 있는 식각액을 공급하여 식각 공정을 진행한다. 그러면, 하부 절연 몰드(902, 922)가 제거되면서, 게이트(430, 530)의 폴리 실리콘(432, 532)도 약간 식각된다. 이 때, 돌출된 부분이 식각액의 영향을 더 많이 받으므로, 폴리 실리콘(532) 하부의 뾰족한 돌출부가 식각되어 라운드되게 형성될 수 있다.
이어서, 스페이서(440, 540) 및 소오스/드레인 영역(450, 550)을 형성하는 것은, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이하, 도 16를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 16는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 본 실시예의 반도체　집적 회로 장치는, 도 16에 나타낸 바와 같이, 본 발명의 다른 실시예의 반도체　회로 장치와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
도 16을 참조하면, 기판은 셀 영역과 주변 회로 영역으로 구분되며, A 영역은 셀 영역을 정의하고, B 영역은 주변 회로 영역을 정의한다. 셀 영역에는 리세스 채널 트랜지스터(600)가 구비되고, 주변 회로 영역에는 평판 채널 트랜지스터(700, 800)가 구비된다. 여기서, 평판 채널 트랜지스터(700, 800)는 제 1 평판 채널 트랜지스터(700)와 제 2 평판 채널 트랜지스터(800)로 구분된다.
리세스 채널 트랜지스터(600)의 리세스 채널(610)의 내면 및 제 1 평판 채널 트랜지스터(700)와 제 2 평판 채널 트랜지스터(800)가 형성되는 주변 회로 기판 상면에는 게이트 절연막(620, 720, 820)이 구비되어 있다. 게이트 절연막(620, 720, 820)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON) 등의 물질일 수 있다.
이 때, 리세스 채널 트랜지스터(600)는 제 1 게이트 절연막(620)을, 제 1 평판 채널 트랜지스터(700)는 제 2 게이트 절연막(720)을, 제 2 평판 채널 트랜지스터(800)는 제 3 게이트 절연막(820)을 구비한다. 여기서, 제 1 게이트 절연막(620), 제 2 게이트 절연막(720) 및 제 3 게이트 절연막(820)은 순서대로 그 두께가 얇아진다.
게이트 절연막(620, 720, 820) 상에는 게이트(630, 730, 830)가 구비된다. 리세스 채널 트랜지스터(600)에는 리세스 채널(610)를 매몰하고, 리세스 채널(610) 상부로 돌출되도록 게이트(630)가 형성되며, 제 1 평판 채널 트랜지스터(700) 및 제 2 평판 채널 트랜지스터(800)에는 게이트 절연막(720, 820) 상부에 적층되어 게이트(730, 830)가 형성된다. 이 때, 리세스 채널 트랜지스터(600)의 게이트(630)는 리세스 채널(610)의 양 측벽에 셀프 얼라인되어 있다. 즉, 리세스 채널(610) 상부로 돌출된 게이트(630)는 리세스 채널(610)의 측벽의 연장선 상에 정렬된다.
여기서, 제 1 평판 채널 트랜지스터(700) 및 제 2 평판 채널 트랜지스터 (800)의 게이트(730, 830)는 하단부가 언더컷되어 있다. 즉, 제 1 평판 채널 트랜지스터(700) 및 제 2 평판 채널 트랜지스터(800)의 게이트(730, 830)는 하단부가 언더컷되어 언더컷된 하단부의 폭이 게이트 절연막(720, 820)과 같아지도록 형성되어 있다.
또한, 제 1 평판 채널 트랜지스터(700) 및 제 2 평판 채널 트랜지스터(800)의 게이트(730, 830)는 하부의 모서리가 라운딩될 수 있다. 즉, 평판 채널 트랜지스터(700, 800)의 게이트(730, 830)의 양 측면 하단부의 돌출부가 라운딩될 수 있다.
리세스 채널 트랜지스터(600), 제 1 평판 채널 트랜지스터(700) 및 제 2 평판 채널 트랜지스터(800)의 게이트 절연막(620, 720, 820)의 두께가 각기 다른 것은 각 트랜지스터의 동작 전압과 전기적 특성 등을 다르게 하기 위함이다.
평판 채널 트랜지스터(700, 800)의 게이트(730, 830)의 돌출 부분이 라운딩되도록 형성되면, 게이트(730, 830)의 모서리에 강한 전계가 집중되는 현상을 방지할 수 있다. 따라서, 트랜지스터의 동작이 안정되게 되며, 누설 전류가 줄어들게 되고, 리프레쉬 타임이 충분히 확보되어 전력 소모를 줄일 수 있다.
이하, 도 3 내지 도 5, 도 17 내지 도 24를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
여기서, 기판을 활성 영역과 비활성 영역으로 분리하고, 개구부를 구비한 절연 몰드(900)를 형성하여 셀 영역에 리세스 채널(610)을 형성하는 방법은 도 3 내지 도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이어서, 도 17에 도시된 바와 같이, 절연 몰드(900)의 개구부에 의해 노출된 리세스 채널(610) 및 주변 회로 영역 기판 상면에 게이트 절연막(620a, 720a, 820a)을 형성한다.
이어서, 도 18에 도시된 바와 같이, 셀 영역에 PR(970)을 도포하고, 등방성 식각으로 주변 회로 영역에 형성된 게이트 절연막(720a, 820a)을 제거한다. 이 때, 절연 몰드(920)의 일부가 산화막인 경우, 게이트 절연막(720a, 820a)이 제거되면서, 절연 몰드(920)의 일부가 같이 제거될 수 있다. 즉, 절연 몰드(920)가 2층으로 형성되어 있고, 하부 절연 몰드(922)가 식각 정지막, 상부 절연 몰드(924)가 산화막인 경우, 상부 절연 몰드(924)의 일부가 게이트 절연막(720a, 820a)과 같이 제거되어, 상부 절연 몰드(924)의 개구부의 폭이 넓어질 수 있다. 따라서, 상부 절연 몰드(924)와 하부 절연 몰드(922)가 단차 구조를 가지도록 형성될 수 있다.
이어서, 도 19에 도시된 바와 같이, 셀 영역의 PR(970)을 애싱(ashing) 등의 공정으로 제거한 후, 다시 게이트 절연막(620b, 720b, 820b)을 형성하는 산화 공정을 진행한다. 그러면, 셀 영역의 게이트 절연막(620b)은 두 번의 산화 공정으로 형성되어, 한번의 산화 공정으로 형성된 주변 회로 영역의 게이트 절연막(720b, 820b)보다 두께가 두꺼워지게 된다.
이어서, 도 20에 도시된 바와 같이, 셀 영역 및 주변 회로 영역 중에서 제 1 평판 채널 트랜지스터(700)가 형성될 영역에 PR(980)을 도포하고, 등방성 식각으로 제 2 평판 채널 트랜지스터(800)가 형성될 영역에 형성된 게이트 절연막(820b)을 제거한다. 이 때, 상부 절연 몰드(944)가 산화막인 경우, 게이트 절연막(820b)이 제거되면서, 상부 절연 몰드(944)의 일부가 같이 제거될 수 있다. 따라서, 제 2 평판 채널 트랜지스터(800)가 형성될 영역의 상부 절연 몰드(944)의 개구부의 폭은 제 1 평판 채널 트랜지스터(700)가 형성될 영역의 상부 절연 몰드(924)의 개구부의 폭보다 넓어진다.
이어서, 도 21에 도시된 바와 같이, 셀 영역 및 주변 회로 영역에서 제 1 평판 채널 트랜지스터(700)가 형성될 영역의 PR(980)을 애싱(ashing) 등의 공정으로 제거한 후, 다시 게이트 절연막(620, 720, 820)을 형성하는 산화 공정을 진행한다. 그러면, 셀 영역의 게이트 절연막(620)은 3번의 산화 공정으로 형성되고, 제 1 평판 채널 트랜지스터(700)가 형성될 영역의 게이트 절연막(720)은 2번의 산화 공정으로 형성된다. 또한, 제 2 평판 채널 트랜지스터(800)가 형성될 영역의 게이트 절연막(820)은 한번의 산화 공정으로 형성되어, 제 1 게이트 절연막(620), 제 2 게이트 절연막(720) 및 제 3 게이트 절연막(820)은 순서대로 두께가 얇아지게 형성된다.
이어서, 도 22에 도시된 바와 같이, 절연 몰드(900, 920, 940)의 개구부를 매립하도록 셀프 얼라인 게이트(630, 730, 830)를 형성한다. 셀 영역 상의 셀프 얼라인 게이트(630)는 리세스 채널(610) 및 절연 몰드(900)의 개구부를 매립하도록 형성되며, 주변 회로 영역 상의 셀프 얼라인 게이트(730, 830)는 절연 몰드(920, 940)의 개구부를 매립하도록 형성된다.
여기서, 주변 회로 영역 상의 절연 몰드(920, 940)의 개구부는 단차 구조를 가지므로 주변 회로 영역 상에 형성되는 셀프 얼라인 게이트(730, 830)의 프로파일도 단차 구조를 가지도록 형성된다.
이어서, 도 23에 도시된 바와 같이, 절연 몰드(904, 924, 944)를 식각하여 제거한다. 절연 몰드(904, 924, 944)를 제거할 때, 절연 몰드가 2층으로 구성된 경우, 상부의 절연 몰드(904, 924, 944)만을 우선 제거하고, 하부의 절연 몰드(902, 922, 942)인 식각 정지막은 제거하지 않는다.
이어서, 도 24에 도시된 바와 같이, 하부 절연 몰드(902, 922, 942)를 제거하는 등방성 식각 공정을 진행한다. 이 때, 하부 절연 몰드(902, 922, 942)뿐 아니라 게이트(630, 730, 830)의 폴리 실리콘(632, 732, 832)도 약하게 식각할 수 있는 식각액을 공급하여 식각 공정을 진행한다.
그러면, 하부 절연 몰드(902, 922, 942)가 제거되면서, 게이트(630, 730, 830)의 폴리 실리콘(632, 732, 832)도 약간 식각된다. 이 때, 돌출된 부분이 식각액의 영향을 더 많이 받으므로, 게이트(630, 730, 830) 하부의 뾰족한 돌출부가 식각되어 라운드되게 형성될 수 있다.
이어서, 스페이서(640, 740, 840) 및 소오스/드레인 영역(650, 750, 850)을 형성하는 것은, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 리세스 채널 어레이 트랜지스터 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 게이트가 셀프 얼라인되므로, 공정상에서 얼라인이 어긋나지 않고 리세스 채널과 게이트가 정확히 정렬될 수 있다.
둘째, 리세스 채널과 게이트가 정확히 정렬됨으로써, 채널 길이가 정상적으로 확보되어 트랜지스터가 보다 안정적으로 동작할 수 있다.
셋째, 리세스 채널의 돌출 부분이 라운딩된 프로파일을 갖도록 형성됨으로써, 누설 전류가 줄어들게 되어 리프레쉬 타임 특성이 좋아지고 전력 소비를 줄일 수 있다.

Claims (20)

  1. 셀 영역과 주변 회로 영역이 정의된 기판;
    상기 셀 영역에 형성되고 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 리세스 채널, 상기 리세스 채널 상의 게이트 절연막 및 상기 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 리세스 채널 트랜지스터; 및
    상기 주변 회로 영역에 형성되고, 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 평판 채널, 상기 평판 채널 상의 게이트 절연막 및 상기 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 평판 채널 트랜지스터를 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 평판 채널 트랜지스터의 상기 게이트는 상기 게이트 절연막보다 폭이 넓은 부분을 포함하는 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 평판 채널 트랜지스터의 상기 게이트는 하부 모서리가 라운딩된 반도체 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 리세스 채널 트랜지스터의 게이트 절연막은 상기 평판 채널 트랜지스터의 게이트 절연막보다 두꺼운 반도체 집적 회로 장치.
  5. 제 1항에 있어서,
    상기 평판 채널 트랜지스터는 제 1 평판 채널 트랜지스터와 제 2 평판 채널 트랜지스터로 구분되고,
    상기 리세스 채널 트랜지스터는 제 1 게이트 절연막을, 상기 제 1 평판 채널 트랜지스터는 제 2 게이트 절연막을, 상기 제 2 평판 채널 트랜지스터는 제 3 게이트 절연막을 구비하며 상기 게이트 절연막들은 순서대로 그 두께가 얇아지는 반도체 집적 회로 장치.
  6. 셀 영역과 주변 회로 영역이 정의된 기판;
    상기 셀 영역에 형성되고 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 리세스 채널, 상기 리세스 채널 상의 게이트 절연막 및 상기 게이트 절연막 상의 셀프 얼라인 게이트를 포함하는 리세스 채널 트랜지스터; 및
    상기 주변 회로 영역에 형성되고, 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 평판 채널, 상기 평판 채널 상의 게이트 절연막 및 상기 게이트 절연막 상에 형성되고 하단부가 언더컷된 셀프 얼라인 게이트를 포함하는 평판 채널 트랜지스터를 포함하는 반도체 집적 회로 장치.
  7. 제 6항에 있어서,
    상기 평판 채널 트랜지스터의 상기 게이트는 하부 모서리가 라운딩된 반도체 집적 회로 장치.
  8. 제 6항에 있어서,
    상기 리세스 채널 트랜지스터의 상기 게이트 절연막은 상기 평판 채널 트랜지스터의 상기 게이트 절연막보다 두꺼운 반도체 집적 회로 장치.
  9. 제 6항에 있어서,
    상기 평판 채널 트랜지스터는 제 1 평판 채널 트랜지스터와 제 2 평판 채널 트랜지스터로 구분되고,
    상기 리세스 채널 트랜지스터는 제 1 게이트 절연막을, 상기 제 1 평판 채널 트랜지스터는 제 2 게이트 절연막을, 상기 제 2 평판 채널 트랜지스터는 제 3 게이트 절연막을 구비하며 상기 게이트 절연막들은 순차적으로 그 두께가 얇아지는 반도체 집적 회로 장치.
  10. 셀 영역과 주변회로 영역이 정의된 기판을 제공하는 단계;
    상기 기판 상에 개구부를 구비하는 절연 몰드를 형성하는 단계;
    상기 절연 몰드를 식각 마스크로 사용하여 상기 셀 영역의 상기 기판을 식각하여 리세스 채널을 형성하는 단계;
    상기 절연 몰드의 개구부에 의해 노출된 리세스 채널 및 상기 주변회로 영역 기판 상면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 절연 몰드의 개구부를 매립하는 셀프 얼라인 게이트를 형성하는 단계;
    상기 절연 몰드를 제거하는 단계; 및
    상기 기판에 소오스/드레인 영역을 형성하여 상기 셀 영역 상에 리세스 채널 트랜지스터를 완성하고, 상기 주변 회로 영역 상에 평판 채널 트랜지스터를 완성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 주변 회로 영역의 상기 게이트는 상기 게이트 절연막보다 폭이 넓은 부분을 포함하도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  12. 제 10항에 있어서,
    상기 주변 회로 영역의 상기 게이트는 하부 모서리가 라운딩되도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  13. 제 10항에 있어서,
    상기 리세스 채널의 내면에 형성되는 게이트 절연막은 상기 주변 회로 영역에 형성되는 게이트 절연막보다 두껍게 형성되는 반도체 집적 회로 장치의 제조 방 법.
  14. 제 10항에 있어서,
    상기 셀 영역의 리세스 채널의 내면 및 상기 주변 회로 영역의 노출된 영역 상에 형성된 게이트 절연막은 산화 공정을 한번 이상 수행하여 형성되는 반도체 집적 회로 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 산화 공정은, 상기 셀 영역 및 상기 주변 회로 영역에 산화막을 형성하는 단계;
    상기 주변 회로 영역의 산화막을 제거하는 단계; 및
    상기 셀 영역 및 주변 회로 영역에 다시 산화막을 형성하여 상기 셀 영역에 제 1 게이트 절연막을 상기 주변 회로 영역에 상기 제 1 게이트 절연막보다 얇은 두께의 제 2 게이트 절연막을 형성하여, 상기 셀 영역 상에 리세스 채널 트랜지스터를 완성하고, 상기 주변 회로 영역 상에 평판 채널 트랜지스터를 완성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 절연 몰드는 2층으로 구성되고, 상기 주변 회로 영역의 산화막을 제거하는 단계에서 상기 절연 몰드의 상층이 일부 제거되어 상기 절연 몰드의 측벽 프 로파일이 단차 구조를 가지도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 주변 회로 영역은 제 1 영역과 제 2 영역으로 구분되고,
    상기 산화 공정은, 상기 셀 영역 및 상기 주변 회로 영역의 제 1 및 제 2 영역에 산화막을 형성하는 단계;
    상기 주변 회로 영역의 제 1 및 제 2 영역의 산화막을 제거하는 단계;
    상기 셀 영역 및 주변 회로 영역의 제 1 및 제 2 영역에 다시 산화막을 형성하는 단계;
    상기 주변 회로 영역의 제 2 영역에 형성된 상기 산화막을 제거하는 단계; 및
    상기 셀 영역 및 주변 회로 영역의 제 1 및 제 2 영역에 다시 산화막을 형성하여 상기 셀 영역에 제 1 게이트 절연막을, 상기 주변 회로 영역의 상기 제1 영역에 상기 제 1 게이트 절연막보다 얇은 두께의 제 2 게이트 절연막을, 상기 제2 영역에 상기 제 2 게이트 절연막보다 얇은 두께의 제 3 게이트 절연막을 형성하여, 상기 셀 영역 상에 리세스 채널 트랜지스터를, 상기 주변 회로 영역의 제 1 영역 상에 제 1 평판 채널 트랜지스터를, 상기 주변 회로 영역의 제 2 영역 상에 제 2 평판 채널 트랜지스터를 완성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 절연 몰드는 2층으로 구성되고, 상기 주변 회로 영역의 산화막을 제거하는 단계들에서 상기 절연 몰드의 상층이 일부 제거되어 상기 절연 몰드의 측벽 프로파일이 단차 구조를 가지도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  19. 제 10항에 있어서,
    상기 절연 몰드의 높이는 형성하려는 게이트보다 높게 형성되는 반도체 집적 회로 장치의 제조 방법.
  20. 제 10항에 있어서,
    상기 절연 몰드는 산화막으로 형성되는 반도체 집적 회로 장치의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476700B2 (en) 2009-02-13 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US8691649B2 (en) 2008-09-22 2014-04-08 Samsung Electronics Co., Ltd. Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices
US9190495B2 (en) 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
KR102112612B1 (ko) 2018-12-31 2020-05-19 아가쏘잉협동조합 복부 온열이 가능한 앞치마

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009059770A (ja) * 2007-08-30 2009-03-19 Elpida Memory Inc 半導体装置及びその製造方法
CN101894840A (zh) * 2010-07-08 2010-11-24 复旦大学 凹陷沟道型pnpn场效应晶体管的集成电路及其制造方法
US9412600B2 (en) * 2014-08-28 2016-08-09 Globalfoundries Inc. Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor
CN108172545A (zh) 2016-12-08 2018-06-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11227933B2 (en) * 2020-03-31 2022-01-18 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric field effect transistor using charge trapping band misalignment and methods of forming the same
KR20220049742A (ko) * 2020-10-15 2022-04-22 삼성전기주식회사 인쇄회로기판

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
US5501996A (en) * 1994-12-14 1996-03-26 United Microelectronics Corporation Method of manufacture of high coupling ratio single polysilicon floating gate EPROM or EEPROM cell
US5981339A (en) * 1998-03-20 1999-11-09 Advanced Micro Devices, Inc. Narrower erase distribution for flash memory by smaller poly grain size
US6211074B1 (en) * 1998-05-12 2001-04-03 Advanced Micro Devices, Inc. Methods and arrangements for reducing stress and preventing cracking in a silicide layer
US6271080B1 (en) * 1999-12-16 2001-08-07 International Business Machines Corporation Structure and method for planar MOSFET DRAM cell free of wordline gate conductor to storage trench overlay sensitivity

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8691649B2 (en) 2008-09-22 2014-04-08 Samsung Electronics Co., Ltd. Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices
US9190495B2 (en) 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
US8476700B2 (en) 2009-02-13 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102112612B1 (ko) 2018-12-31 2020-05-19 아가쏘잉협동조합 복부 온열이 가능한 앞치마

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