TWI493694B - 矽基鐵電型記憶體材料及其製造方法 - Google Patents

矽基鐵電型記憶體材料及其製造方法

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矽基鐵電型記憶體材料及其製造方法
本案係為一種矽基鐵電型記憶體材料及其製造方法，尤指應用於半導體製程中之矽基鐵電型記憶體材料及其製造方法。
非揮發性記憶體(Non-Volatile Memory；簡稱NVM)為記憶體的一種，其主要特性為即使電源關掉，儲存在記憶體裡的資料也如同硬碟一般不會消失而能被繼續保存。但是，非揮發性記憶體的讀寫速度比不上動態隨機存取記憶體(DRAM)等揮發性記憶體(Volatile Memory)。
而目前非揮發性記憶體是以具有多晶矽浮動閘極(floating gate)的快閃記憶體為主流。但多晶矽浮動閘極快閃記憶體的資料寫入速度太慢且已接近最大儲存極限，因此科學家一直在尋找其他出路。
而為能進一步微縮元件尺寸，一種量子點記憶體(quantum dot memory)被提出，其係利用存在於薄膜中之量子點(quantum dot)做為浮動閘極(floating gate)來儲存電荷，藉以取代習用的多晶矽浮置閘極。其低操作電壓且可靠度等特性優於多晶矽浮動閘極，此外，重複寫入和抹除導致穿隧氧化層劣化的現象也遠小於多晶矽浮動閘極快閃記憶體。更由於量子點的深層能階(約2~3電子伏特)是屬於分離式陷阱，儲存的電荷間不會互相作用，即使穿隧氧化層產生局部缺陷也不會造成全部電荷的流失，而儲存在深層能階中的電荷也不會隨著外在電源的消失而流失。
但是，量子點記憶體元件在製程上最困難的地方在於控制量 子點的形成，若所形成的的量子點數量不足或過於分散，將無法儲存足夠的電荷，限縮了量子點在尺寸微縮(scale down)的應用；若晶體太大(大於10nm)或過於緊密，電子又容易跳到鄰近的微晶粒或穿透底下氧化層的缺陷而產生漏電現象。品質不好的氧化層及各種介面層會造成不同的缺陷(捕捉)能階態(defect state)，會使得元件操作中的載子受到影響，進而使元件之操作速度及可靠度下降。因此，如何製作具高品質的原子級介面極性轉換(atomic polar structure)記憶體層及對缺陷進行鈍化處理，是決定元件尺寸微縮及其穩定性的重要關鍵。
為改善習知缺失，本發明主要係提出一種具有與互補式金氧半電晶體(CMOS)製程有高度相容性的含金屬離子(例如是銪離子，Eu+3 )之增強型介面極性轉換矽基材料，其主要利用矽與氧組成之奈米微結構(Nanostructure)來建構出具有電荷儲存(Charge-storage)之量子點結構，以及具有原子級介面極性轉換(interface-polarization)之鐵電特性的週期性結構，再輔以低溫金屬離子摻雜技術，並同時搭配低溫脈衝式感應耦合電漿技術(Pulse inductive coupled plasma CVD)，有效誘導新型金屬-矽合金量子點的形成。此奈米複合材料在可見光波段具有極強之光致發光(Photoluminenscence,PL)效應。此光致發光效應亦證明金屬離子於合金量子點/奈米孔洞二氧化矽(Alloy Quantum Dot/Mesoporous Silica)及金屬/奈米孔洞二氧化矽介面間，可增強介面極性轉換特性，並可將此複合材料厚度縮減至20~30nm，進而提高非揮發性記憶體之寫入/抹除速度(遠小於1微秒)及電荷儲存時間。故使用此增強式具原子級介面極性轉換特性複合材料，將可有效應用於 未來高性能之非揮發性記憶體元件。
由於低介電常數(low-k)及低折射率的特性，多孔隙二氧化矽材料可廣泛應用於積體電路產業之介電層及太陽能電池之抗反射層。近年來，因多孔隙材料具有週期性排列之奈米孔洞(nanopore)，已有相當多的專利與研究將其量子點嵌入奈米孔洞中，應用於各類型之功能性元件，如光偵測器及非揮性記憶體。
而申請人申請之中華民國專利I307162「一種矽基鐵電型記憶體材料」，主要便是利用有機物合成2~5奈米孔洞之二氧化矽模版，再輔以脈衝式高密度電漿輔助原子層化學氣相沈積法(plasma assistant atomic layer chemical vapor deposition,PAALD)，利用矽甲烷及氫氣於奈米孔洞內沈積矽量子點，其量子點密度可達1*1017 ~1*1019 cm-3 。此複合材料應用於電容元件製作時，可展現類似鐵電材料之順時鐘方向遲滯曲線(hysteresis curve)特性。
而本發明主要為改良上述矽基鐵電型記憶體材料之特性所發展出來之製程技術，主要是利用低溫混合技術將含有銪之金屬離子摻雜於一多孔隙二氧化矽之奈米孔洞內，形成具金屬離子摻雜之奈米洞孔材料。
請參見圖1A~圖1D，其係本案所發展出來關於矽基型鐵電型記憶體材料之製備實施例方法示意圖，其中圖1A表示出將三團聯共聚物(Pluronic P-123,P123)111的乙醇溶液加入酸催化(acid-catalyzed)的二氧化矽溶膠-凝膠溶液(sol-gel)112中，藉以製作出先導溶液。前述之溶膠-凝膠溶液可藉由四乙基矽(tetraethyl orthosilicate,TEOS)、水、氯化氫與乙醇的混合，於溫度75℃下回 流90~120分鐘製備。前述混合物之莫耳比率為1：0.008~0.03：3.5~5.0：0.003：40(TEOS/P123/水/氯化氫/乙醇)。之後將先導溶液加入銪/矽(Eu/Si)莫耳比率為0.005~003：1之硝酸銪(EuNO3 ．6H2 O)113而完成旋轉塗佈材料11之製備，最後以轉速3000rpm、30秒之條件來旋轉塗佈於基板1上。
圖1B表示出對塗佈於基板1上旋轉塗佈材料11進行兩階段烘烤，其中第一階段烘烤為於50℃下烘烤30分鐘，第二階段烘烤為於150℃烘烤3小時，如此便可獲得具有金屬銪離子1130摻雜之奈米孔洞二氧化矽薄膜12，其中奈米孔洞120的直徑約控制在3奈米左右。圖中右上側表示出奈米孔洞120之側壁表面上鍵結有金屬銪離子1130之示意圖，而圖中右下側則表示出具有金屬銪離子1130摻雜之奈米孔洞二氧化矽薄膜12中摻雜有金屬銪離子1130於奈米孔洞120之外之示意圖。
接著如圖1C所示，藉由脈衝感應耦合電漿化學氣相沈積技術(Pulse Inductive coupled plasma CVD,Pulse ICPCVD)將氫化矽及氫氣混合解離後，來對上述具有金屬銪離子1130摻雜之奈米孔洞二氧化矽薄膜12進行介面改質(Interfacial modification)，如圖1D所示，本製程中持續提供氫氣，但氫化矽則提供一段時間T後便停止，進行脈衝式介面改質。除了於奈米孔洞120內形成混合合金量子點(包含矽量子點、銪量子點及銪-矽合金量子點)13外，銪(Eu)離子還會與奈米孔洞120之側壁121上，利用非對稱式的鍵結(Asymmetric bonding)來與側壁上之矽-氧原子(Si-O)形成原子級介面極性轉化結構(Atomic Polar Structure，簡稱APS)14，綜合混合合金量子點與介面極性轉化結構，本例以Eu+3 -APS來表達。而經量測後可知，Eu+3 -APS所展現類似鐵電材料之順時鐘方向遲滯曲線(hysteresis curve)的特性更佳，在相同外加電場(external electric field)的條件下，可以得到更多的電極化強度(electric polarization intensity)。而且原子級介面極性轉化結構的單位體積遠小於上述量子點的單位體積，因此可以完成在更小更薄的元件中，有利於未來元件小型化的需求。
如圖2所示之曲線圖，是將上述方法完成之含有混合合金量子點以及原子級介面極性轉化結構14之奈米孔洞薄膜進行紅外光光譜儀(Fourier transfer infrared spectrometer,FTIR)分析後所得到的曲線圖，其中淺色曲線代表銪離子-原子級介面極性轉化結構(Eu+3 -APS)之特性，而深色線代表量子點極性結構Polar Structure(Quantum Dot Polar Structure，簡稱QD-PS)之特性，其係表示出銪金屬離子可有效與Si-O進行鍵結，形成特殊的原子級介面極性轉化鍵結。
至於圖3所示之曲線圖，其係表示出於PL量測下(激發氦鎘雷射，excitaiton He-Cd Laser,325nm)於可見光波段具有極強之光致發光效應，此現象說明引進金屬離子所產生之混合合金量子點13及原子級介面極性轉化結構14，導致金屬離子/奈米孔洞二氧化矽(Metal-ion/Mesoporous Silica)介面間之特性改變，進而誘發分子內之電子躍遷行為。其中5 D0 →7 F2 代表銪離子之特有的內層軌域躍遷(inter-band transition)之發光波段(590~610nm)。
由於經摻雜金屬離子後之金屬離子/奈米孔洞二氧化矽介面具有優異之介面極性轉換特性，因此縮減此複合材料至20~30nm作為記憶體層，將可展現較傳統鐵電材料(>200nm)為佳之金屬離子/奈米孔洞二氧化矽之介面間極性轉化特性。而利用上述方法所完成之超薄金屬離子摻雜之奈米孔洞二氧化矽薄膜，可整合於傳統之金氧半導體結構中。而本案之金屬離子除了例中所使用之銪離子(Eu+3 )外，還可以是鉺離子(Er+3 )、錸離子(La+3 )、鈰離子(Ce+3 ) 等f-過渡金屬，或鋅離子(Zn+2 )、鉑離子(Pt+2 )、鈦離子(Ti+2 )、鎳離子(Ni+2 )等過渡金屬。
請先參閱圖4A，其以本發明方法所完成之金屬離子摻雜之奈米孔洞二氧化矽薄膜做為非揮發性記憶體元件中之記憶特性層所製成之金氧半導體結構之一實施例的剖面示意圖。其中係由P型(p-type)矽基板26、形成於P型矽基板26上之第一緩衝層28、形成於第一緩衝層28上之金屬離子摻雜之奈米孔洞二氧化矽薄膜30、形成於金屬離子摻雜之奈米孔洞二氧化矽薄膜30上之第二緩衝層32、形成於第二緩衝層32上之上電極34，以及一形成於P型矽基板26下之下電極36所構成。上電極34與下電極36可分別設置一電性連接點38,40。再參閱圖4B，其為圖4A結構中金屬離子摻雜之奈米孔洞二氧化矽薄膜30的細部結構立體示意圖。由圖中可以看出高密度之混合合金量子點(例如包含矽量子點、銪量子點及銪-矽合金量子點)42係形成於奈米孔洞二氧化矽層30的孔洞內壁44的底部，並向上沉積。而利用非對稱式的鍵結(Asymmetric bonding)來讓銪離子(Eu+3 )與側壁上之矽-氧原子形成Eu-Si-O的原子級介面極性轉化結構43，由於其單位體積遠小於量子點42的單位體積，因此可以完成在更小更薄的元件中，有利於未來元件小型化的需求。透過有效調整Eu：Si原子比例介於0.05：1~0.1：1之間，可以將形成的原子級介面極性轉化結構43的比例多於混合合金量子點42的比例，如此將可有助類鐵電材料特性的增加。
再請參見圖5，其係圖4結構之電壓-電容量測分析圖，從中可觀察到，與傳統的量子點極化結構(以圖中QD-PS的曲線代表)相較，金屬離子摻雜之奈米孔洞二氧化矽薄膜30展現較大之C-V記憶櫥窗(memory window)，以圖中Eu+3 -APS的曲線代表，其電 壓變化約為6V，顯示此記憶體材料，經由金屬離子摻雜後，具有較顯著之介面極性轉換能力，極適合應用於快速寫入/抹除之記憶體元件開發。
為能驗證中金屬離子摻雜之奈米孔洞二氧化矽薄膜在記憶體上之行為，本發明利用在低熱預算製程技術下(製程溫度<400℃)，使用內摻雜技術(in-situ doping)於玻璃基板60上，依序沈積n+微晶矽(microcrystalline Si,μc-Si)薄膜61及本質微晶矽(intrinsic μc-Si)薄膜62，再於其上沈積一複合二氧化矽層63及鋁電極64，成功整合出如圖6A所示之低溫記憶體元件。
另外，也可以於絕緣層覆矽基板(Silicon on Insulating substrate)70上沈積一複合二氧化矽層73及金屬電極層74後定義出一閘極結構79，然後再利用閘極結構79為遮罩，來於絕緣層覆矽基板70上摻雜出源/汲極區71，成功整合出如圖6B所示之矽基底記憶體元件。上述矽基板係以雷射結晶方式將來將非晶矽基板轉變為多晶矽基板，然後再摻雜成p-type矽基板。
其中複合二氧化矽層63、73如圖6C所示，主要由穿隧氧化層(tunneling oxide)630、金屬離子摻雜之奈米孔洞二氧化矽薄膜631以及覆蓋氧化層(capping oxide)632所完成。
圖7顯示出上述記憶體元件內之奈米孔洞二氧化矽薄膜的穿透式電子顯微鏡(TEM)影像圖，為週期性高密度(1.2*1018 cm-3 )之量子點，其量子點尺寸約為2~4nm，此外不同的晶格間距顯示此量子點群，是混合不同晶面方向之矽量子點、銪量子點及銪-矽合金量子點。經量測，如圖6A所示之玻璃基板記憶體元件，在+10V/-10V之操作電壓下，其寫入/持除所需時間遠小於1微秒(圖8所示)，同時其電荷儲存時間大於103 秒後，仍保有相當大的記憶櫥窗(memory window)，約為1.8伏特的記憶櫥窗(圖9所示)。 至於圖6B所示之矽基底記憶體元件，經量測可知，在+10V/-10V之操作電壓下，其寫入/抹除所需時間約為100奈秒(圖10所示)，同時其電荷儲存時間大於103 秒後，仍保有相當大的記憶櫥窗(memory window)，約為1.9伏特的記憶櫥窗，顯示具有極佳的電荷儲存時間(圖11所示)。
綜上所述，在本發明對技術進行改良後，已可有效改善習用手段的問題。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧基板
11‧‧‧旋轉塗佈材料
12‧‧‧金屬銪離子摻雜之奈米孔洞二氧化矽薄膜
120‧‧‧奈米孔洞
121‧‧‧側壁
13‧‧‧混合合金量子點
26‧‧‧P型矽基板
28‧‧‧第一緩衝層
30‧‧‧金屬離子摻雜之奈米孔洞二氧化矽薄膜
32‧‧‧第二緩衝層
34‧‧‧上電極
36‧‧‧下電極
38,40‧‧‧電性連接點
42‧‧‧混合合金量子點
44‧‧‧孔洞內壁
60‧‧‧玻璃基板
61‧‧‧n+微晶矽薄膜
62‧‧‧本質微晶矽薄膜
63、73‧‧‧複合二氧化矽層
64‧‧‧鋁電極
70‧‧‧絕緣層覆矽基板
71‧‧‧源/汲極區
74‧‧‧金屬電極層
79‧‧‧閘極結構
630‧‧‧穿隧氧化層
631‧‧‧金屬離子摻雜之奈米孔洞二氧化矽薄膜
632‧‧‧覆蓋氧化層
14、43‧‧‧原子級介面極性轉化結構
圖1A~圖1D，其係本案所發展出來關於矽基型鐵電型記憶體材料之製備實施例方法示意圖。
圖2，其係將上述方法完成之含有混合合金量子點之奈米孔洞薄膜及原子級介面極性轉化結構之奈米孔洞(Eu+3 -APS)進行紅外光光譜儀分析後所得到的曲線示意圖。
圖3，其係表示出於PL量測下於可見光波段具有極強之光致發光效應之曲線示意圖。
圖4A，其係以本發明方法所完成之金屬離子摻雜之奈米孔洞二氧化矽薄膜做為非揮發性記憶體元件中之記憶特性層所製成之金氧半導體結構之一實施例的剖面示意圖。
圖4B，其為圖4A結構中金屬離子摻雜之奈米孔洞二氧化矽薄膜的細部結構立體示意圖。
圖5，其係圖4結構之電壓-電容量測分析圖。
圖6A，其係以本案手段完成之低溫記憶體元件(基板為玻璃基板) 之一實施例的剖面示意圖。
圖6B，其係以本案手段完成之低溫記憶體元件(基板為p-type矽基板)之一實施例的剖面示意圖。
圖6C，其係以本案手段完成之複合二氧化矽層之剖面示意圖。
圖7，其係以本案手段完成之奈米孔洞二氧化矽薄膜的穿透式電子顯微鏡影像圖。
圖8，其係以本案手段完成之玻璃基板記憶體元件寫入/抹除速度示意圖。
圖9，其係以本案手段完成之玻璃基板記憶體元件電荷儲存時間示意圖。
圖10，其係以本案手段完成之矽基板記憶體元件寫入/抹除速度示意圖。
圖11，其係以本案手段完成之矽基板記憶體元件電荷儲存時間示意圖。
60‧‧‧玻璃基板
61‧‧‧n+微晶矽薄膜
62‧‧‧本質微晶矽薄膜
63‧‧‧複合二氧化矽層
64‧‧‧鋁電極

Claims (17)

  1. 一種矽基鐵電型記憶體材料，其包含：一奈米孔洞二氧化矽薄膜，其中包含有複數個奈米孔洞；以及複數個原子級介面極性轉化結構，形成於該等奈米孔洞之內壁上，該等原子級介面極性轉化結構係利用非對稱式的鍵結(Asymmetric bonding)來與該等奈米孔洞內壁上之矽-氧原子(Si-O)結合而成。
  2. 如申請專利範圍第1項所述之矽基鐵電型記憶體材料，其中該原子級極性結構係由金屬離子與該等奈米孔洞內壁上之矽-氧原子，利用非對稱式的鍵結來形成。
  3. 如申請專利範圍第2項所述之矽基鐵電型記憶體材料，其中金屬離子為銪離子(Eu+3 )、鉺離子(Er+3 )、錸離子(La+3 )、鈰離子(Ce+3 )、鋅離子(Zn+2 )、鉑離子(Pt+2 )、鈦離子(Ti+2 )或鎳離子(Ni+2 )。
  4. 如申請專利範圍第1項所述之矽基鐵電型記憶體材料，其中更包含一量子點群，形成於該等奈米孔洞之內壁上，該量子點群包含有複數個半導體量子點、複數個金屬量子點以及複數個半導體-金屬合金量子點。
  5. 如申請專利範圍第4項所述之矽基鐵電型記憶體材料，其中該量子點群包含有複數個矽量子點、複數個銪量子點及複數個銪-矽合金量子點。
  6. 一種鐵電型記憶體，其特徵為具有一記憶特性層，且該記憶特性層係以如申請專利範圍第1項所述之矽基鐵電型記憶體材料所完成。
  7. 一種鐵電型記憶體，其包含：一矽基板；一形成於該矽基板上的第一緩衝層；一形成於該第一緩衝層上的記憶特性層；以及一形成於該記憶特性層上的第二緩衝層；其中，該記憶特性層係以如申請專利範圍第1項所述之矽基鐵電型記憶體材料所完成。
  8. 一種矽基鐵電型記憶體材料製造方法，其包含下列步驟：提供一基板；提供一多孔隙二氧化矽先導溶液；將該先導溶液加入一硝酸金屬溶液而完成一旋轉塗佈材料；將該旋轉塗佈材料旋轉塗佈於該基板上；對塗佈於該基板上之該旋轉塗佈材料進行烘烤，用以完成一具有金屬離子摻雜之奈米孔洞薄膜；以及對該具有金屬離子摻雜之奈米孔洞薄膜使用一脈衝感應耦合電漿化學氣相沈積技術，來對該具有金屬離子摻雜之奈米孔洞薄膜進行介面改質，用以於奈米孔洞內形成複數個原子級介面極性轉化結構。
  9. 如申請專利範圍第8項所述之矽基鐵電型記憶體材料製造方法，其中該原子級介面極性轉化結構由金屬離子與該等奈米孔洞內壁上之矽-氧原子，利用非對稱式的鍵結來形成。
  10. 如申請專利範圍第9項所述之矽基鐵電型記憶體材料製造方法，其中金屬離子為銪離子(Eu+3 )、鉺離子(Er+3 )、錸離子(La+3 )、鈰離子(Ce+3 )、鋅離子(Zn+2 )、鉑離子(Pt+2 )、鈦離子(Ti+2 )或鎳離子(Ni+2 )。
  11. 如申請專利範圍第8項所述之矽基鐵電型記憶體材料製造方法，其中更使用該脈衝感應耦合電漿化學氣相沈積技術來形成一量子點群，形成於該等奈米孔洞之內壁上，該量子點群包含有複數個半導體量子點、複數個金屬量子點以及複數個半導體-金屬合金量子點。
  12. 如申請專利範圍第11項所述之矽基鐵電型記憶體材料製造方法，其中該量子點群包含有複數個矽量子點、複數個銪量子點及複數個銪-矽合金量子點。
  13. 如申請專利範圍第8項所述之矽基鐵電型記憶體材料製造方法，其中該先導溶液之製備方法包含下列步驟：將三團聯共聚物的乙醇溶液加入酸催化的二氧化矽溶膠-凝膠溶液中，其中前述溶膠-凝膠溶液藉由四乙基矽、水、氯化氫與乙醇的混合，於溫度75℃下回流90~120分鐘製備，其中四乙基矽、三團聯共聚物、水、氯化氫與乙醇之莫耳比率為1：0.008~0.03：3.5~5.0：0.003：40。
  14. 如申請專利範圍第13項所述之矽基鐵電型記憶體材料製造方法，其中將加入該先導溶液之該硝酸金屬溶液為銪/矽(Eu/Si)莫耳比率為0.005~003：1之硝酸銪(EuNO3 ．6H2 O)。
  15. 如申請專利範圍第13項所述之矽基鐵電型記憶體材料製造方法，其中旋轉塗佈之轉速為3000rpm，時間為30秒。
  16. 如申請專利範圍第13項所述之矽基鐵電型記憶體材料製造方法，其中對塗佈於該基板上之該旋轉塗佈材料進行之烘烤包含下列步驟：進行一第一階段烘烤，其溫度為50℃，時間為30分鐘；以及進行一第二階段烘烤，其溫度為150℃，時間為3小時。
  17. 一種鐵電型記憶體製造方法，其特徵為包含一記憶特性層製造方法，且該方法係以如申請專利範圍第8項所述之矽基鐵電型記憶體材料製造方法。
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Citations (1)

* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200812072A (en) * 2006-08-30 2008-03-01 Nat Applied Res Laboratories Si-based ferroelectric memory material

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