JPH06105768B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06105768B2 JPH06105768B2 JP60071420A JP7142085A JPH06105768B2 JP H06105768 B2 JPH06105768 B2 JP H06105768B2 JP 60071420 A JP60071420 A JP 60071420A JP 7142085 A JP7142085 A JP 7142085A JP H06105768 B2 JPH06105768 B2 JP H06105768B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電荷蓄積部である容量部と絶縁ゲート電界効
果トランジスタを含んでなる半導体記憶装置およびその
製造方法に関するものである。
果トランジスタを含んでなる半導体記憶装置およびその
製造方法に関するものである。
電荷の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下ITICセルと略
す）は、構成要素も少なく、セル面積も小さいため高集
積メモリ用メモリセルとして重要である。ところでメモ
リの高集積化によるメモリセルサイズの縮小に伴い、IT
ICセル構造における容量部面積が減少してきている。そ
して容量部面積の減少による記憶電荷量の減少は、耐α
粒子問題、センスアンプの感度の劣化を引き起こす。
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下ITICセルと略
す）は、構成要素も少なく、セル面積も小さいため高集
積メモリ用メモリセルとして重要である。ところでメモ
リの高集積化によるメモリセルサイズの縮小に伴い、IT
ICセル構造における容量部面積が減少してきている。そ
して容量部面積の減少による記憶電荷量の減少は、耐α
粒子問題、センスアンプの感度の劣化を引き起こす。
従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず、大きな記憶容量部を形成する
方法が知られている。たとえば、国際固体素子会議（In
tenational Electron Devices Meeting）1982年,806〜8
08ページに「A Corrugated Capacitor Cell（CCC）For
Megabit Dynamic MOS Memories」と題して発表された論
文においては、第３図に示した如くITICセルの容量部を
半導体基板に埋め込んだ溝型のITICセルが提案されてい
る。第３図において、キヤパシタ電極33は、反転層36と
の間にキヤパシタを形成し、電荷は反転層36に蓄積され
る。32はワード線に接続されたスイツチングトランジス
タのゲート電極で、ビツト線に接続された拡散層34と、
反転層36に接続された拡散層35との間の電荷の移動を制
御する。又、37は隣接するメモリセルとの分離領域であ
る。この第３図に示した溝型ITICセルは、従来のITICセ
ルのキヤパシタ部を半導体基板31に形成した溝の側壁を
利用して実現しているために、溝の深さを充分にとるこ
とにより、大きな記憶容量を確保することが可能となつ
ている。
積の縮小にもかかわらず、大きな記憶容量部を形成する
方法が知られている。たとえば、国際固体素子会議（In
tenational Electron Devices Meeting）1982年,806〜8
08ページに「A Corrugated Capacitor Cell（CCC）For
Megabit Dynamic MOS Memories」と題して発表された論
文においては、第３図に示した如くITICセルの容量部を
半導体基板に埋め込んだ溝型のITICセルが提案されてい
る。第３図において、キヤパシタ電極33は、反転層36と
の間にキヤパシタを形成し、電荷は反転層36に蓄積され
る。32はワード線に接続されたスイツチングトランジス
タのゲート電極で、ビツト線に接続された拡散層34と、
反転層36に接続された拡散層35との間の電荷の移動を制
御する。又、37は隣接するメモリセルとの分離領域であ
る。この第３図に示した溝型ITICセルは、従来のITICセ
ルのキヤパシタ部を半導体基板31に形成した溝の側壁を
利用して実現しているために、溝の深さを充分にとるこ
とにより、大きな記憶容量を確保することが可能となつ
ている。
しかしながら従来の溝型メモリセル構造では、スイツチ
ングトランジスタが半導体基板表面上に形成されている
ため、スイツチングトランジスタの平面積分がどうして
も必要である。このスイツチングトランジスタによる平
面積増加分は、メモリの高集積化に伴うメモリセル面積
微細化の大きな障壁となつている。薄型ITICセルでは、
スイツチングトランジスタの微細化を行いメモリセル面
積の微細化を行おうとしている。しかしスイツチングト
ランジスタの微細化は、ホツトエレクトロンによるトラ
ンジスタ特性の劣化を引き起こしメモリセルの信頼性に
対して問題点を有している。
ングトランジスタが半導体基板表面上に形成されている
ため、スイツチングトランジスタの平面積分がどうして
も必要である。このスイツチングトランジスタによる平
面積増加分は、メモリの高集積化に伴うメモリセル面積
微細化の大きな障壁となつている。薄型ITICセルでは、
スイツチングトランジスタの微細化を行いメモリセル面
積の微細化を行おうとしている。しかしスイツチングト
ランジスタの微細化は、ホツトエレクトロンによるトラ
ンジスタ特性の劣化を引き起こしメモリセルの信頼性に
対して問題点を有している。
また溝型ITICセルでは、溝側壁に反転層を形成するた
め、α線の実効的な衝突断面積が増加し、ソフトエラー
が生じ易くなる。
め、α線の実効的な衝突断面積が増加し、ソフトエラー
が生じ易くなる。
本発明は、このような従来の欠点を除去せしめて、高集
積化に適した微細な半導体記憶装置および製造方法を提
供することにある。
積化に適した微細な半導体記憶装置および製造方法を提
供することにある。
本発明は一つの絶縁ゲート電界効果トランジスタと、一
つの容量形成部とを含んでなる半導体記憶装置におい
て、該容量部を形成しソース領域も兼ねる電荷蓄積部お
よび該絶縁ゲート電界効果トランジスタの基板領域が半
導体基板に設けられた溝の側壁に沿い、かつ該半導体基
板とは絶縁膜を介して形成され、前記容量部を形成する
対向電極が、該溝底部において該半導体基板と電気的に
接続し、かつ該溝側壁に形成された電荷蓄積部とは容量
形成絶縁膜を介して接しさらに該溝下部を埋めるように
形成され、前記絶縁ゲート電界効果トランジスタのドレ
イン領域が前記溝側壁に設けられた基板領域と溝上端部
において接続しかつ半導体基板とはその表面領域におい
て絶縁膜を介して接するように形成され、前記絶縁ゲー
ト電界効果トランジスタのゲート電極が、前記溝側壁に
形成された基板領域とゲート絶縁膜を介し、ドレイン領
域と絶縁膜を介し、しかも前記かつ該対向電極とも絶縁
膜を介して接し、さらに該溝の上部をすべて埋めるよう
に形成されていることを特徴とする半導体記憶装置と、
この半導体記憶装置を得る方法、すなわち第一半導体基
板上に厚い絶縁膜を形成する工程と、該絶縁膜を通し第
一該半導体基板に溝を設け、該溝の内部を絶縁膜で被う
工程と、該溝の内部に形成された該絶縁膜のうち溝底中
央部に形成さている絶縁膜のみを選択的に除去する工程
と、薄い第二半導体を前記厚い絶縁膜上の一部と前記溝
の側壁に渡って形成する工程と、該溝内壁以外に形成さ
れた前記薄い第二半導体に高濃度の不純物を拡散してド
レインを形成する工程と、該溝の下部領域に形成された
前記薄い第二半導体を拡散してソース領域を形成する工
程と、容量形成絶縁膜を該溝側壁に沿つて形成されてい
る第二半導体の側面に形成する工程と、前記溝内部のみ
に第一半導体基板より選択的に半導体を成長して溝の一
部を埋め、その後その表面に絶縁膜を形成する工程と、
該半導体により埋められていない領域の該溝側壁に形成
されている容量絶縁膜を除去する工程と、前記半導体に
より埋められていない領域の前記第二半導体側面に薄い
絶縁膜を形成する工程と、前記溝を導体により完全に埋
める工程とを行うことを特徴とする半導体記憶装置の製
造方法である。
つの容量形成部とを含んでなる半導体記憶装置におい
て、該容量部を形成しソース領域も兼ねる電荷蓄積部お
よび該絶縁ゲート電界効果トランジスタの基板領域が半
導体基板に設けられた溝の側壁に沿い、かつ該半導体基
板とは絶縁膜を介して形成され、前記容量部を形成する
対向電極が、該溝底部において該半導体基板と電気的に
接続し、かつ該溝側壁に形成された電荷蓄積部とは容量
形成絶縁膜を介して接しさらに該溝下部を埋めるように
形成され、前記絶縁ゲート電界効果トランジスタのドレ
イン領域が前記溝側壁に設けられた基板領域と溝上端部
において接続しかつ半導体基板とはその表面領域におい
て絶縁膜を介して接するように形成され、前記絶縁ゲー
ト電界効果トランジスタのゲート電極が、前記溝側壁に
形成された基板領域とゲート絶縁膜を介し、ドレイン領
域と絶縁膜を介し、しかも前記かつ該対向電極とも絶縁
膜を介して接し、さらに該溝の上部をすべて埋めるよう
に形成されていることを特徴とする半導体記憶装置と、
この半導体記憶装置を得る方法、すなわち第一半導体基
板上に厚い絶縁膜を形成する工程と、該絶縁膜を通し第
一該半導体基板に溝を設け、該溝の内部を絶縁膜で被う
工程と、該溝の内部に形成された該絶縁膜のうち溝底中
央部に形成さている絶縁膜のみを選択的に除去する工程
と、薄い第二半導体を前記厚い絶縁膜上の一部と前記溝
の側壁に渡って形成する工程と、該溝内壁以外に形成さ
れた前記薄い第二半導体に高濃度の不純物を拡散してド
レインを形成する工程と、該溝の下部領域に形成された
前記薄い第二半導体を拡散してソース領域を形成する工
程と、容量形成絶縁膜を該溝側壁に沿つて形成されてい
る第二半導体の側面に形成する工程と、前記溝内部のみ
に第一半導体基板より選択的に半導体を成長して溝の一
部を埋め、その後その表面に絶縁膜を形成する工程と、
該半導体により埋められていない領域の該溝側壁に形成
されている容量絶縁膜を除去する工程と、前記半導体に
より埋められていない領域の前記第二半導体側面に薄い
絶縁膜を形成する工程と、前記溝を導体により完全に埋
める工程とを行うことを特徴とする半導体記憶装置の製
造方法である。
以下本発明の典型的な実施例を図面を用いて詳述する。
第１図（ａ），（ｂ）は、本発明により形成される半導
体記憶装置の模式的断面図およびその平面図を各々示し
たものであり、第２図（ａ）〜（ｋ）は、本発明におけ
る製造プロセスを順を追つて示した模式的断面図であ
る。
体記憶装置の模式的断面図およびその平面図を各々示し
たものであり、第２図（ａ）〜（ｋ）は、本発明におけ
る製造プロセスを順を追つて示した模式的断面図であ
る。
第１図（ａ），（ｂ）において、電荷蓄積容量は第一半
導体基板１と導電体膜８を介して形成されているソース
拡散層６との間に形成され、電荷はソース拡散層６に蓄
積されている。２は２ワード線に接続されるスイツチン
グトランジスタのゲート電極で、ビツト線に接続されて
いるドレイン拡散層４と電荷蓄積領域であるソース拡散
層６との間の電荷の移動を制御するものである。
導体基板１と導電体膜８を介して形成されているソース
拡散層６との間に形成され、電荷はソース拡散層６に蓄
積されている。２は２ワード線に接続されるスイツチン
グトランジスタのゲート電極で、ビツト線に接続されて
いるドレイン拡散層４と電荷蓄積領域であるソース拡散
層６との間の電荷の移動を制御するものである。
第２図（ａ）は、Ｐ型シリコン単結晶基板（第一半導
体）11上に厚い二酸化珪素膜（絶縁膜）12および多結晶
シリコン13を順次形成した後、溝形成領域以外をレジス
ト14で被つた状態を示す。
体）11上に厚い二酸化珪素膜（絶縁膜）12および多結晶
シリコン13を順次形成した後、溝形成領域以外をレジス
ト14で被つた状態を示す。
第２図（ｂ）は、前記レジスト14を耐エツチングマスク
として前記多結晶シリコン13、前記二酸化珪素膜12およ
び前記シリコン基板11を異方性エツチング技術によりエ
ツチング除去して溝ｈを形成した後、熱酸化法により溝
内壁に二酸化珪素膜（絶縁膜）15を形成し、さらにCVD
法によりリンドープ二酸化珪素膜16をウエハー全面に形
成した状態を示す。
として前記多結晶シリコン13、前記二酸化珪素膜12およ
び前記シリコン基板11を異方性エツチング技術によりエ
ツチング除去して溝ｈを形成した後、熱酸化法により溝
内壁に二酸化珪素膜（絶縁膜）15を形成し、さらにCVD
法によりリンドープ二酸化珪素膜16をウエハー全面に形
成した状態を示す。
第２図（ｃ）は、異方性エツチング技術により溝底分に
形成されている前記リンドープ二酸化珪素膜16および前
記二酸化珪素膜15を順次エツチング除去した状態を示
す。
形成されている前記リンドープ二酸化珪素膜16および前
記二酸化珪素膜15を順次エツチング除去した状態を示
す。
第２図（ｄ）は、前記リンドープ二酸化珪素膜16を湿式
エツチングによりエツチング除去し、次に多結晶シリコ
ン17を全面に成長し、これをビームアニール、レザーア
ニール技術等を用いて単結晶化17′（第２図（ｅ））
し、しかる後にボロン不純物を含んだ絶縁塗布膜18をウ
エハー全面に塗布した状態を示す。
エツチングによりエツチング除去し、次に多結晶シリコ
ン17を全面に成長し、これをビームアニール、レザーア
ニール技術等を用いて単結晶化17′（第２図（ｅ））
し、しかる後にボロン不純物を含んだ絶縁塗布膜18をウ
エハー全面に塗布した状態を示す。
第２図（ｅ）は、熱処理を行つて前記ボロン不純物を含
んだ絶縁塗布膜18より前記単結晶半導体（第二半導体）
17′へボロンを拡散し、次に前記絶縁塗布膜18を異方性
エツチング技術によりエツチングして溝内部にのみ絶縁
塗布膜18′を残し、しかる後イオン注入法により溝内部
以外に形成されている前記単結晶半導体17′に高濃度の
リン又は砒素を注入して拡散層19を形成した状態を示
す。この拡散層19がドレインとなる。
んだ絶縁塗布膜18より前記単結晶半導体（第二半導体）
17′へボロンを拡散し、次に前記絶縁塗布膜18を異方性
エツチング技術によりエツチングして溝内部にのみ絶縁
塗布膜18′を残し、しかる後イオン注入法により溝内部
以外に形成されている前記単結晶半導体17′に高濃度の
リン又は砒素を注入して拡散層19を形成した状態を示
す。この拡散層19がドレインとなる。
第２図（ｆ）は、前記絶縁塗布膜18′をエツチング除去
した後、リン又は砒素を含んだ絶縁塗布膜を全面に塗布
し、次に該絶縁塗布膜を異方性エツチング技術によりエ
ツチングし溝内の一部にのみ該絶縁塗布膜20を残し、し
かる後熱処理を行ない該絶縁塗布膜20より前記単結晶半
導体17′にリン又は砒素を拡散してソース拡散層21を形
成した状態を示す。
した後、リン又は砒素を含んだ絶縁塗布膜を全面に塗布
し、次に該絶縁塗布膜を異方性エツチング技術によりエ
ツチングし溝内の一部にのみ該絶縁塗布膜20を残し、し
かる後熱処理を行ない該絶縁塗布膜20より前記単結晶半
導体17′にリン又は砒素を拡散してソース拡散層21を形
成した状態を示す。
第２図（ｇ）は、前記絶縁塗布膜20をエツチング除去し
た後、前記拡散層19のパターニングを行い、しかる後熱
酸化法により前記単結晶半導体17′表面に二酸化珪素膜
22を形成した状態を示す。ドレイン拡散層19には高濃度
のリン又は砒素が拡散されているので、熱酸化を行つた
場合他の単結晶半導体表面よりも厚い二酸化珪素膜22が
形成される。
た後、前記拡散層19のパターニングを行い、しかる後熱
酸化法により前記単結晶半導体17′表面に二酸化珪素膜
22を形成した状態を示す。ドレイン拡散層19には高濃度
のリン又は砒素が拡散されているので、熱酸化を行つた
場合他の単結晶半導体表面よりも厚い二酸化珪素膜22が
形成される。
第２図（ｈ）は、前記絶縁膜12および前記ドレイン拡散
層19上に形成された厚い二酸化珪素膜22を耐エツチング
マスクとして溝底部に形成されている前記二酸化珪素膜
22および拡散層領域21を異方性エツチング技術によりエ
ツチング除去した状態を示す。
層19上に形成された厚い二酸化珪素膜22を耐エツチング
マスクとして溝底部に形成されている前記二酸化珪素膜
22および拡散層領域21を異方性エツチング技術によりエ
ツチング除去した状態を示す。
第２図（ｉ）は、前記単結晶半導体17′側壁に残された
前記二酸化珪素膜22をエツチング除去した後、熱酸化法
により薄い二酸化珪素膜23を形成し、さらにCVD法によ
り薄い窒化珪素膜24を形成した状態を示す。
前記二酸化珪素膜22をエツチング除去した後、熱酸化法
により薄い二酸化珪素膜23を形成し、さらにCVD法によ
り薄い窒化珪素膜24を形成した状態を示す。
第２図（ｊ）は、異方性エツチング技術により溝底分に
形成された前記二酸化珪素膜23おび前記窒化珪素膜24を
各々エツチング除去した後、選択エピタキシヤル成長技
術により溝底分の前記シリコン基板11からＰ型単結晶シ
リコン25を成長し、さらに熱酸化法により該単結晶シリ
コン25表面上に二酸化珪素膜26を形成した状態を示す。
なお該単結晶シリコン25はその表面位置が前記ソース拡
散層21の表面位置よりも下にくるように成長を行う。
形成された前記二酸化珪素膜23おび前記窒化珪素膜24を
各々エツチング除去した後、選択エピタキシヤル成長技
術により溝底分の前記シリコン基板11からＰ型単結晶シ
リコン25を成長し、さらに熱酸化法により該単結晶シリ
コン25表面上に二酸化珪素膜26を形成した状態を示す。
なお該単結晶シリコン25はその表面位置が前記ソース拡
散層21の表面位置よりも下にくるように成長を行う。
第２図（ｋ）は、前記単結晶シリコン25に被われていな
い前記窒化珪素膜24および二酸化珪素膜23をエツチング
除去した後、熱酸化法により二酸化珪素膜27を前記単結
晶半導体17′表面に形成し、しかる後ゲート電極となる
低抵抗導体28を形成して溝を埋めた状態を示す。
い前記窒化珪素膜24および二酸化珪素膜23をエツチング
除去した後、熱酸化法により二酸化珪素膜27を前記単結
晶半導体17′表面に形成し、しかる後ゲート電極となる
低抵抗導体28を形成して溝を埋めた状態を示す。
以上の工程により第１図（ａ），（ｂ）のメモリセルが
得られる。
得られる。
本発明によれば、容量形成分ばかりでなくスイツチング
トランジスタをも溝中に形成しているため、微細なメモ
リセルを容易に得うることができる。さらにスイツチン
グトランジスタを溝中に形成していることから、微細な
メモリセルにおいても溝の深さを深く取ることにより長
いチヤンネル長をもつスイツチングトランジスタを容易
に確保できるので、ホツトエレクトロンの問題も生じ
ず、メモリセルの信頼性を向上できる。その上電荷蓄積
部がその周囲を絶縁膜で囲まれているため、α線による
ソフトエラー発生の心配もない。
トランジスタをも溝中に形成しているため、微細なメモ
リセルを容易に得うることができる。さらにスイツチン
グトランジスタを溝中に形成していることから、微細な
メモリセルにおいても溝の深さを深く取ることにより長
いチヤンネル長をもつスイツチングトランジスタを容易
に確保できるので、ホツトエレクトロンの問題も生じ
ず、メモリセルの信頼性を向上できる。その上電荷蓄積
部がその周囲を絶縁膜で囲まれているため、α線による
ソフトエラー発生の心配もない。
以上述べたように本発明によれば、高集積化に適した信
頼性の高い微細メモリセルを容易に得ることができる効
果を有するものである。
頼性の高い微細メモリセルを容易に得ることができる効
果を有するものである。
第１図（ａ）は、本発明により形成されるメモリセルの
模式的断面図、（ｂ）はその平面図、第２図（ａ）〜
（ｋ）は本発明の実施例をプロセスを追つて示した模式
的断面図、第３図は従来知られている溝型ITICセルの模
式的断面図である。 １…第一半導体基板、２…ゲート電極、３…第二半導体
基板、4,6,19,21…拡散層、5,7…絶縁膜、８…誘電体、
11…シリコン基板、12,15,22,23,26,27…二酸化珪素
膜、13,17…多結晶シリコン、14…レジスト、16…リン
ドープ二酸化珪素膜、18,20…絶縁塗布膜、17′…単結
晶半導体、24…窒化珪素膜、25…単結晶シリコン、28…
導体。
模式的断面図、（ｂ）はその平面図、第２図（ａ）〜
（ｋ）は本発明の実施例をプロセスを追つて示した模式
的断面図、第３図は従来知られている溝型ITICセルの模
式的断面図である。 １…第一半導体基板、２…ゲート電極、３…第二半導体
基板、4,6,19,21…拡散層、5,7…絶縁膜、８…誘電体、
11…シリコン基板、12,15,22,23,26,27…二酸化珪素
膜、13,17…多結晶シリコン、14…レジスト、16…リン
ドープ二酸化珪素膜、18,20…絶縁塗布膜、17′…単結
晶半導体、24…窒化珪素膜、25…単結晶シリコン、28…
導体。
Claims (2)
- 【請求項１】一つの絶縁ゲート電界効果トランジスタ
と、一つの容量部とを含んでなる半導体記憶装置におい
て、該容量部を形成しソース領域も兼ねる電荷蓄積部お
よび該絶縁ゲート電界効果トランジスタの基板領域が半
導体基板に設けられた溝の側壁に沿い、かつ該半導体基
板とは絶縁膜を介して形成され、前記容量部を形成する
対向電極が、該溝底部において該半導体基板と電気的に
接続し、かつ該溝側壁に形成された電荷蓄積部とは容量
形成絶縁膜を介して接してさらに該溝部を埋めるように
形成され、前記絶縁ゲート電界効果トランジスタのドレ
イン領域が前記溝側壁に設けられた基板領域と溝上端部
において接続しかつ半導体基板とはその表面領域におい
て絶縁膜を介して接するように形成され、前記絶縁ゲー
ト電界効果トランジスタのゲート電極が、前記溝側壁に
形成された基板領域とゲート絶縁膜を介し、しかも前記
ドレイン領域と絶縁膜を介し、かつ該対向電極とも絶縁
膜を介して接してさらに該溝の上部をすべて埋めるよう
に形成されていることを特徴とする半導体記憶装置。 - 【請求項２】第一半導体基板上に厚い絶縁膜を形成する
工程と、該絶縁膜を通し第一該半導体基板に溝を設け、
該溝の内部を絶縁膜で被う工程と、該溝の内部に形成さ
れた該絶縁膜のうち溝底中央部に形成されている絶縁膜
のみを選択的に除去する工程と、薄い第二半導体を前記
厚い絶縁膜上の一部と前記溝の側壁に渡って形成する工
程と、該溝内壁以外に形成された前記薄い第二半導体に
高濃度の不純物を拡散してドレインを形成する工程と、
該溝の下部領域に形成された前記薄い第二半導体を拡散
してソース領域を形成する工程と、容量形成絶縁膜を該
溝側壁に沿って形成されている第二半導体の側面に形成
する工程と、前記溝内部のみに第一半導体基板より選択
的に半導体を成長して溝の一部を埋め、その後その表面
に絶縁膜を形成する工程と、該半導体により埋められて
いない領域の該溝側壁に形成されている容量絶縁膜を除
去する工程と、前記半導体により埋められていない領域
の前記第二半導体側面に薄い絶縁膜を形成する工程と、
前記溝を導体により完全に埋める工程とを行うことを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071420A JPH06105768B2 (ja) | 1985-04-04 | 1985-04-04 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071420A JPH06105768B2 (ja) | 1985-04-04 | 1985-04-04 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229351A JPS61229351A (ja) | 1986-10-13 |
| JPH06105768B2 true JPH06105768B2 (ja) | 1994-12-21 |
Family
ID=13459999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60071420A Expired - Fee Related JPH06105768B2 (ja) | 1985-04-04 | 1985-04-04 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105768B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109877B2 (ja) * | 1988-10-07 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
-
1985
- 1985-04-04 JP JP60071420A patent/JPH06105768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61229351A (ja) | 1986-10-13 |
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