KR20100030055A - 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법 - Google Patents

플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20100030055A
KR20100030055A KR1020080088824A KR20080088824A KR20100030055A KR 20100030055 A KR20100030055 A KR 20100030055A KR 1020080088824 A KR1020080088824 A KR 1020080088824A KR 20080088824 A KR20080088824 A KR 20080088824A KR 20100030055 A KR20100030055 A KR 20100030055A
Authority
KR
South Korea
Prior art keywords
floating body
gate
semiconductor substrate
semiconductor device
gate pattern
Prior art date
Application number
KR1020080088824A
Other languages
English (en)
Other versions
KR101024821B1 (ko
Inventor
김중식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080088824A priority Critical patent/KR101024821B1/ko
Publication of KR20100030055A publication Critical patent/KR20100030055A/ko
Application granted granted Critical
Publication of KR101024821B1 publication Critical patent/KR101024821B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 SOI기판이 아닌 일반적인 반도체 기판에 플로팅 바디 트랜지스터를 포함한 고집적 반도체 기억 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 게이트 패턴 양측의 반도체 기판을 식각하여 플로팅 바디 영역을 결정하는 단계, 상기 플로팅 바디 영역 사이에 산소를 주입하는 단계 및 제 1 열처리를 통해 상기 산소를 확산시켜 상기 플로팅 바디 영역의 하부에 절연층을 형성하는 단계를 포함한다.
반도체, 플로팅 바디

Description

플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법{METHOD FOR FABRICATING HIGH INTEGRATED SEMICONDUCTOR DEVICE INCLUDING FLOATING BODY TRANSISTOR}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 셀 트랜지스터를 포함하는 단위셀을 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중 요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어들게 되었다. 이를 극복하기 위해, 데이터를 안정적으로 저장하기 위해 면적이 줄어든 캐패시터의 정전 용량을 향상시키기 위해 캐패시터 내 절연막을 구성하는 물질을 개발하는 노력이 계속되고 있으나 어려움이 많다. 결국, 디자인 규칙의 감소는 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상을 초래하고 있다.
전술한 반도체 기억 장치와 같이 캐패시터를 포함하는 단위셀의 경우, “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 현상들로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다. 플로팅 바디 트랜지스터의 적용으로 단위셀은 캐패시터를 구비할 필요가 없어졌고, 이로 인해 단위셀의 크기는 더욱 줄일 수 있게 되었다.
일반적으로, 플로팅 바디 트랜지스터는 SOI기판 상에 형성한다. 여기서, SOI기판은 두 개의 실리콘막 사이에 절연막이 형성되어 있는 구조를 가지는 웨이퍼이다. 플로팅 바디 트랜지스터의 게이트 패턴은 매립된 절연막 상에 형성된 상부 실리콘막 상에 형성된다. 게이트 패턴의 양측의 상부 실리콘막에 형성되는 소스/드레 인은 이웃한 플로팅 바디 트랜지스터 사이의 전기적 격리를 위해 매립된 절연막과 맞닿도록 형성된다. 그 결과, 게이트 패턴의 하부에 상부 실리콘막은 게이트 패턴, 소스/드레인 및 매립된 절연막으로 둘러싸인 플로팅 바디가 된다.
이웃한 플로팅 바디 트랜지스터와의 전기적으로 격리하여 핫 캐리어(hot carrier)의 발생시 홀(hole)을 저장할 수 있는 플로팅 바디를 형성하는 데 있어 매몰된 절연막을 포함하는 SOI기판은 매우 유용하다. 하지만, SOI기판에서 리세스된 소스/드레인을 형성하는 방법은 SOI기판의 비싼 비용으로 인해 반도체 장치의 생산 원가를 높인다.
생산 원가의 절감을 위해 일반적인 반도체 기판을 사용하여 플로팅 바디 트랜지스터를 포함하는 반도체 장치를 제조하는 경우, SOI기판의 매몰된 절연막과 동등한 역할을 할 수 있는 절연층의 형성을 위한 별도의 제조 공정이 필요하다. 이러한 공정에 일반적으로 사용되는 방법은 마스크를 이용하여 반도체 기판을 식각한 후 절연막을 형성하고 열처리하는 것이다.
그러나, 생산 원가의 절감을 위해 사용한 반도체 기판에 마스크를 사용한 식각 공정과 절연막의 증착으로 인해 반도체 장치의 제조에 소요되는 시간과 비용이 다시 상승한다. 아울러, 마스크를 사용한 식각 공정은 고집적 반도체 장치의 제조에서 정렬 오차를 발생시킬 수 있어 반도체 장치의 수율에도 악 영향을 미칠 수 있다. 특히, 반도체 장치의 수율 저하는 직접적으로 반도체 장치의 생산 원가 상승을 불러온다. 결과적으로, SOI기판을 대신하여 반도체 기판을 사용함에도 불구하고, 종래의 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 제조 방법은 절연막 형 성을 위한 별도의 마스크를 사용한 추가 공정을 수행해야함에 따라 생산 원가의 절감 효과를 기대하기 어렵다. 이로 인해, 플로팅 바디 트랜지스터를 포함하는 반도체 장치를 일반적인 반도체 기판을 사용하여 제조하는 것은 상용화되기 어렵다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터를 포함한 고집적 반도체 기억 장치를 제조함에 있어서 SOI기판이 아닌 일반적인 반도체 기판에 메몰된 절연막을 형성하기 위한 것으로, 절연막을 형성하기 위한 별도의 마스크 없이 플로팅 바디 트랜지스터가 형성될 영역의 하부에 산화막을 형성할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 게이트 패턴 양측의 반도체 기판을 식각하여 플로팅 바디 영역을 결정하는 단계, 상기 플로팅 바디 영역 사이에 산소를 주입하는 단계 및 제 1 열처리를 통해 상기 산소를 확산시켜 상기 플로팅 바디 영역의 하부에 절연층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기판의 식각 공정 및 산소 주입 공정은 동일한 마스크를 사용하여 수행되는 것을 특징으로 한다.
바람직하게는, 상기 마스크는 상기 게이트 패턴의 양측에 소스/드레인을 형성하기 위한 셀 오픈 마스크인 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판은 700~800Å의 깊이로 식각되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 반도체 기판을 식각하기 전 상기 게이트 패턴을 보호하기 위한 보호막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 반도체 기판상에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막 상에 상기 게이트 패턴을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 패턴은 적어도 하나 이상의 게이트 전극, 게이트 하드마스크 절연막 및 상기 게이트 전극과 상기 게이트 하드마스크 절연막의 측벽에 형성된 스페이서를 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 플로팅 바디 영역 사이에 도전 물질을 증착하는 단계 및 상기 도전 물질이 상기 절연층에 맞닿도록 제 2 열처리를 수행하는 단계를 더 포함한다.
바람직하게는, 상기 제 2 열처리를 통해 랜딩 플러그, 소스/드레인이 결정되는 것을 특징으로 한다.
본 발명은 SOI기판이 아닌 일반적인 반도체 기판에 별도의 마스크 공정의 수행 없이 매몰된 절연막을 형성함으로써 플로팅 바디 트랜지스터를 포함한 반도체 장치를 제조할 수 있어 생산 원가의 절감과 생산성 향상을 가져올 수 있는 장점이 있다.
아울러, 본 발명은 일반적인 반도체 기판에 매몰 절연막을 형성하는 데 이용되는 리세스된 소스/드레인의 구조로 인해 이웃한 플로팅 바디 트랜지스터와의 전기적 격리를 위한 열처리를 오랜 시간 수행하지 않아도 되기 때문에 플로팅 바디 내에서 유효 채널 길이가 확보되어 단 채널 효과(short channel effect)를 방지할 수 있다.
본 발명은 SOI기판이 아닌 절연층 없이 실리콘층으로 구성된 일반적인 반도체 기판을 사용하여 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공한다. 특히, 본 발명은 플로팅 바디 트랜지스터의 하부에 매몰된 절연막을 형성하기 위한 별도의 마스크 공정을 수행하지 않는 것이 특징이다. 이하에서는, 도면을 참조하여 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터를 포함한 반도체 장치의 제조 방법에 대해 구체적으로 설명한다.
도 1a~ 도 1h는 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 산화막(20)을 증착하고, 게이트 산화막(20) 상에 게이트 패턴을 형성한다. 여기서, 게이트 패턴은 게이트 하부 전극(30), 게이트 상부 전극(40) 및 게이트 하드마스크 절연막(50)을 포함한다. 특히, 게이트 하부 전극(30)은 폴리 실리콘으로 구성하며, 게이트 상부 전극(40)은 금속으로 구성한다. 도시된 바와 같이, 본 발명의 일 실시예에서는 게이트 패턴에 두 개 이상의 게이트 전극이 포함된 경우를 설명하고 있으나, 다른 실시예에서는 하나의 게이트 전극으로 구성될 수도 있다.
여기서, 반도체 기판(10)은 두 개의 실리콘층 사이에 절연층이 매립된 구조를 가지는 SOI기판과는 달리 실리콘층으로만 구성된 것이 특징이다. 이러한 반도체 기판(10)은 일반적인 반도체 장치를 제조하는 경우에 통상적으로 사용되는 것으로, 원통형 기둥의 실리콘 벌크(bulk)를 일정한 두께로 잘라내어 웨이퍼와 같은 얇은 원판모양으로 만든 것이다.
도 1b를 참조하면, 게이트 하부 전극(30), 게이트 상부 전극(40) 및 게이트 하드마스크 절연막(50)의 측벽에 스페이서(60)를 형성한다. 여기서, 게이트 패턴을 구성하는 스페이서(60)는 질화막으로 구성할 수 있으며, 경우에 따라서는 산화막으로 형성하는 것도 가능하다.
도 1c에 도시된 바와 같이, 게이트 패턴을 보호하기 위한 보호막(70)을 형성한다. 보호막(70)은 게이트 패턴의 양측에 노출된 반도체 기판을 식각할 때 게이트 패턴이 손상되는 것을 방지하기 위한 것으로, 게이트 패턴의 상부에 모자(cap) 모양으로 형성하며 보호막(70)의 두께는 추후 반도체 기판(10)이 식각되는 깊이를 고려하여 형성한다.
도 1d를 참조하면, 소스/드레인을 형성하기 위한 셀 오픈 마스크를 사용하여 이웃한 게이트 패턴의 사이에 노출된 게이트 산화막(20)과 반도체 기판(10)을 식각한다. 게이트 산화막(20) 및 반도체 기판(10)과 게이트 하드마스크 절연막(50)의 식각 선택비의 차이를 이용하여 700~800Å의 깊이만큼 식각하여 하부 반도체 기판(10b) 상의 플로팅 바디 영역(10a)을 결정하고, 플로팅 바디 영역(10a) 사이에 트렌치(10c)를 형성한다. 게이트 패턴을 보호하기 위해 형성한 보호막(70)은 반도체 기판(10)을 식각하는 과정에서 함께 식각된다.
도 1e를 참조하면, 반도체 기판(10)을 식각하기 위한 셀 오픈 마스크를 그대로 사용하여 플로팅 바디 영역(10a) 사이에 형성된 트렌치(10c)의 하부에 산소를 주입한다. 이온주입과 동등한 방식으로 경사각(tilt)없이 산소가 수직으로 주입하여 산소가 플로팅 바디 영역(10a)에 주입되지 않도록 하고 하부 반도체 기판(10b) 내에 산소가 주입된 절연 영역(80)을 형성한다. 이렇듯, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 산소를 주입하기 위해 별도의 마스크를 사용하는 것이 아니라 게이트 패턴의 양측의 소스/드레인을 형성하기 위한 식각 공정에서 사용되는 셀 오픈 마스크를 사용하여 산소를 주입함으로써 별도의 마스크 공정이 필요하지 않다.
도 1f를 참조하면, 플로팅 바디 영역(10a) 사이에 노출된 하부 반도체 기판(10b)에 주입된 절연 영역(80) 내 산소를 열처리를 통해 확산시켜 하부 반도체 기판(10b)을 산화시킨다. 게이트 패턴과 플로팅 바디 영역(10a)의 폭은 약 60nm 이하의 미세한 패턴이기 때문에, 열처리를 통해 산소가 횡방향으로 확산하면 플로팅 바디 영역(10a)의 아래 하부 반도체 기판(10b)에 절연층(80a)이 형성된다. 이렇게 형성된 절연층(80a)은 SOI기판에 매몰된 절연막과 동등한 역할을 하며, 플로팅 바디 영역(10a)의 하단에 형성된 절연층(80a)을 통해 게이트 패턴의 하부에 플로팅 바디(floating body)가 결정된다. 이때, 산소는 횡방향 뿐만 아니라 종방향으로도 확산되지만 하부 반도체 기판(10b)은 실질적으로 반도체 장치에서 사용되지 않는 영역이므로, 절연층(80a)이 종방향으로 두껍게 형성되더라도 반도체 장치의 동작에 아무런 영향을 미치지 않는다.
이후, 도 1g에 도시된 바와 같이, 플로팅 바디 영역(10a)의 사이에 트렌치(10c)를 포함한 하부 반도체 기판(10b)의 상부에 도전 물질(90)을 증착한다.
도 1g를 참조하면, 도전 물질(90)이 플로팅 바디 영역(10a)의 하단에 형성된 절연층(80a)과 맞닿도록 열처리를 수행한다. 열처리를 통해 도전 물질(90)이 종방향으로 확산되어 절연층(80a)과 맞닿으면서 이웃한 플로팅 바디 영역(10a)이 전기적으로 완전히 격리된다. 아울러, 도전 물질(90)은 횡방향으로도 확산하여 플로팅 바디 트랜지스터의 소스/드레인과 소스/드레인과 연결된 랜딩 플러그가 결정된다.
절연층(80a)은 플로팅 바디 영역(10a)의 사이에 하부 반도체 기판(10b)의 상부에 산소를 주입한 후 열처리를 통해 형성된 것이기 때문에, 트렌치(10c)에 형성된 도전 물질(90)과 절연층(80a)의 간격이 크기 않다. 따라서, 도전 물질(90)를 증착한 후 수행하는 열처리를 오랜 시간 수행해야하는 부담이 없다. 열처리 시간이 짧을수록 도전 물질(90)의 횡방향 확산도 줄어들기 때문에 게이트 패턴 하부에 형성되는 유효 채널 길이(effect channel length)가 줄어드는 것을 막을 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 플로팅 바디를 포함하는 반도체 장치의 제조 방법은 게이트 패턴 양측의 반도체 기판(10)을 식각하여 플로팅 바디 영역(10a)을 결정하고, 플로팅 바디 영역(10a) 사이에 산소를 주입한 후 열처리를 수행하여 절연층(80a)을 형성한다. 이를 통해, 두 개의 실리콘층 사이에 매몰된 절연막을 포함하는 SOI기판을 사용하지 않고 실리콘층으로 이루어진 일반적인 반도체 기판을 사용하여 플로팅 바디 트랜지스터를 포함하는 반도체 장치를 구현할 수 있다. 특히, 본 발명에서는 절연층(80a)을 형성하기 위한 별도의 마스크를 제작할 필요가 없어 제작 시간과 비용이 단축된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a~ 도 1h는 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하는 단면도.

Claims (9)

  1. 게이트 패턴 양측의 반도체 기판을 식각하여 플로팅 바디 영역을 결정하는 단계;
    상기 플로팅 바디 영역 사이에 산소를 주입하는 단계; 및
    제 1 열처리를 통해 상기 산소를 확산시켜 상기 플로팅 바디 영역의 하부에 절연층을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 식각 공정 및 산소 주입 공정은 동일한 마스크를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 마스크는 상기 게이트 패턴의 양측에 소스/드레인을 형성하기 위한 셀 오픈 마스크인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판은 700~800Å의 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 기판을 식각하기 전 상기 게이트 패턴을 보호하기 위한 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 기판상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 상기 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 패턴은 적어도 하나 이상의 게이트 전극, 게이트 하드마스크 절연막 및 상기 게이트 전극과 상기 게이트 하드마스크 절연막의 측벽에 형성된 스페이서를 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 플로팅 바디 영역 사이에 도전 물질을 증착하는 단계; 및
    상기 도전 물질이 상기 절연층에 맞닿도록 제 2 열처리를 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제 2 열처리를 통해 랜딩 플러그, 소스/드레인이 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020080088824A 2008-09-09 2008-09-09 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법 KR101024821B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080088824A KR101024821B1 (ko) 2008-09-09 2008-09-09 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080088824A KR101024821B1 (ko) 2008-09-09 2008-09-09 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100030055A true KR20100030055A (ko) 2010-03-18
KR101024821B1 KR101024821B1 (ko) 2011-03-31

Family

ID=42180091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080088824A KR101024821B1 (ko) 2008-09-09 2008-09-09 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR101024821B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120183B1 (ko) * 2010-03-09 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197656B1 (en) 1998-03-24 2001-03-06 International Business Machines Corporation Method of forming planar isolation and substrate contacts in SIMOX-SOI.
KR20000027784A (ko) * 1998-10-29 2000-05-15 김영환 반도체소자의 소자분리막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120183B1 (ko) * 2010-03-09 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR101024821B1 (ko) 2011-03-31

Similar Documents

Publication Publication Date Title
US9496383B2 (en) Semiconductor device and method of forming the same
US7084028B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US9048293B2 (en) Semiconductor device and method for manufacturing the same
KR19980086702A (ko) Dram 셀 장치 및 그의 제조 방법
KR101095825B1 (ko) 반도체 소자 및 그 제조 방법
US8697502B2 (en) Method for forming semiconductor device
KR100979362B1 (ko) 반도체 소자 및 그 제조 방법
US10608086B2 (en) Semiconductor structure with diffusion barrier region and manufacturing method thereof
US20110263089A1 (en) Method for fabricating semiconductor device
KR20070047572A (ko) 반도체 장치 및 그 형성 방법
US7332390B2 (en) Semiconductor memory device and fabrication thereof
KR101024806B1 (ko) 반도체 소자의 제조 방법
CN113437069B (zh) 动态随机存取存储器及其形成方法
KR101024821B1 (ko) 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법
KR20100007479A (ko) 반도체 소자의 제조 방법
US20190088488A1 (en) Method for manufacturing semiconductor device
KR100960475B1 (ko) 반도체 소자 및 그 제조 방법
JPH077823B2 (ja) 半導体集積回路装置
KR100967017B1 (ko) 반도체 소자의 제조 방법
KR100983696B1 (ko) 고집적 반도체 장치
KR101043410B1 (ko) 반도체 기억 장치 및 그의 제조 방법
CN118076090A (zh) 半导体结构的制作方法及其结构
KR20100048120A (ko) 고집적 반도체 기억 장치
KR20070082629A (ko) 반도체 소자의 제조방법
KR20100007480A (ko) 고집적 반도체 기억 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee