KR20070026611A - 소스/드레인 페디스털을 구비하는 디램 구조물 및 이를제조하는 방법 - Google Patents

소스/드레인 페디스털을 구비하는 디램 구조물 및 이를제조하는 방법 Download PDF

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Abstract

본 발명은 수직 소스/드레인 영역(88)을 둘러싸는 게이트라인 래티스(94)를 갖는 반도체 구조물(10)을 포함한다. 어떤 측면에서, 소스/드레인 영역은 쌍으로 제공되며, 각 쌍의 소스/드레인 영역 중 하나는 디지트 라인(120, 122)으로 연장되며, 다른 하나는 디램을 형성하는 커패시터와 같은 메모리 저장 장치(145)로 연장된다. 디지트 라인으로 연장된 소스/드레인 영역은 메모리 저장 장치로 연장된 소스/드레인 영역과 동일 한 구성을 갖거나, 서로 다른 구성을 가질 수도 있다. 또한 본 발명은 반도체 구조물을 형성하는 방법을 포함한다. 예시적인 방법에서, 제1 물질을 구비하는 래티스는 제2 물질의 반복된 영역을 둘러싼다. 제1 물질의 적어도 일부는 게이트라인 구조로 대체되며, 본 발명의 적어도 일부는 수직 소스/드레인 영역을 둘러싸는 게이트라인 래티스를 갖는 반도체 구조물을 포함한다. 어떤 측면에서, 소스/드레인 영역은 짝으로 제공되며, 각 짝의 소스/드레인 영역 중 하나는 디지트 라인에 연장되고, 다른 하나는 커패시터와 같은 메모리 저장 장치로 연장된다. 디지트 라인으로 연장된 소스/드레인 영역은 메모리 저장 장치로 연장된 소스/드레인 영역과 동일 한 구성을 갖거나, 서로 다른 구성을 가질 수도 있다. 또한 본 발명은 방법과, 제2 물질의 반복된 영역을 둘러싸는 제1 물질을 구비하는 래티스를 포함한다. 제1 물질의 적어도 일부는 게이트라인 구조로 대체되며, 제2 물질의 적어도 일부는 수직 소스/드레인 영역으로 대체된다.
디램, 소스, 드레인, 페디스털, 래티스

Description

소스/드레인 페디스털을 구비하는 디램 구조물 및 이를 제조하는 방법 {DRAM STRUCTURES WITH SOURCE/DRAIN PEDESTALS AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 구조물, 메모리 장치 구조, 및 반도체 구조물을 형성하는 방법에 관한 것이다.
발명의 배경
반도체 장치 애플리케이션(application)의 지속적인 목표는 장치의 집적 수준을 증가시키는 것, 즉, 지지 기판에 설치된 장치들의 밀도를 증가시키는 것이다. 밀도를 증가시키는 방법은 각 장치들의 크기를 감소시키는 것 및/또는 장치의 실장 밀도(packing density)를 증가시키는 것(즉, 인접한 장치들 사이의 공간의 크기를 줄이는 것)을 포함할 수 있다. 집적 수준을 더욱 증가시키기 위하여, 반도체 응용에 이용할 수 있는 새로운 장치 구조의 개발 및 반도체 장치 구조를 제조하는 새로운 방법의 개발이 요구된다.
비교적 일반적인 반도체 장치는 메모리 장치로서, 디램(DRAM) 셀(cell)이 전형적인 메모리 장치이다. 디램 셀은 트랜지스터와 메모리 저장 구조물을 구비하는데, 대표적인 메모리 저장 구조물로는 커패시터(capacitor)가 있다. 최근의 반도체 장치용 애플리케이션은 엄청난 수의 디램 유닛 셀들을 이용할 수 있다. 따라서 디 램 구조물에 이용이 적합한 새로운 반도체 장치 구조의 개발 및 디램 구조를 제조하는 새로운 방법을 개발하는 것이 바람직하다.
비록 본 발명이 디램 구조물 및 그 구조물을 형성하는 방법을 개선하려는 관점에서 출발하였으나, 본 발명은 이에 제한되는 것은 아니다. 오히려, 본 발명은 상세한 설명 및 도면에 대한 해석상의 또는 제한적인 참조 없이 균등론(doctrine of equivalent)에 따라 문자 그대로 기재된 첨부된 청구범위에 의해서만 제한된다.
발명의 요약
본 발명의 일측면에 따르면, 본 발명은 반도체 구조물을 형성하는 방법을 포함한다. 반도체 기판이 제공되고, 상기 기판 위로 제1, 제2 물질이 형성된다. 제1, 제2 물질은 상대적으로 서로에 대하여 선택적으로 에칭될 수 있다. 제1 물질은 래티스를 형성하고, 제2 물질은 상기 래티스의 세그먼트(segment)에 의해 서로 이격된 반복 영역(repeating region)을 형성한다. 반복 영역은 어레이를 형성한다. 어레이는 제1 축선을 따르는 정의된 제1 피치와 상기 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 정의된 제2 피치를 구비한다. 상기 제2 피치는 상기 제1 피치보다 약 2배 크다. 상기 래티스의 제1 물질의 적어도 일부는 게이트라인의 하나 이상의 도전성 물질로 대체되고, 상기 제2 물질의 적어도 일부는 도핑된 반도체 물질로 대체되어 수직으로 연장된 소스/드레인 영역을 형성한다.
본 발명의 일측면에 따르면, 본 발명은 반도체 구조물을 포함한다. 그 구조물은 반도체 기판과, 기판 위의 게이트라인 래티스를 포함한다. 래티스는 상기 래티스의 세그먼트에 의해 서로 이격된 비게이트라인 영역(non-gateline region)의 어레이를 정한다. 어레이는 제1 축선을 따르는 정의된 제1 피치와, 상기 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 정의된 제2 피치를 구비한다. 상기 제2 피치는 상기 제1 피치보다 약 2배 크다. 비게이트라인 영역은 수직으로 연장된 소스/드레인 영역을 구비한다.
본 발명의 일측면에 따르면, 본 발명은 메모리 장치 구조를 포함한다. 그 구조는 반도체 기판과, 상기 기판 위의 게이트라인을 포함한다. 그 구조는 상기 게이트라인에 의해 적어도 부분적으로 둘러싸이고 상기 기판 위에 수직으로 연장된 한 쌍의 소스/드레인 영역을 포함한다. 두 소스/드레인 영역 중 하나는 제1 소스/드레인 영역이며, 본질적으로 도전성으로 도핑된 에피택셜(epitaxial) 실리콘으로 이루어지며, 다른 소스/드레인 영역은 본질적으로 도전성으로 도핑된 비에피택셜 실리콘으로 이루어진 제2 소스/드레인 영역이다. 두 소스/드레인 영역은 게이트라인을 통해 게이트방식으로(gatedly) 서로 연결되어 있다. 메모리 저장 장치는 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역에 전기적으로 연결된다. 디지트 라인(digit line)은 상기 제1 및 제2 소스/드레인 영역 중 메모리 장치에 전기적으로 연결되지 않은 나머지 모두에 전기적으로 연결된다.
본 발명의 바람직한 실시예들이 다음의 첨부된 도면을 참조하여 아래와 같이 설명된다.
도1 내지 도3은 예비 처리단계에서 반도체 구조의 일부분을 개략적으로 도시 한 평면도 및 측 단면도이다. 도2와 도3은 각각 도1의 2-2선과 3-3선을 따라 절단한 것이다. 도3은 도2의 3-3선을 따라 절단한 것이고 도2는 도3의 2-2선을 따라 절단한 것이다.
도4 내지 도6은 각각 도1 내지 도3에 도시된 부분의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도1 내지 도3의 단계의 다음의 처리단계를 보여준다. 도5와 도6은 각각 도4의 5-5선과 6-6선을 따라 절단한 것이다. 도6은 도5의 6-6선을 따라 절단한 것이고 도5는 도6의 5-5선을 따라 절단한 것이다.
도7 내지 도9는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도4 내지 도6의 단계의 다음의 처리단계를 보여준다. 도8과 도9는 각각 도7의 8-8선과 9-9선을 따라 절단한 것이다. 도9는 도8의 9-9선을 따라 절단한 것이고 도8은 도9의 8-8선을 따라 절단한 것이다.
도10 내지 도12는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도7 내지 도9의 단계의 다음의 처리단계를 보여준다. 도11과 도12는 각각 도10의 11-11선과 12-12선을 따라 절단한 것이다. 도12는 도11의 12-12선을 따라 절단한 것이고 도11은 도12의 11-11선을 따라 절단한 것이다.
도13 내지 도15는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도10 내지 도12의 단계의 다음의 처리단계를 보여준다. 도14와 도15는 각각 도13의 14-14선과 15-15선을 따라 절단한 것이다. 도15는 도14의 15-15선을 따라 절단한 것이고 도14는 도15의 14-14선을 따라 절단한 것이다.
도16 내지 도18은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도13 내지 도15의 단계의 다음의 처리단계를 보여준다. 도17과 도18은 각각 도16의 17-17선과 18-18선을 따라 절단한 것이다. 도18은 도17의 18-18선을 따라 절단한 것이고 도17은 도18의 17-17선을 따라 절단한 것이다.
도19 내지 도21은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도16 내지 도18의 단계의 다음의 처리단계를 보여준다. 도20과 도21은 각각 도19의 20-20선과 21-21선을 따라 절단한 것이다. 도21은 도20의 21-21선을 따라 절단한 것이고 도20은 도21의 20-20선을 따라 절단한 것이다.
도22 내지 도24는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도19 내지 도21의 단계의 다음의 처리단계를 보여준다. 도23과 도24는 각각 도22의 23-23선과 24-24선을 따라 절단한 것이다. 도24는 도23의 24-24선을 따라 절단한 것이고 도23은 도24의 23-23선을 따라 절단한 것이다.
도25 내지 도27은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도21 내지 도23의 단계의 다음의 처리단계를 보여준다. 도26과 도27은 각각 도25의 26-26선과 27-27선을 따라 절단한 것이다. 도27은 도26의 27-27선을 따라 절단한 것이고 도26은 도27의 26-2선을 따라 절단한 것이다.
도28 내지 도30은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도24 내지 도26의 단계의 다음의 처리단계를 보여준다. 도29와 도30은 각각 도28의 29-29선과 30-30선을 따라 절단한 것이다. 도30은 도29의 30-30선을 따라 절단한 것이고 도29는 도30의 29-29선을 따라 절단한 것이다.
도31 내지 도33은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도27 내지 도29의 단계의 다음의 처리단계를 보여준다. 도32와 도33은 각각 도31의 32-32선과 33-33선을 따라 절단한 것이다. 도33은 도32의 33-33선을 따라 절단한 것이고 도32는 도33의 32-32선을 따라 절단한 것이다.
도34는 도32의 구조를 개략적으로 도시한 측 단면도로서, 하나의 구조물로 통합된 동일한 구성을 전형적으로 갖는 구조물들을 보여줌으로써, 도면을 단순화시킨 것이다. 도34의 개략적인 표현은 이후의 도면에서도 사용된다.
도35 내지 도37은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도31 내지 도33의 단계의 다음의 처리단계를 보여준다. 도36과 도37은 각각 도35의 36-36선과 37-37선을 따라 절단한 것이다. 도37은 도36의 37-37선을 따라 절단한 것이고 도36은 도37의 36-36선을 따라 절단한 것이다.
도38 내지 도40은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도35 내지 도37의 단계의 다음의 처리단계를 보여준다. 도39와 도40은 각각 도38의 39-39선과 40-40선을 따라 절단한 것이다. 도40은 도39의 40-40선을 따라 절단한 것이고 도39는 도40의 39-39선을 따라 절단한 것이다.
도41 내지 도43은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도38 내지 도40의 단계의 다음의 처리단계를 보여준다. 도42와 도43은 각각 도41의 42-42선과 43-43선을 따라 절단한 것이다. 도43은 도42의 43-43선을 따라 절단한 것이고 도42는 도43의 42-42선을 따라 절단한 것이다.
도44는 동일한 구성을 전형적으로 갖는 구조가 드러나도록 도시된 도43의 구조를 개략적으로 도시한 도면으로서, 각각을 통합한 것이다. 도44의 개략적인 표현은 도44 다음의 도면에서도 사용된다.
도45 내지 도47은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도41 내지 도43의 단계의 다음의 처리단계를 보여준다. 도46과 도47은 각각 도45의 46-46선과 47-47선을 따라 절단한 것이다. 도47은 도46의 47-47선을 따라 절단한 것이고 도46은 도47의 46-46선을 따라 절단한 것이다.
도48 내지 도50은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도45 내지 도47의 단계의 다음의 처리단계를 보여준다. 도49와 도50은 각각 도48의 49-49선과 50-50선을 따라 절단한 것이다. 도 50은 도49의 50-50선을 따라 절단한 것이고 도49는 도50의 49-49선을 따라 절단한 것이다.
도51 내지 도53은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도48 내지 도50의 단계의 다음의 처리단계를 보여준다. 도52와 도53은 각각 도51의 52-52선과 53-53선을 따라 절단한 것이다. 도53은 도52의 53-53선을 따라 절단한 것이고 도52는 도53의 52-52선을 따라 절단한 것이다.
도54 내지 도56은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도51 내지 도53의 단계의 다음의 처리단계를 보여준다. 도55와 도56은 각각 도54의 55-55선과 56-56선을 따라 절단한 것이다. 도56은 도55의 56-56선을 따라 절단한 것이고 도55는 도56의 55-55선을 따라 절단한 것이다.
도57 내지 도59는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도54 내지 도56의 단계의 다음의 처리단계를 보여준다. 도58과 도59는 각각 도57의 58-58선과 59-59선을 따라 절단한 것이다. 도59는 도58의 59-59선을 따라 절단한 것이고 도58은 도59의 58-58선을 따라 절단한 것이다.
도60 내지 도62는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도57 내지 도59의 단계의 다음의 처리단계를 보여준다. 도61과 도62는 각각 도60의 61-61선과 62-62선을 따라 절단한 것이다. 도 62는 도61의 62-62선을 따라 절단한 것이고 도61은 도62의 61-61선을 따라 절단한 것이다.
도63 내지 도65는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도60 내지 도62의 단계의 다음의 처리단계를 보여준다. 도64와 도65는 각각 도63의 64-64선과 65-65선을 따라 절단한 것이다. 도65는 도64의 65-65선을 따라 절단한 것이고 도64는 도65의 64-64선을 따라 절단한 것이다.
도66은 도64의 구조를 개략적으로 도시한 평면도로서, 함께 합쳐져서 일반적인 구조물들을 형성하는 동일한 구성을 전형적으로 갖는 구조물들을 보여준다. 도66의 개략적인 도시는 도66 다음의 도면에서도 사용된다.
도67 내지 도69는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도63 내지 도65의 단계의 다음의 처리단계를 보여준다. 도68과 도69는 각각 도67의 68-68선과 69-69선을 따라 절단한 것이다. 도69는 도68의 69-69선을 따라 절단한 것이고 도68은 도69의 68-68선을 따라 절단한 것이다.
도70 내지 도72는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도67 내지 도69의 단계의 다음의 처리단계를 보여준다. 도71과 도72는 각각 도70의 71-71선과 72-72선을 따라 절단한 것이다. 도72는 도71의 72-72선을 따라 절단한 것이고 도71은 도72의 71-71선을 따라 절단한 것이다.
도73 내지 도75는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도70 내지 도72의 단계의 다음의 처리단계를 보여준다. 도74와 도75는 각각 도73의 74-74선과 75-75선을 따라 절단한 것이다. 도75는 도74의 75-75선을 따라 절단한 것이고 도74는 도75의 74-74선을 따라 절단한 것이다.
도76 내지 도78은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도73 내지 도75의 단계의 다음의 처리단계를 보여준다. 도77과 도78은 각각 도76의 77-77선과 78-78선을 따라 절단한 것이다. 도78은 도77의 78-78선을 따라 절단한 것이고 도77은 도78의 77-77선을 따라 절단한 것이다.
도79 내지 도81은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도76 내지 도78의 단계의 다음의 처리단계를 보여준다. 도80과 도81은 각각 도79의 80-80선과 81-81선을 따라 절단한 것이다. 도81은 도80의 81-81선을 따라 절단한 것이고 도80은 도81의 80-80선을 따라 절단한 것이다.
도82 내지 도84는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도79 내지 도81의 단계의 다음의 처리단계를 보여준다. 도83과 도84는 각각 도82의 83-83선과 84-84선을 따라 절단한 것이다. 도84는 도83의 84-84선을 따라 절단한 것이고 도83은 도84의 83-83선을 따라 절단한 것이다.
도85 내지 도87은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도82 내지 도84의 단계의 다음의 처리단계를 보여준다. 도86과 도87은 각각 도85의 86-86선과 87-87선을 따라 절단한 것이다. 도87은 도86의 87-87선을 따라 절단한 것이고 도86은 도87의 86-86선을 따라 절단한 것이다.
도88 내지 도90은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도85 내지 도87의 단계의 다음의 처리단계를 보여준다. 도89와 도90은 각각 도88의 89-89선과 90-90선을 따라 절단한 것이다. 도90은 도89의 90-90선을 따라 절단한 것이고 도89는 도90의 89-89선을 따라 절단한 것이다.
도91 내지 도93은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도88 내지 도90의 단계의 다음의 처리단계를 보여준다. 도92와 도93은 각각 도91의 92-92선과 93-93선을 따라 절단한 것이다. 도93은 도92의 93-93선을 따라 절단한 것이고 도92는 도93의 92-92선을 따라 절단한 것이다.
도94 내지 도96은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도91 내지 도93의 단계의 다음의 처리단계를 보여준다. 도95와 도96은 각각 도94의 95-95선과 96-96선을 따라 절단한 것이다. 도96은 도95의 96-96선을 따라 절단한 것이고 도95는 도96의 95-95선을 따라 절단한 것이다.
도97 내지 도99는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도94 내지 도96의 단계의 다음의 처리단계를 보여준다. 도98과 도99는 각각 도97의 98-98선과 99-99선을 따라 절단한 것이다. 도99는 도98의 99-99선을 따라 절단한 것이고 도98은 도99의 98-98선을 따라 절단한 것이다.
도100 내지 도102는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도97 내지 도99의 단계의 다음의 처리단계를 보여준다. 도101과 도102는 각각 도100의 101-101선과 102-102선을 따라 절단한 것이다. 도102는 도101의 102-102선을 따라 절단한 것이고 도101은 도102의 101-101선을 따라 절단한 것이다.
도103 내지 도105는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도100 내지 도102의 단계의 다음의 처리단계를 보여준다. 도104와 도105는 각각 도103의 104-104선과 105-105선을 따라 절단한 것이다. 도105는 도104의 105-105선을 따라 절단한 것이고 도104는 도105의 104-104선을 따라 절단한 것이다.
도106 내지 도108은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도103 내지 도105의 단계의 다음의 처리단계를 보여준다. 도107과 도108은 각각 도106의 107-107선과 108-108선을 따라 절단한 것이다. 도108은 도107의 108-108선을 따라 절단한 것이고 도107은 도108의 107-107선을 따라 절단한 것이다.
도109 내지 도111은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도106 내지 도108의 단계의 다음의 처리단계를 보여준다. 도110과 도111은 각각 도109의 110-110선과 111-111선을 따라 절단한 것이다. 도111은 도110의 111-111선을 따라 절단한 것이고 도110은 도111의 110-110선을 따라 절단한 것이다.
도112 내지 도114는 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도109 내지 도111의 단계의 다음의 처리단계를 보여준다. 도113과 도114는 각각 도112의 113-113선과 114-114선을 따라 절단한 것이다. 도114는 도113의 114-114선을 따라 절단한 것이고 도113은 도114의 113-113선을 따라 절단한 것이다.
도115 내지 도117은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도112 내지 도114의 단계의 다음의 처리단계를 보여준다. 도116과 도117은 각각 도115의 116-116과 117-117선을 따라 절단한 것이다. 도117은 도116의 117-117선을 따라 절단한 것이고 도116은 도117의 116-116선을 따라 절단한 것이다.
도118 내지 도120은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도115 내지 도117의 단계의 다음의 처리단계를 보여준다. 도119와 도120은 각각 도118의 119-119와 120-120선을 따라 절단한 것이다. 도120은 도119의 120-120선을 따라 절단한 것이고 도119는 도120의 119-119선을 따라 절단한 것이다.
도121 내지 도123은 각각 도1 내지 도3에 도시된 구조의 일부분을 개략적으로 도시한 평면도 및 측 단면도로서, 도118 내지 도120의 단계의 다음의 처리단계를 보여준다. 도122와 도123은 각각 도121의 122-122와 123-123선을 따라 절단한 것이다. 도123은 도122의 123-123선을 따라 절단한 것이고 도122는 도123의 122-122선을 따라 절단한 것이다.
도124는 개략적으로 도시된 단면도로서, 본 발명의 일측면에 따라 형성될 수 있는 메모리 장치 구조의 일실시예이다.
도125는 개략적으로 도시된 단면도로서, 본 발명의 예시적인 측면에 따라 형성될 수 있는 메모리 장치 구조의 다른 실시예이다.
도126은 개략적으로 도시된 단면도로서, 본 발명의 예시적인 측면에 따라 형성될 수 있는 메모리 장치 구조의 또 다른 실시예이다.
도127은 본 발명의 예시적인 적용예를 나타내는 컴퓨터를 개략적으로 도시한 도면이다.
도128은 도127의 컴퓨터의 마더보드(motherboard)의 특별한 특징을 보여주는 블록도이다.
도129는 본 발명의 바람직한 측면에 따른 전자 시스템의 하이레벨 블록도이다.
도130은 본 발명의 일측면에 따른 바람직한 메모리 장치의 단순화된 블록도이다.
바람직한 실시예의 상세한 설명
본 발명은 다수의 소스(source)/드레인(drain) 영역들을 둘러싸는 게이트라인 래티스(gateline lattice)를 구비하는 반도체 구조를 형성하는 방법을 포함한다. 본 발명의 어떤 측면에 따르면, 소스/드레인 영역들의 일부와 위에서 전기적으로 연결된 디지트 라인을 형성하고, 또한 소스/드레인 영역들의 일부와 위에서 전기적으로 연결되는 다수의 커패시터 구조를 형성함으로써, 이러한 구조는 디램(DRAM) 어레이에 반영될 수 있다.
본 발명의 바람직한 실시예들이 도1 내지 도123을 참조하여 설명된다. 먼저, 도1 내지 도3을 참조하면, 예비 처리단계에서의 반도체 구조(10)가 도시되어 있다. 구조(10)는 기판(12)을 구비한다. 기판(12)은 적절히 도핑된(doped) 단결정 실리콘을 포함하거나, 본질적으로 적절히 도핑된 단결정 실리콘으로 이루어지거나, 적절히 도핑된(doped) 단결정 실리콘으로 이루어질 수 있다. 청구범위의 해석을 위하여, "반도전성 기판(semiconductive substrate)"과 "반도체 기판(semiconductor substrate)"라는 용어는, 반도전성 웨이퍼(단독으로 또는 그 위의 다른 물질들을 구비하는 어셈블리 내에서 존재)와 같은 벌크(bulk) 반도전성 물질과, 반도전성 물질 층(단독으로 또는 다른 물질들을 구비하는 어셈블리 내에서 존재)을 포함하는 반도전성 물질(이에 제한되는 것은 아니다)을 포함하는 모든 구조를 의미하는 것으로 정의된다. "기판"이라는 용어는 상기 반도전성 기판(이에 제한되지는 않는다)을 포함하는 모든 지지구조를 가리킨다.
구조(10)는 기판(12) 위에 형성된 물질(14)을 더 구비한다. 특정 측면에서, 이 물질(14)은 실리콘 이산화물(silicon dioxide)을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어지며, 예를 들면, 약 3,000Å의 두께로 형성될 수 있다.
층(16)이 물질(14) 위에 마련된다. 층(16)은 실리콘(예를 들면, 다결정 실리콘(polycrystalline silicon))을 포함하거나, 본질적으로 실리콘으로 이루어지거나, 실리콘으로 이루어지며, 예를 들면, 약 1,000Å의 두께로 형성될 수 있다. (아래에 설명될) 특정 측면에서, 층(16)은 패턴되어 하드 마스크(hard mask)로서 이용될 수 있다. 따라서, 층(16)은 본 발명의 어떤 측면에서 "하드 마스크 층"으로서 여겨질 수 있다.
본 발명의 특정 측면에 따르면, 구조(10)의 구조물들(12, 14, 16)은 각각 제1 반도체 물질, 산화물 함유 물질, 및 실리콘 함유 하드 마스크로서 여겨질 수 있다. 이러한 측면에 따라, 물질(14)은 실리콘 산화물 및/또는 다른 적절한 산화물을 포함할 수 있으며, 물질(16)은 다결정 실리콘 및/또는 다른 적절한 형태의 실리콘을 포함할 수 있음을 이해할 수 있을 것이다. 추가적으로, (아래에서 설명될) 다른 반도체 물질들이 결국 구조(10) 위에 형성될 것이며, 그에 따라 물질(12)은 위에 형성되는 이후의 반도체 물질들과 구별하기 위해 제1 반도체 물질로 여겨질 수 있음을 이해할 수 있을 것이다.
다음, 도4 내지 도6을 참조하면, 패턴된 마스크 물질(18)이 층(16) 위에 형성된다. 마스크 물질(18)은 예를 들어, 포토레지스트를 포함하거나, 본질적으로 포토레지스트로 이루어지거나, 포토레지스트로 이루어질 수 있으며, 포토리소그래피 기술로 패턴되어 도시된 바와 같이 구성될 수 있다. 패턴된 물질(18)은 다수의 이격된 라인들(20)로 형성되며, 이 라인들은 서로 갭들(gaps)(22)에 의해 분리되어 있다. 하나의 갭(22)과 하나의 라인(18)이 합쳐진 거리로 정의된 라인과 갭의 피치(19)가 마련된다. 라인들(20)은 정의된 수평방향을 따라 연장되는 것으로 간주될 수 있다.
다음, 도7 내지 도9를 참조하면, 패턴된 마스크 물질(18)의 패턴은 하드 마스크 물질 층(16)으로 전달된다. 특히, 갭들(22)은 하드 마스크 층을 통해 전달되어 물질(14) 위에 남아 있는 하드 마스크 층(16)의 이격된 라인들(26)을 남겨놓는다. 다음, 마스크 물질(18)(도4 내지 도6)은 제거된다. 라인들(26)은 라인들(도4 내지 도6의 20)과 동일하게 정의된 수평방향을 따라 연장되는 것으로 간주될 수 있다.
다음, 도10 내지 도12를 참조하면, 얇은 층의 물질(28)이 라인들(26)의 위와 갭들(22) 내부에 형성되어 갭을 좁힌다. 물질(28)은 예를 들어 질화물 함유 물질을 포함하거나, 본질적으로 질화물 함유 물질로 이루어지거나, 질화물 함유 물질로 이루어질 수 있으며, 질화물 함유 물질로는 예를 들어 실리콘 질화물(silicon nitride)일 수 있다. 물질(28)의 두께는 예를 들어 약 160Å일 수 있다. 도10에서는 라인들(26)이 파선으로 도시되어 물질(28)의 아래에 형성됨을 보여준다.
다음, 도13 내지 도15를 참조하면, 물질(28)은 이방성 에치(etch)에 의해 패턴되어 스페이서(30)를 형성한다. 스페이서(30)의 형성 후에, 좁아진 갭들(22)은 물질(14)의 상부표면으로 연장된다.
다음, 도16 내지 도18을 참조하면, 좁아진 갭들(22)은 물질(14)을 통해 연장된다. 도16 내지 도18의 처리단계에서 갭들(22)은 기판(12)의 상부표면으로 연장된 개구들(openings)에 대응한다. 갭들은 패턴된 마스크(도4 내지 도6의 18)의 라인들(도4 내지 도6의 20)의 수평으로 정의된 방향을 따라 길이방향으로 연장된 트렌치(trench) 모양을 갖는다.
다음, 도19 내지 도21을 참조하면, 스페이서들(32)이 개구들(22) 내에 형성되어 개구들을 좁힌다. 스페이서(32)는 예를 들어, 질화물 함유 물질을 포함하거나, 본질적으로 질화물 함유 물질로 이루어지거나, 질화물 함유 물질로 이루어질 수 있으며, 질화물 함유 물질로는 예를 들어 실리콘 질화물일 수 있다. 스페이서(32)는 라인(26) 위와 개구(22) 내부에 질화물 함유 물질의 얇은 층(예를 들면, 약 80Å의 두께를 갖는 실리콘 질화물 층)을 제공한 후에, 층을 도시된 스페이서(32)로 변환시키는 이방성 에치를 이용함으로서 형성될 수 있다.
스페이서(32)와 스페이스(28)는 함께 스페이서 구조(34)를 형성한다. 어떤 측면에서, 스페이서(32)와 스페이서(28)는 서로 동일한 구성이며, 그에 따라 함께 합쳐져서 스페이서 구조(34)를 형성할 것이다. 스페이서 구조(34)는 개구(22)를 좁히며, 도19에 도시된 것처럼, 개구(22)에 대응하는 트렌치의 내부 측면 주위를 따르는 수평방향에서 길이방향으로 연장된 스트립(strips)을 형성한다.
다음, 도22 내지 도24를 참조하면, 개구(22)는 적절한 에치에 의해 기판(12) 안으로 연장된다. 만일, 기판(12)이 벌크(bulk) 실리콘을 포함하면, 에치는 건식 에치일 수 있다. 이러한 에치는 개구(22)를 기판(12) 안으로 약 2,000Å연장시킬 수 있다.
마스크 층(도19 내지 21의 16)은 도22 내지 도24의 처리단계에서 제거된다. 이러한 제거는 기판(12) 안으로 개구(22)가 연장되는 동안에, 그 전에, 또는 그 후에 이루어질 수 있다. 전형적으로, 기판(12) 안으로 개구(22)를 연장하기 위해 사용되는 이 에치는 물질 층(16)에 대해 비선택적이며, 그에 따라 층(16)은 기판(12) 안으로 개구가 연장되는 동안 제거될 것이다.
하드 마스크 물질(16)이 제거됨에 따라 물질(14)의 위와 스페이서들(34) 사이에 갭들(36)이 형성된다. 따라서, 스페이서들(34)은 개구(22)의 양 측면에 한 쌍의 라인을 형성하는 것으로 생각될 수 있거나, 갭(36)의 양 측면에 한 쌍의 라인을 형성하는 것으로도 생각될 수 있다. 예를 들면, 도23은 도면부호 33, 35, 37로 표시된 세 개의 스페이서들(34)을 보여준다. 스페이서(33)와 스페이서(35)는 두 스페이서 사이에 연장된 갭(22)의 마주보는 측면에 한 쌍의 라인을 형성하는 것으로 생각될 수 있다. 또는, 스페이서(35)와 스페이서(37)는 두 스페이서 사이에 연장된 갭(36)의 마주보는 측면에 한 쌍의 라인을 형성하는 것으로 생각될 수 있다.
기판(14) 안으로 개구(22)가 연장된 후에, 개구는 반도체 기판(12) 내에서 연장된 제1 부분(38)과, 제1 부분 위의 제2 부분(40)을 구비하는 것으로 생각될 수 있다.
다음, 도25 내지 도27을 참조하면, 유전 물질(dielectric material)(42)이 개구(22)의 제1 부분(38)에 제공되어 제1 부분을 채우며, 이때 개구의 제2 부분(40)은 채워지지 않은 상태로 남겨진다. 유전 물질(42)은 예를 들면, 실리콘 이 산화물(silicon dioxide)을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어질 수 있다. 만일, 기판(12)이 단결정 실리콘을 구비한다면, 유전 물질(42)은 기판(12)을 산화시킴으로써 형성될 수 있다. 적합한 예로서의 산화조건은 약 100Å의 두께를 갖는 산화물(42)을 형성하는 것으로서, 산화물(42)이 개구(22)의 아래 부분을 채우기에 충분할 수 있는 것이다.
다음, 도28 내지 도30을 참조하면, 물질(44)이 갭(22)과 갭(36) 내부에 제공된다. 물질은 갭(22)을 채우며 갭(36)을 좁힌다. 물질(44)은 예를 들어, 질화물 함유 물질을 포함하거나, 본질적으로 질화물 함유 물질로 이루어지거나, 질화물 함유 물질로 이루어질 수 있는데, 질화물 함유 물질의 예로는 실리콘 질화물이 있다. 물질(44)은 예를 들면, 약 160Å의 두께로 형성될 수 있다.
구조물(34)은 도28에서 파선으로 도시되며, 물질(44)의 아래에 형성된다는 것을 보여준다.
다음, 도31 내지 도33을 참조하면, 물질(44)은 적절한 에치에 의해 이격된 기둥(pillar)(46)들을 형성한다. 기둥(46)은 물질(14) 위에서 연장된다. 갭들(48)이 이격된 기둥들 사이에 형성되어 기둥들 각각이 분리된다. 갭(48)은 산화물 물질(14)의 위에 형성되며, 각각의 갭은 산화물 물질(14)의 수평으로 연장된 선을 따라서 수평 직선으로 연장된다. 갭(48)은 전에 기술된 갭(22)과 구별하기 위하여 제2 갭으로 인용된다.
다음, 도34를 참조하면, 도32의 처리단계에서의 구조(10)가 도시되어 있지만, 서로 전형적으로 유사한 구성을 하나의 구성요소로 통합한 구성요소들을 보여 준다. 특히, 세 물질들(28, 32, 44)은 전형적으로 서로 본질적으로 동일한 구성요소(예를 들면, 실리콘 질화물)로 이루어지며, 그에 따라 기둥(46)은 동일하게 하나의 물질을 포함한다. 도34는 동일한 균질의 물질을 구비하는 기둥(46)을 보여주며, 이러한 물질은 도면부호 47로서 표시된다. 도34의 표현은 이후의 도면들에서 도면을 단순화시키기 위해서 사용될 것이지만, 도34에 표현된 측면은 본 발명의 한 예로서만 이해되어야 할 것이며, 본 발명은 세 물질들(28, 32, 44)이 모두 동일한 구성요소가 아닌 서로 다른 경우도 포함한다.
다음, 도35 내지 도37을 참조하면, 갭들(48)이 적절한 에치에 의해 물질(14)을 통해 연장된다. 예시적 측면으로서, 물질(14)은 본질적으로 실리콘 이산화물로 이루어질 수 있으며, 물질(47)은 본질적으로 실리콘 질화물로 이루어질 수 있고, 에치는 실리콘 질화물에 대한 실리콘 이산화물의 선택적 건식 에치일 수 있다. 본 발명의 어떤 측면에 의하면, 여기에서 설명된 처리는 디램 어레이를 형성하도록 사용된다. 이러한 측면에서, 에치에 의해 개구(48)가 기판(12)까지 연장되는 동안, 포토레지스트 또는 다른 적절한 보호 물질로 어레이 주변 영역을 보호하는 것이 바람직하다.
다음, 도38 내지 도40을 참조하면, 구조(10)는 평탄화(예를 들면, 화학적-기계적 연마)를 통해 구조의 상부 표면이 평탄화된다. 이러한 평탄화는 물질(47)을 물질(14) 위로부터 제거하여, 결과적으로 평탄화된 상부 표면(51)을 갖는 기둥들(50)을 형성한다. 각 기둥은 한 쌍의 물질(14)의 선의 사이에 끼워진 물질(47)의 단일 선을 구비한다. 이 라인들은 도38에 도시된 바와 같이 수평방향으로 연장된 다. 기둥들(50)은 갭들(48)에 의해 서로 분리된다.
비록 상부 표면(51)이 물질(14)의 원래 높이와 대체로 동일한 높이로 위치하는 것으로 보이지만, 본 발명의 어떤 측면에서 평탄화를 통해 물질(14)의 일부가 제거되어 표면(51)이 물질(14)의 원래 표면 아래에 위치하는 것으로 이해되어야 할 것이다. 본 발명의 어떤 측면에 의하면, 화학적-기계적 연마 후에 남아있는 기둥(50)의 높이는 약 5500Å이다.
다음, 도41 내지 도43을 참조하면, 물질(52)이 갭(48) 내부와 기둥(50) 위에 퇴적된다(또한, 기둥은 선으로 이해될 수 있으며, 그에 따라 기둥은 수평방향에서 길이방향으로 연장된다). 물질(52)은 예를 들어, 질화물 함유 물질을 포함하거나, 본질적으로 질화물 함유 물질로 이루어지거나, 질화물 함유 물질로 이루어질 수 있는데, 질화물 함유 물질의 예로는 실리콘 질화물이 있다. 본 발명의 특정 측면에서, 물질(52)은 약 200Å의 두께가 되도록 제공되며, 이는 갭(48)을 완전히 채우기에 충분하다. 두 층(14, 47)은 도41에서 파선으로 도시되어, 이 층들이 물질(52)의 아래에 위치한다는 것을 보여준다.
본 발명의 특정 측면에서, 두 물질(52, 47)은 서로 동일한 구성요소를 포함할 것이며, 그에 따라 하나의 구조로 합쳐질 것이다. 이러한 측면이 도44에 도시되어 있으며, 여기에서 단일 물질(53)은 두 물질(52, 47)의 조합을 나타낸다. 물질(53)은 예를 들어, 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 이루어지거나, 실리콘 질화물로 이루어질 수 있다. 도44의 예는 도면을 단순화시키기 위해 이후의 도면에서도 이용될 것이다. 그에 따라, 도면은 도42의 도면부호 47 및 52의 구성을 대신하여 도면부호 53의 구성을 이용할 것이다. 그러나 본 발명은 두 구성(47, 52)이 서로 다른 예도 포함하는 것으로 이해되어야 한다. 도44에는 페디스털(pedestal)(14)과 두 페디스털 사이의 갭 내부의 물질(53)에 의해 형성된 반복 패턴이 있으며, 이러한 패턴에 의해 하나의 갭과 하나의 페디스털(14)의 거리를 갖는 피치(pitch)(55)가 정해진다.
도45 내지 도47을 참조하면, 패턴된 마스크 물질(54)이 물질(53) 위에 제공된다. 마스크 물질(54)은 예를 들어 포토레지스트를 포함할 수 있으며, 그에 따라 포토리소그래피 공정에 의해 패턴될 수 있다. 패턴된 물질(54)은 다수의 수직으로 연장되어 갭들(58)에 의해 서로 이격된 라인들(56)을 구비한다.
라인들(56)과 공간들(58)은 반복 패턴을 형성하며, 이러한 패턴은 하나의 갭(58)과 하나의 선(56)의 거리를 갖는 것으로 정해진 피치(59)를 갖는다. 본 발명의 특정 예에서, 피치(59)와 피치(도5의 19)는 서로 대체로 동일하며, 피치(도44의 55)는 대체로 피치(19, 59)의 1/2 정도가 될 것이다.
다음, 도48 내지 도50을 참조하면, 갭(58)이 두 물질(53, 14)을 통해 연장된 후, 마스크 층(도45 내지 도47의 54)이 제거된다. 이는 두 물질(14, 53)로부터 수직으로 연장된 라인(60)을 형성한다. 이 라인은 개구(58)에 대응하는 수직으로 연장된 트렌치에 의해 서로 분리된 것으로 이해될 수 있다.
다음, 도51 내지 도53을 참조하면, 물질(60)이 라인들(60) 위와 갭들(58) 내에 제공된다. 물질(62)은 예를 들어, 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 이루어지거나, 실리콘 질화물로 이루어질 수 있으며, 약 375Å의 두 께로 형성될 수 있다. 물질(62)은 갭(58)을 부분적으로 채워 갭을 좁힌다. 라인들(60)은 도51에서 파선으로 도시되어 물질(62)의 아래에 위치함을 보여준다.
다음, 도54 내지 도56을 참조하면, 물질(62)은 이방성으로(anisotropically) 에치되어 스페이서들(64)을 형성한다. 스페이서(64) 형성 후에, 갭(58)은 두 스페이서 사이에서 기판(12)의 상부 표면으로 연장된다.
다음, 도57 내지 도59를 참조하면, 개구(58)는 기판(12) 안으로 연장된 후, 유전 물질(66)이 개구 내에 형성된다. 개구는 기판(12) 안으로 예를 들어 약 2000Å의 깊이로 연장될 수 있다. 유전 물질(66)은 예를 들어, 실리콘 이산화물을 포함할 수 있으며, 기판(12)이 단결정 실리콘인 경우 실리콘을 산화시킴으로서 형성될 수 있다. 개구(58)는 하부 부분(68)과 상부 부분(70)을 구비하는 것으로 볼 수 있으며, 하부 부분은 유전 물질(66)로 채워지고 상부 부분(70)은 채워지지 않는다.
다음, 도60 내지 도62를 참조하면, 물질(72)이 라인(60) 위와 갭(58) 내부에 형성된다. 물질(72)은 예를 들어, 산화물 함유 물질을 포함하거나, 본질적으로 산화물 함유 물질로 이루어지거나, 산화물 함유 물질로 이루어질 수 있으며, 산화물 함유 물질의 예로서 실리콘 이산화물이 있다. 예시적 측면에서, 물질(72)은 약 350Å의 두께로 퇴적된다. 두 물질(53, 62)은 도60에서 파선으로 도시되어 물질(72)의 아래에 위치함을 나타낸다.
다음, 도63 내지 도65를 참조하면, 구조(10)의 상부 표면은 평탄화되어 평탄화된 상부 표면(75)을 형성한다. 평탄화는 두 물질(72, 53)을 물질(14)의 상부 표면의 위로부터 제거한다. 평탄화는 물질(14)의 일부를 제거하여 평탄화된 표면(75) 은 물질(14)의 상부 표면의 초기 높이보다 아래에 위치할 수 있다. 평탄화는 예를 들어 화학적-기계적 연마를 통해 이루어질 수 있으며, 바람직한 실시예에서 상부 표면(75)을 기판(12)의 최상 표면 위에 약 5500Å의 높이에 남겨놓는다. 평탄화 이후에, 도63의 평면도에 도시된 바와 같이, 반복하는(alternating) 두 층(53, 14)은 수직 방향을 따라서 연장되며, 반복하는 세 층(12, 62, 72)은 수평방향을 따라 연장된다.
특정 측면에서, 물질(53)은 실리콘 질화물이며(즉, 질화물로 이루어지며), 물질(14)은 실리콘 이산화물이고, 물질(62)은 실리콘 질화물이며, 물질(72)은 실리콘 이산화물이다. 그에 따라, 도64의 평탄화된 표면(75)은 실리콘 질화물과 실리콘 산화물의 반복하는 층을 지나도록 연장되며; 유사하게 도65의 평탄화된 상부 표면(75)은 또한 실리콘 이산화물과 실리콘 질화물의 반복하는 표면을 지나도록 연장된다. 이러한 개념이 도66에 도시되며, 도63의 처리단계에서 평면도로서 단순화되고, 전형적으로 서로 동일한 구성을 갖는 층들은 함께 통합되도록 도시된다. 특히, 두 층(53, 62)은 전형적으로 서로 동일한 구성으로서, 특정 측면에서는 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 이루어지거나, 실리콘 질화물로 이루어질 수 있다. 이러한 층들은 도66에 함께 합쳐져서 도시되며, 단일 구조물(76)을 형성한다. 두 물질(14, 72)은 서로 동일한 구성을 포함할 것이며, 그 예로서 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로이루어질 수 있다.
어떤 측면에서, 두 물질(76, 14)은 서로에 대해 선택적으로 에치가능한 물질 일 수 있다. 이러한 측면에서, 물질(76)은 래티스를 형성하는 제1 물질로 여겨질 수 있으며, 물질(14)은 래티스의 세그먼트(segment)에 의해 이격된 반복하는 영역을 형성하는 제2 물질로 여겨질 수 있다. 반복 영역(14)은 어레이를 형성하며, 이러한 어레이는 어레이의 제1 축선을 따르는 제1 피치(80)(피치(80)는 도시된 어레이의 수직으로 연장되는 축선을 따라 도시됨)와 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 제2 피치(82)(제2 축선은 어레이의 수평으로 연장된 축선을 따라 도시됨)를 갖는다. 제2 피치는 제1 피치보다 약 2배이다.
비록 본 발명이 실리콘 질화물인 제1 물질(76)과 실리콘 이산화물인 제2 물질(14)을 갖는 것으로 설명되지만, 본 발명의 다른 측면에서는 물질이 서로 바뀔 수 있다. 따라서, 물질(14)은 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 이루어지거나, 실리콘 질화물로 이루어질 수 있으며, 물질(76)은 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어질 수 있다.
"수평(horizontal)"과 "수직(vertical)"이라는 용어는 도66의 평면도의 기준으로 사용되며, 각각 페이지의 좌우를 지나며 연장되는 축과 페이지의 위아래를 지나는 축이다. "수직"이라는 용어는 여기에서 기판으로부터 위쪽으로 연장되는 연장선으로도 사용될 수 있으며, 그에 따라 "수직"이라는 용어는 예를 들어 도65의 구조물의 기준으로 사용될 수 있으며, 이때 연장물(projection)(14, 62, 72)들은 기판(12)으로부터 "수직으로" 연장되는 것으로 이해할 수 있다. "수직으로"라는 용어를 측면 방향과 높이 방향으로 모두 사용함에 따른 혼란을 피하기 위하여, 표면으 로부터 위로 연장된 연장물(예를 들어 도65의 연장물들(14, 62, 72))에 대하여 "높이를 따라 수직으로 연장된"과 "높이를 따라 연장된"이라는 용어가 여기서 사용될 수 있다.
도66의 단순화된 도면은 설명을 단순화하기 위하여 이후의 도면에서 사용될 것이다. 하지만, 본 발명은 두 물질(53, 62)이 서로 달라 하나의 구조(76)로 합쳐질 수 없을 수도 있음을 이해할 것이다.
다음, 도67 내지 도69를 참조하면, 마스크 물질(84)이 영역(72) 위에 형성되어 그 영역을 (아래에서 설명할) 다음 공정으로부터 보호한다. 마스크 물질(84)은 예를 들어, 포토레지스트를 포함할 수 있으며, 포토리소그래피 공정을 통해 패턴될 수 있다. 마스크 물질(84)은 도67의 평면도에서 수직으로 연장된 라인들(또는 스트립들)을 형성한다. 물질(72)은 도67에서 파선으로 도시되어 마스크 물질(84) 아래에 위치함을 보여준다. 도68과 도69의 단면도는 도64와 도65와는 다른 도면부호를 사용하고 있으며, 도면부호 76이 도64와 도65의 두 물질(53, 62)을 나타내는 것으로 사용되고, 이는 도66에서 설명된 도면부호와 일치하는 것으로서, 도66 이후의 도면들에서 채택된다.
다음, 도70 내지 도72를 참조하면, 물질(14)이 물질(76)에 대하여 선택적으로 제거된 후, 마스크 물질(67 내지 도69의 84)이 제거된다. 물질(14)의 제거는 물질(76)을 통해 기판(12)의 상부 표면까지 연장된 개구(86)를 형성한다. 만일 물질(14)이 실리콘 이산화물을 포함하고 물질(76)이 실리콘 질화물을 포함한다면, 물질(14)의 선택적인 제거는 예를 들어 건식 또는 습식 산화물 에치에 의해 이루어질 수 있다.
다음, 도73 내지 도75를 참조하면, 반도체 물질(88)이 개구(86)들 내에 형성된다. 물질(88)은 예를 들어, 다결정 실리콘을 개구(86)들 내부와 물질(76) 위에 형성한 후, 평탄화 또는 다른 적절한 방법에 의해 물질(76) 위로부터 다결정 실리콘을 제거함으로서 형성될 수 있다. 이와는 달리, 만일 기판(12)이 단결정 반도체 물질(예를 들어, 단결정 실리콘)을 포함하면, 물질(88)은 기판(12)의 상부 표면으로부터 에피택셜하게 성장될 수 있다. 에피택셜하게 성장한 반도체 물질은 일반적으로 단결정 물질이며, 에피택셜하지 않게 성장한 반도체 물질은 전형적으로 단결정 물질이 아니다. 오히려, 에피택셜하지 않게 성장한 반도체 물질은 전형적으로 비결정질 및/또는 다결정이다.
물질(88)은 두 물질(76, 72)의 최상부 표면보다 아래에 위치하는 최상부 표면을 갖는 것으로 도시되어 있지만, 도시되지 않은 본 발명의 다른 다양한 측면에서는 물질(88)의 최상부 표면은 두 물질(76, 72)의 최상부 표면과 동일한 평면이거나, 이보다 더 높을 수도 있다.
비록 동시에 모든 개구들이 물질(88)로 채워진 것으로 도시되었지만, 개구들은 세트(set)로 나누어지며, 한 형태의 반도체 물질(88)로 채워진 하나의 세트와, 다른 형태의 반도체 물질(88)로 채워진 다른 세트를 가질 수 있다. 예를 들어, 개구(86)들 내의 반도체 물질(88)은 결국 소스/드레인 영역에 대응하며, 일부 소스/드레인 영역은 결국 디지트 라인에 연결되고, 다른 소스/드레인 영역은 결국 메모리 저장 장치(예를 들어, 커패시터)에 연결된다. 디지트 라인에 연결된 소스/드레 인 영역에서 사용된 물질(88)은 하나의 세트일 수 있고, 메모리 저장 장치에 연결된 소스/드레인 영역에서 사용된 물질(88)은 다른 세트일 수 있다. 따라서, 디지트 라인에 연결된 물질(88)은 메모리 저장 장치에 연결된 물질(88)과는 다른 반도체 물질일 수 있다. 예를 들면, 결국 디지트 라인에 연결되는 반도체 물질(88)은 에피택셜 물질로 형성될 수 있으며, 결국 메모리 저장 장치에 연결되는 물질(88)은 다결정 반도체 물질로 형성될 수 있다. 에피택셜 실리콘에서의 p-n 접합은 벌크 실리콘에서의 p-n 접합보다 누설(leaky)이 더 잘되며, 이는 본 발명의 어떤 측면에서 장점이 될 수 있다. 이러한 측면은 아래에서 도124 내지 도126을 참조하여 보다 상세히 설명된다.
반도체 물질(88)은 도전성으로 도핑되어 그대로 퇴적될 수 있으며(즉, 그 자리에서 도핑될 수 있으며), 그리고/또는 퇴적 이후에 하나 이상의 적절한 주입(implant)으로 도핑될 수 있다. 또한, 개구(86)에 인접한 기판(12)의 영역은 개구에 물질(88)을 제공하기 전, 및/또는 적절한 주입 및/또는 물질(88)에 불순물의 아웃-확산에 의한 물질(88)을 제공한 후에 적절히 도전성으로 도핑될 수 있다. 어떤 측면에서, 기판(12)은 도1 내지 도3의 단계 이전의 단계(특히, 기판 위에 물질(14)을 형성하기 전)에서 그 안에 제공된 적절한 도전성-강화 불순물을 가질 것이다. 이와는 다른 또는 부가적인 측면에서, 불순물은 개구(86)의 형성 후에 제공되어 불순물은 개구에 자기-정렬(self-aligned)될 것이다. 본 발명의 특별한 측면에서 기판(12)과 영역(88) 내에 제공될 수 있는 특정 불순물은 도124 내지 도126을 참조하여 아래에서 설명된다.
본 발명의 예시적 측면에서, 물질(88)은 실리콘이 성장하는 동안 자체적으로 도핑된 에피택셜하게 성장된 실리콘을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어지며, 약 1400Å의 두께(즉, 도74 및 도75의 수직 높이)를 가질 수 있다.
다음, 도76 내지 도78을 참조하면, 물질(도73 내지 도75의 76)은 제거되어 개구(90)들을 남겨놓는다. 개구들은 물질(72)의 수직선들 사이와 물질(88)의 기둥 주위에서 연장된다. 개구(90)는 기판(12)의 상부 표면으로 연장되고, 또한 기판(12) 내부에 형성된 유전 물질(42)의 상부 표면으로도 연장된다.
물질(76)의 제거는 물질(88)과 물질(72)에 대하여 물질(76)의 선택적인 것이 바람직하다("선택적"이라는 용어는 물질(76)의 제거가 물질(88) 및 물질(72)의 제거보다 빨리 이루어지는 것 조건을 나타내는데, 이 조건은 이에 제한되는 것은 아니며 물질(88) 및 물질(72)의 제거율이 약 0인 경우를 포함한다). 물질(76)이 실리콘 질화물을 포함하며, 물질(88)이 도전성으로 도핑된 실리콘이며, 물질(72)이 실리콘 이산화물을 포함하는 경우에, 물질(76)의 선택적 제거는 실리콘 질화물의 건식 및/또는 습식 에치를 포함할 수 있다.
다음, 도79 내지 도81을 참조하면, 유전층(92)이 개구(90)의 내부에 형성되며, 특히 물질(88)과 기판(12)의 노출된 표면 위에 형성된다. 페디스털(88)은 도79에서 파선으로 도시되어 유전 물질(92)의 아래에 위치함을 나타낸다.
만일, 물질(88)과 기판(12)이 실리콘을 포함한다면, 유전 물질(92)은 실리콘 이산화물을 포함할 수 있으며, 기판(12)과 물질(88)의 표면의 산화에 의해 형성될 수 있다. 따라서 유전체(92)는 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어질 수 있다. 도79 내지 도81의 측면에서, 유전 물질(92), 물질(42), 물질(72) 및 물질(66)은 서로 동일한 구성을 포함하는 것으로서 하나의 일반적인 유전체 구조물로 합쳐져 도시되어 있다. 네 물질들(92, 42, 72, 66)은 전형적으로 모두 실리콘 이산화물을 포함하거나, 본질적을 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어진다. 네 물질들(92, 42, 72, 66)의 통합은 도면을 단순화시켜 도79 내지 도81에 도시되지만, 또한 다른 측면에서는 본 발명은 네 물질들(82, 42, 72, 66) 중 하나 이상은 나머지와 다른 구성일 수 있음을 이해할 수 있을 것이다.
유전 물질(92)은 결국 게이트 산화물로 이용될 수 있으며, 본 발명의 이러한 측면에서 약 70Å의 두께로 형성될 수 있다.
다음, 도82 내지 도84를 참조하면, 게이트라인 물질(94)이 개구(90)들 내에 형성된다. 비록 물질(94)이 도면에서 균질한 것으로 도시되어 있으나, 도면부호 94로 표시된 구조물은 다수의 다른 층들을 포함할 수 있는 것으로 이해되어야 할 것이다. 특정 측면에서, 물질(94)은 금속, 금속합금 및/또는 도전성으로 도핑된 실리콘을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어질 수 있다. 본 발명의 어떤 측면에서는 물질(94)이 도전성으로 도핑된 다결정 실리콘을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어지는 것이 바람직하다. 물질(94)은 개구(90)를 부분적으로만 채운 것으로 도시되어 있으나, 본 발명은 물질(94)이 개구를 완전히 채우는 다른 측면도 포함한다. 바람직한 실시예의 측면에 서, 물질(94)은 초기에 300Å의 두께로 퇴적된 도전성으로 도핑된 다결정 실리콘을 포함한다. 이러한 두께는 개구의 폭이 600Å보다 작을 때 개구(90)를 완전히 채우기에 충분하다. 이에 따라 300Å의 두께로 퇴적된 다결정 실리콘은 2000Å이상의 높이를 갖는 개구 내에서 수직의 페디스털을 형성할 수 있다. 이후 다결정 실리콘은 건식 에치로 에치되어 개구(90) 내의 실리콘은 850Å의 높이까지 연장될 뿐이다.
게이트라인 물질(94)은 한 쌍의 페디스털 물질(88)의 소스/드레인 영역을 게이트방식으로(gatedly) 연결하여 트랜지스터 구조를 형성한다. 서로 게이트방식으로 연결되고 하나의 트랜지스터 구조를 갖도록 합쳐진 한 쌍의 페디스털은 도83에서 도면부호 89로 표시되어 있다.
다음, 도85 내지 도87을 참조하면, 구조(10)는 물질(72) 및 유전체(92)의 노출된 부분을 제거하는 적절한 조건에 놓인다. 바람직한 실시예의 측면에서, 물질(72) 및 유전체(92)는 실리콘 이산화물로 이루어지며, 물질(72)과 유전체(92)의 노출된 부분을 제거하도록 사용되는 상기 조건은 산화물의 약 150Å을 제거하는 습식 산화물 에치이다. 페디스털(88)의 위로부터 유전 물질의 제거는 페디스털의 상부 표면을 노출시킨다.
다음, 도88 내지 도90을 참조하면, 제2 유전 물질이 게이트라인 물질(94)과 페디스털(88)의 노출된 표면 위에 형성된다. 특정 측면에서, 제2 유전 물질은 제1 유전 물질(도85 내지 도87의 92)의 구성을 포함한다. 예를 들어, 제1 및 제2 유전 물질은 모두 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 이루어 지거나, 실리콘 이산화물로 이루어질 수 있다. 제2 유전 물질은 물질(92)과 동일한 구성을 포함하는 것으로 도시되어 있으며, 이에 따라 두 유전 물질은 합쳐져서 하나의 유전 물질(98)을 형성한다. 제2 유전 물질이 본질적으로 실리콘 이산화물로 이루어지고, 물질(88)이 실리콘을 포함하며, 물질(94)이 실리콘을 포함하는 측면에서, 제2 유전 물질은 두 물질(88, 94)의 노출된 표면의 산화에 의하여 형성될 수 있다. 이러한 측면에서, 제2 유전 물질은 약 70Å의 두께로 형성된 실리콘 이산화물로 이루어질 수 있다. 합쳐진 제1 및 제2 유전 물질을 포함하는 물질(98)은 실리콘 이산화물로 이루어 질 수 있으며, 전체적으로 70Å의 두께를 가질 수 있다.
본 발명의 특정 측면에서, 페디스털(88)은 수직으로 연장된 소스/드레인 영역(특히, 높이방향 수직으로 연장된 것)이며, 물질(94)은 소스/드레인 영역 주위에서 연장된 게이트라인이다. 도88 내지 도90의 유전 물질(98) 및 게이트라인 물질(94)은 도66의 제1 물질(76)을 함께 대신하며, 수직으로 연장된 소스/드레인 영역(88)은 도66의 제2 물질(14)을 대신하는 것이다. 따라서, 도88 내지 도90의 게이트라인 물질(94)은 현 상태에서 도66의 물질(76)에 의해 형성된 래티스에 비교할 수 있는 래티스를 형성하며, 소스/드레인 영역(88)은 래티스의 세그먼트에 의해 서로 이격된 반복 영역을 갖는 어레이를 형성한다. 어레이는 도66을 참조하여 설명된 제1 축선을 따르는 제1 피치와, 제1 축선과 직교하는 제2 축선을 따르는 제2 피치를 가지며, 제2 피치는 제1 피치보다 약 2배 크다. 특정 측면에서, 제1 물질(76)이 실리콘 질화물이고 제2 물질(14)이 비질화물 물질(예를 들면, 실리콘 이산화물)이며, 그에 따라 본 발명은 실리콘 질화물 래티스의 적어도 일부를 하나 이상의 게이 트라인의 도전성 물질로 대신하는 것과, 수직으로 연장된 소스/드레인 영역을 형성하기 위해 래티스 내에서 비질화물 영역의 적어도 일부를 도핑된 반도체 물질로 대신하는 것을 포함한다. 본 발명의 다른 측면에서는, 래티스(76) 및 이격된 영역(14)의 구성은 서로 바뀔 수 있어서, 도66의 래티스는 실리콘 이산화물이고 이격된 영역(14)은 비산화물 물질(예를 들면, 실리콘 질화물)이다. 이러한 측면에서, 실리콘 이산화물 래티스의 적어도 일부는 하나 이상의 게이트라인의 도전성 물질로 대체될 수 있으며, 비산화물 영역(14)의 적어도 일부는 수직으로 연장된 소스/드레인 영역으로 대체될 수 있다.
도66 내지 도90에 도시된 본 발명의 측면에서, 도66의 이격된 영역(14)은 래티스 물질(76)이 게이트라인 물질로 대체되기 전에 소스/드레인 물질로 대체된다. 하지만, 본 발명은 영역(14)이 소스/드레인 물질로 대체되기 전에 래티스가 하나 이상의 게이라인 물질로 대체되는 다른 측면을 포함한다.
다음, 도91 내지 도93을 참조하면, 전기 절연 덮개 물질(100)이 유전 물지(98) 위에 형성된다. 덮개 물질(100)은 전기적으로 절연인 적절한 물질을 포함할 수 있으며, 특정 측면에서는 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 이루어지거나, 실리콘 질화물로 이루어질 수 있다. 이러한 실리콘 질화물은 예를 들어 약 200Å의 두께로 형성될 수 있다. 두 물질(72, 88)은 도91에서 파선으로 도시되어 다른 물질의 아래에 위치함을 나타낸다.
다음, 도94 내지 도96을 참조하면, 물질(100)이 스페이서(102)와 스페이서들 사이에 연장된 개구(104)를 형성하는 스페이서 에치가 적용된다.
다음, 도97 내지 도99를 참조하면, 전기 절연 물질(106)이 물질(100)의 스페이서(102) 위와 개구(104) 내부에 형성된다. 물질(106)은 예를 들어, 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어질 수 있으며, 예를 들어 약 500Å의 두께로 형성될 수 있다.
다음, 도100 내지 도102를 참조하면, 구조(10)의 상부 표면이 평탄화되어 두 물질(106, 98)을 페디스털(88)의 상부 표면 위로부터 제거하고, 페디스털(88)의 상부 표면을 노출시킨다. 물질(106)의 평탄화는 평탄화된 표면(107)을 형성한다. 평탄화는 예를 들어, 화학적-기계적 연마로 이루어질 수 있으며, 기판(12)의 최상부 표면 위 약 4300Å의 높이까지 아래로 행해질 수 있다. 두 물질(106, 98)은 서로 동일하며, 특정 측면에서는 모두 실리콘 이산화물일 수 있다.
다음, 도103 내지 도105를 참조하면, 유전 물질(110)이 평탄화된 표면(107) 위에 형성되고, 패턴된 마스크 물질(112)이 유전 물질(110) 위에 형성된다. 물질(110)은 어떤 적절한 물질도 포함할 수 있으며, 특정 측면에서는 실리콘 이산화물을 포함할 수 있거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어질 것이다. 만일 물질(110)이 실리콘 이산화물이면, 물질은 약 200Å의 예시적 두께를 갖도록 형성될 수 있다. 패턴된 마스크 물질(112)은 예를 들어, 포토레지스트일 수 있으며 이 패턴은 포토리소그래프 공정을 통해 형성될 수 있다. 물질(112)은 도103 내지 도104에서 다수의 수평으로 연장된 스트립(strip)(114)을 형성하며, 이러한 스트립은 갭(116)에 의해 서로 이격되어 있다. 페디스털(88)은 도103에서 파선으로 도시되어 그 위에 다른 물질이 있음을 나타낸다.
다음, 도106 내지 도108을 참조하면, 갭(116)이 물질(110)을 통하여 연장된 후, 마스크 층(도103 내지 도105의 112)은 제거된다. 물질(110)이 실리콘 이산화물을 포함하는 측면에서, 물질(110)을 통하는 에치는 실리콘 이산화물의 적어도 약 300Å을 제거하는 건식 에치를 포함할 수 있다. 이러한 에치는 도전성 페디스털의 한 세트의 상부 표면을 노출시키며, 페디스털의 다른 세트는 물질(110)로 덮인 상태로 남겨둔다. 도106의 평면도에서 노출된 세트와 덮인 세트는 수평방향으로 연장된 선에서 반복한다. 페디스털의 노출된 세트는 결국 디지트 라인과 연결되며 덮인 세트는 결국 메모리 저장 장치와 연결되는데, 이는 아래에서 더욱 명확해지도록 설명될 것이다.
캡(116)이 물질(110)을 통해 연장된 후에 남아있는 물질(110)은 도106의 평면도에서 수평방향을 따라 연장된 다수의 선(118)의 형태를 한다.
다음, 도109 내지 도111을 참조하면, 제1 도전성 디지트 라인 물질(12)이 갭(116) 내부와 물질(110)의 라인(118) 위에 형성된다. 도전성 디지트 라인(120)은 갭(116) 내에서 노출된 페디스털 세트와 접촉하지만, 물질(110)의 라인(118)에 의해 보호되는 페디스털 세트와는 접촉하지 않는다. 도전성 물질(120)은 전기적으로 도전성인 모든 적절한 물질을 포함할 수 있으며, 특정 측면에서는 도전성으로 도핑된 실리콘을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어질 것이다. 예를 들어, 물질(120)은 도전성으로 도핑된 다결정 실리콘일 수 있으며, 약 500Å의 두께로 형성될 수 있다.
제2 도전성 디지트 라인 물질(122)이 제1 도전성 디지트 라인 물질(120) 위 에 형성된다. 제2 물질(122)은 모든 적절한 물질을 포함할 수 있으며, 특정 측면에서는 금속 및/또는 금속 화합물을 포함하거나, 본질적으로 이들로 이루어지거나, 이들로 이루어질 것이다. 예를 들어, 물질(122)은 텅스텐을 포함하거나, 본질적으로 텅스텐으로 이루어지거나, 텅스텐으로 이루어진다. 예시적인 적용에서, 물질(122)은 약 500Å의 두께로 형성된 텅스텐일 수 있다.
전기 절연 캡(124)이 제2 도전성 층(122) 위에 형성된다. 전기적으로 절연성인 캡은 모든 적절한 물질을 포함할 수 있으며, 특정 측면에서는 질화물 함유 물질일 것이다. 예를 들어, 캡(124)은 약 1000Å의 두께로 형성된 실리콘 질화물일 수 있다.
패턴된 마스크 물질(126)이 캡(124) 위에 형성된다. 마스크 물질(126)은 예를 들어 포토레지스트일 수 있으며, 포토리소그래피 공정에 의해 그 패턴이 형성될 수 있다. 마스크(126)는 갭(130)에 의해 서로 이격된 연속된 라인(128)을 형성한다. 마스크(126)는 디지트 라인 패턴을 정한다. 라인(126)과 갭(130)은 도109의 평면도에 도시되어 있으며, 수평으로 연장된 방향을 따라 연장된다. 페디스털(88)은 도109에서 파선으로 도시되어 다른 물질의 아래에 위치함을 나타낸다.
다음, 도112 내지 도114를 참조하면, 패턴은 패턴된 마스크 층(도109 내지 도111의 126)으로부터 세 층(120, 122, 124)을 거쳐 전달된 후, 마스크 층(126)은 제거된다. 세 층(120, 122, 124)을 거친 패턴의 전달은 층들을 통해 갭(130)을 연장시키며, 세 층(120, 122, 124)을 수평으로 연장된 디지트 라인 스택(132)에 대응하는 패턴된 스택으로 형성한다.
세 물질들(120, 122, 124)은 모든 적절한 에치 또는 에치의 조합을 이용하여 패턴될 수 있다. 예를 들어, 물질(124)이 실리콘 질화물일 경우에 건식 에칭을 이용하여 패턴될 수 있고, 물질(122)이 텅스텐일 경우에 건식 에치에 의해 패턴될 수 있고, 물질(120)이 다결정 실리콘일 경우에 건식 에치에 의해 패턴될 수 있다.
도전성 디지트 라인 물질(120)은 페디스털(88)의 제1 세트와 접촉하며, 페디스털의 제2 세트는 개구(13) 내에서 노출된다. 도112에서 페디스털의 제1 세트는 파선으로 도시되어 다른 물질들로 덮여있음을 보여준다.
다음, 도115 내지 도117을 참조하면, 절연 물질 스페이서(134)가 스택(132)을 따라 형성된다. 스페이서(134)는 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 이루어지거나, 실리콘 질화물로 이루어질 수 있으며, 약 200Å의 두께를 갖는 실리콘 질화물 층을 퇴적함으로써 형성될 수 있으며, 이후 이 층을 이방성 스페이서 에치로 에칭한다. 스페이서(134)는 스택(132) 사이의 개구(130)를 좁힌다.
전기 절연 물질(136)이 개구(130) 내부와 스택들(132) 위에 형성된다. 전기 절연 물질(136)은 예를 들어 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 이루어지거나, 실리콘 이산화물로 이루어질 수 있다. 특정 측면에서, 물질(136)은 약 3000Å의 두께로 형성된 실리콘 이산화물이다. 이와는 달리, 물질(136)은 약 3000Å의 두께로 형성된 BPSG(borophosphosilicate glass)일 수 있다. 물질(136)은 예를 들어 물질(136)의 표면을 지나는 화학적-기계적 연마에 의해 평탄화된 상부 표면(137)을 갖는다. 특정 측면에서, 물질(136)은 화학적-기계적으 로 연마되어 남아있는 물질(136)의 두께는 개구(130)의 기초로부터 물질(136)의 최상부 표면까지 약 7000Å이 된다.
패턴된 마스크 물질(138)이 물질(136) 위에 형성된다. 물질(138)은 포토리소그래피 공정에 의해 도시된 패턴으로 형성된 포토레지스트일 수 있다. 패턴된 마스크(138)는 연속된 선들(140)을 형성하며, 갭들(142)에 의해 서로 이격되어 있다. 선들과 갭들은 도115의 평면도에서 수평방향으로 연장된다. 페디스털(88)은 도115에서 개략적으로 보이며, 선(140)의 위치의 기준을 제공한다.
다음, 도118 내지 도120을 참조하면, 갭(142)은 물질(136)을 통과해 연장되어 디지트 라인 스택(132)으로 덮여지지 않은 페티스털의 세트를 노출시킨 후, 패턴된 마스크(도115 내지 도117의 138)는 제거된다.
물질(136)을 통과해 연장되도록 이용된 에치는 스페이서(134)의 물질에 대한 물질(136)의 선택적인 것이 바람직하다. 따라서, 스페이서는 물질(136)의 제거시 도전성 디지트 라인 물질(120, 122)이 노출되는 것을 방지한다. 특정 측면에서, 물질(136)은 실리콘 이산화물일 수 있고, 스페이서(134)는 실리콘 질화물일 수 있으며, 물질(136)의 제거에 사용되는 에치는 실리콘 이산화물의 약 4000Å을 제거하는 건식 에치일 수 있다.
다음, 도121 내지 도123을 참조하면, 전기적으로 도전성인 물질(146)이 갭(142) 내부에 형성된다. 도전성 물질(146)은 모든 적절한 물질을 포함할 수 있다. 특정 측면에서, 이 도전성 물질은 도전성으로 도핑된 실리콘을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어질 것이다. 예를 들어, 물 질(146)은 약 500Å의 두께로 형성된 도전성으로 도핑된 다결정 실리콘일 수 있다. 물질(146)은 전형적으로 물질(136) 위에 형성된 후 평탄화되어 두 물질(136, 146)을 지나 연장된 도시된 평탄화된 상부 표면(147)을 형성한다.
다수의 메모리 저장 장치(145, 148, 150, 152)가 개략적으로 도시되어 도전성 물질(146)과 전기적으로 연결되어 있다. 메모리 저장 장치는 예를 들어, 커패시터를 포함할 수 있으며, 물질(146)로 정의된 도전성 페디스털을 통해 아래에 위치하며 페디스털(88) 내에서 상호작용하는 소스/드레인 영역에 전기적으로 연결된다.
도121의 평면도는 페디스털(146)과 디지트 라인 스택(132)이 번갈아 반복되는 수평으로 연장된 열(row)을 형성함을 보여준다. 비록 도121에는 도시되지 않았으나, 도전성 페디스털(146)의 수평으로 연장된 열을 따라 제공된 독립 영역(isolation region)이 존재하여, 그 열을 따르는 소스/드레인 영역(88)의 각각은 동일한 열을 따르는 다른 소스/드레인 영역이 연결되는 메모리 저장 유닛과는 전기적으로 분리된 단일 메모리 저장 유닛에 전기적으로 연결됨을 이해할 수 있을 것이다. 따라서, 열 내의 각 소스/드레인 영역은 정보의 단일 비트를 저장하는 것에 사용될 수 있다.
도전성 페디스털 물질(146)에 전기적으로 연결된 소스/드레인 영역은 개별(individual) 트랜지스터로 정의되는 디지트 라인 스택(132)에 전기적으로 연결된 소스/드레인 영역과 한 쌍을 이룬다. 이러한 쌍의 형성이 도121에 개별 트랜지스터와 짝을 이룰 수 있는 예시적인 소스/드레인 영역을 도시한 브래킷(169, 162)으로 개략적으로 도시되어 있다. 게이트라인 물질(94)은 쌍을 이룬 두 소스/드레인 영역이 게이트방식으로 서로 연결되도록 하는 트랜지스터의 게이트로서 정의된다. 본 발명의 예시적 측면으로 사용될 수 있는 특정 트랜지스터 구조가 도124 내지 도126을 참조하여 설명된다.
도124를 참조하면, 구조(10)의 일부분이 본 발명의 예시적 측면에 따른 도82 내지 도84의 처리단계에서의 또는 그 처리단계 이후에서의 단면도로서 도시되어 있다. 도124의 구조를 참조하면, 동일한 도면부호가 도1 내지 도123의 설명에서 사용된 것과 동일하게 사용될 것이다. 따라서, 도124의 구조(10)는 앞서 설명된 기판(12)과, 게이트라인 물질(94)과, 게이트 유전 물질(92)을 포함하는 것으로 도시된다. 도124의 구조는 앞서 설명된 페디스털(88)의 특정 측면으로서 한 쌍의 페디스털(200, 202)을 더 포함한다. 두 페디스털(200, 202)은 트랜지스터 구조 내에서 쌍을 이루며, 그에 따라 두 페디스털(200, 202)은 도83을 참조하여 앞서 설명된 쌍을 이룬 두 페디스털(89)과 같잉 도83의 단면도를 따르는 한 쌍의 페디스털에 대응하다. 앞서 설명된 페디스털과 게이트라인 물질에 비해 도124의 페디스털과 게이트라인 물질이 다른 점은 도124의 페디스털이 기판(12) 위에서 게이트라인 물질과 거의 동일한 높이에 위치한다는 것이며, 도1 내지 도123을 참조하여 설명된 본 발명의 측면에서는 나타나지 않았다. 도124 및 도1 내지 도123의 게이트라인/페디스털 관계는 여기에서 설명되는 본 발명의 여러 측면에서 상호교류가능하게 이용할 수 있다.
도124 구조의 페디스털(88)의 하나는 결국 디지트 라인에 전기적으로 연결되도록 이용되는 소스/드레인 영역이 될 수 있으며, 다른 하나는 결국 메모리 저장 장치에 전기적으로 연결되도록 이용되는 소스/드레인 영역이 될 수 있다. 서로 구분하기 위하여, 하나는 도면부호 200으로, 다른 하나는 도면부호 202로 한다. 예시적인 측면에서, 페디스털(200)은 디지트 라인에 연결하기 위해 이용될 것이며, 페디스털(202)은 메모리 장치에 연결하기 위해 이용될 것이지만, 이는 바뀔 수도 있음을 이해할 수 있을 것이다. 두 페디스털(200, 202) 사이의 게이트라인 물질(94)은 결국 트랜지스터 장치의 트랜지스터 게이트로서 기능하며, 트랜지스터 게이트는 게이트방식으로 페디스털(202)과 연계된 소스/드레인 영역을 페디스털(200)과 연계된 소스/드레인 영역에 연결한다.
두 페디스털(200, 202) 각각은 페디스털의 최상 부분에서 헤비(heavy) 도핑된 소스/드레인 영역을 가지며, 헤비 도핑된 페디스털(200)의 영역은 도면부호 204로 표시되고, 헤비 도핑된 페디스털(202)의 영역은 도면부호 206으로 표시된다. 도시된 본 발명의 예시적 측면에서, 두 헤비 도핑된 영역은 n형 도핑 영역으로 도핑된다. 그 영역은 n+ 영역인 것으로 도시되어 그 영역이 도124 구조의 다른 영역에 비해 비교적 헤비하게 도핑됨을 나타낸다.
페디스털(202)은 헤비 도핑된 영역(206)으로부터 기판(12)의 상부 표면까지 연장된 라이트(light) 도핑 영역을 포함하며, 라이트 도핑 영역은 n-로 표시된다. 기판(12)은 그 안에 확산 영역(210)을 포함하며, 페디스털(88)의 라이트 도핑 부분은 확산 영역(210)과 전기적으로 연결된다. 본 발명의 도시된 측면에서, 확산 영역(210)은 n- 수준으로 도핑된다.
페디스털(200)은 중간수준으로(intermediately) 도핑되어 헤비 도핑 영 역(204)으로부터 기판(12)의 상부 표면까지 연장된 영역을 포함한다. 중간수준 도핑 영역은 p형 영역으로 도시되며, "p"로 표시되어 있다. 이러한 부호는 이 영역이 p- 또는 n-의 영역보다 더 헤비하게 도핑되었지만, n+ 또는 p+ 보다는 덜 헤비하게 도핑되었음을 보여준다.
기판(12)은 페디스털(200) 아래에 도전성으로 도핑된 확산 영역(212)을 포함하며, 페디스털(200)의 중간수준 도핑 영역은 도전성으로 도핑된 영역(212)에 전기적으로 연결된다. 본 발명의 도시된 측면에서, 도전성으로 도핑된 영역(212)은 p형 불순물로 라이트 도핑되며, 그에 따라 p- 영역으로 도시된다.
기판(12)은 두 확산 영역(210, 212)을 서로 연결하는 p-- 영역을 갖는다.
게이트라인(94)의 트랜지스터 게이트는 헤비 도핑 소스/드레인 영역(204)과 헤비 도핑 소스/드레인 영역(206)을 도전성으로 도핑된 두 페디스털(200, 202)을 통하여, 도전성으로 도핑된 영역(210, 212)을 통하여, 기판(12)의 p-- 영역을 통하여 게이트방식으로 연결한다. 트랜지스터 장치의 채널 길이는 소스/드레인 영역(204)으로부터 소스/드레인(206) 영역으로 연장된 길이이다. 장치의 채널 특성은 채널 길이에 따른 불순물의 농도(concentration)와 형태의 조절에 따라 영향을 받는다. 부가적으로, 장치의 특성은 페디스털(200, 202)을 위해 사용되는 물질의 형태에 영향을 받을 수 있다. 예를 들어, 만일 페디스털용으로 에피택셜 물질이 사용되면, 이러한 물질은 다른 반도체 물질과 비교할 때 상대적으로 누설되기 쉽다(leaky). 어떤 측면에서는, 상대적으로 누설되기 쉬운 디지트 라인에 연계된 소스/드레인 영역 및 덜 누설되기 쉬운 메모리 저장 장치에 연계된 소스/드레인 영역 을 갖는 것이 유리할 수 있다. 이러한 측면에서, 도전성으로 도핑된 에피택셜 반도체 물질(예를 들면, 에피택셜 실리콘)을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어진 디지트 라인 소스/드레인 영역에 연계된 페디스털을 형성하고, 에피택셜이 아닌 도전성으로 도핑된 반도체 물질(예를 들어 에피택셜이 아닌 도전성으로 도핑된 실리콘)을 포함하거나, 본질적으로 이것으로 이루어지거나, 이것으로 이루어진 메모리 저장 장치의 소스/드레인 영역에 연계된 페디스털을 형성하는 것이 유리할 수 있다. 만일 비에피택셜 반도체 물질이 실리콘이면, 이는 예를 들어 비결정 실리콘 또는 다결정 실리콘일 수 있다. 위에서 설명한 바와 같이, 특정 측면에서 페디스털(200)은 디지트 라인과 연계될 것이며, 페디스털(202)은 메모리 저장 장치에 연계될 것이다.
본 발명의 다른 측면이 도125에 도시되어 있다. 도125를 참조하면, 도124의 설명에서 사용된 것과 유사한 도면부호가 사용될 것이다. 도125는 게이트라인 물질(94)과, 한 쌍의 페디스털(200, 202)과, 기판(12)과, 게이트 유전 물질(92)을 포함하는 구조(10)를 도시한다. 두 페디스털(200, 202)은 헤비 도핑된 소스/드레인 영역(204, 206)을 포함하지만, 도124에서 설명한 페디스털과는 도125의 두 페디스털은 서로 동일하게 헤비 도핑 영역(204, 206)과 기판(12) 사이에 연장된 라이트 도핑(p-로 표시) 영역을 포함한다는 점에서 다르다. 기판(12)은 두 페디스털(200, 202)을 상호 연결하는 p-- 도핑을 포함한다. 도124를 참조하여 위에서 설명한 바와 같이, 두 페디스털은 모두 서로 동일한 구성일 수 있지만, 이와는 달리 하나는 에피택셜일 수 있고 다른 하나는 아닐 수도 있다.
도126은 본 발명의 또 다른 측면을 보여준다. 도124 및 도125의 설명시 앞에서 사용된 도면부호가 도126에서도 유사하게 사용될 것이다. 도126은 게이트라인 물질(94)과, 게이트 유전 물질(92)과, 기판(12)과, 페디스털(200, 202)과, 앞서 설명된 헤비 도핑 소스/드레인 영역(204, 206)을 구비한다. 도126의 구조는 도124 및 도125의 구조와는 여러 측면에서 다르다. 첫째, 도126의 구조는 페디스털(202)에 인접한 스페이서(216, 218)를 포함한다. 이러한 스페이서는 페디스털(200)에 비해 페디스털(202)을 좁힐 수 있다(즉, 페디스털(200)의 수평의 단면 폭에 비해 페디스털(202)의 수평의 단면 폭을 줄인다). 스페이서(216)는 도1 내지 도123을 참조하여 앞에서 설명한 것에 추가된 처리단계에 의해 제공될 수 있으며, 이는 이 분야에서 통상의 지식을 가진 사람이 이해할 수 있는 방법에 의해 가능하다. 스페이서(216, 218)는 예를 들어 실리콘 질화물을 포함할 수 있다. 스페이서(216)를 페디스털(200)이 아닌 페디스털(202)의 근처에 사용하는 것은, 페디스털(202, 200)의 전기적 특성이 본 발명의 어떤 측면에서 장점이 될 수 있는 페디스털이 사용되는 특정한 적용에 대해 조절될 수 있도록 해준다. 페디스털 폭의 조절은 페디스털 내에서 도핑만을 제어함으로써 얻어질 수 있는 것 이상으로 추가적인 제어를 허용한다. 비록 페디스털이 서로 다른 폭을 갖는 것으로 도시되어 있으나, 유사한 스페이서(216, 218)가 페디스털(200)의 근처에 형성되어 페디스털(200)도 좁아질 수 있다.
기판(12)은 도124를 참조하여 앞서 설명한 도전성으로 도핑된 확산 영역(210, 212)을 구비하고, 페디스털(200, 202)은 도124를 참조하여 앞서 설명한 것 과 같은 동일한 형태의 도핑을 구비한다. 하지만, 페디스털 중 하나의 근처에 구비된 스페이서의 사용에 대한 본 발명의 측면은 페디스털과 기판의 모든 적절한 도핑과 함께 사용될 수 있으며, 도126의 측면은 본 발명은 많은 측면들 중 하나일 뿐임을 이해할 것이다.
도124 내지 도126은 본 발명의 예시적인 측면을 도시하며, 본 발명은 이러한 측면의 다양한 변형을 포함함을 이해할 것이다. 예를 들어, 도면에 도시된 불순물 형태는 보시된 측면과 비교해 뒤바뀔 수 있다. 따라서, 모든 n형 영역은 반대 도전성(즉, p형) 영역으로 바뀌고, 이런 식으로 p형 영역은 반대 도전성(즉, n형) 영역으로 바뀔 수 있다.
본 발명의 방법은 다양하게 적용될 수 있다. 예를 들어, 본 발명은 2-수직 트랜지스터, 1-커패시터 4F2디램 셀을 형성하는 것에 이용될 수 있다. 특정 측면에서, 본 발명은 수직 디램 셀 기술을 포함하는 것으로 이해될 수 있다. 하나의 트랜지스터는 셀을 기판에 연결하기 위해 사용되고, 다른 트랜지스터는 디지트 라인을 기판에 연결하기 위해 사용된다. 자기 정렬된 래터럴(lateral) 트랜지스터는 수직 소스/드레인 영역 페디스털들을 서로 연결시킨다. 이 셀은 낮은 디지트 정전용량과 낮은 워드라인 저항을 가질 수 있으며, 또한, 수직 축 문제에 대해 여유(redundancy)를 가질 수 있다.
비록 게이트라인이 본 발명의 도시된 측면에서 소스/드레인 영역 주위에 완전히 연장되는 것으로 도시되었으나, 본 발명은 소스/드레인 영역 주위에 완전히 연장하는 것보다 적게 연장되는 것을 포함함을 이해할 수 있다. 예를 들어, 게이트 라인은 소스/드레인 영역 주위의 1/4, 절반, 또는 3/4 등으로 연장될 수 있다.
이 분야에서 통상의 지식을 가지 사람이라면 도1 내지 도123의 방법은 서로에 대해 많은 특징을 유리하게 자기 정렬함을 인식할 것이다.
도127은 일반적인 예이지만 이에 제한되지는 않는 본 발명의 일측면에 따른 컴퓨터 시스템(400)의 일실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력장치와, 키보드(402) 또는 다른 통신 입력장치와, 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 유닛과 적어도 하나의 메모리 장치(408)를 가질 수 있다. 메모리 장치(408)는 위에서 설명한 본 발명의 다양한 측면을 포함할 수 있다. 메모리 장치(408)는 메모리 셀의 어레이를 포함할 수 있으며, 이러한 어레이는 어레이의 개별 메모리 셀 접속용 어드레싱 회로에 연결될 수 있다. 또한, 메모리 셀 어레이는 메모리 셀로부터 데이터를 읽기 위한 리드 회로(read circuit)에 연결될 수 있다. 어드레싱 회로 및 리드 회로는 메모리 장치(408)와 프로세서(406) 사이에서 정보를 운반하기 위하여 사용될 수 있다. 이러한 구조는 도128에 도시된 마더보드(404)의 블록도에 도시되어 있다. 이 블록도에서, 어드레싱 회로는 도면부호 410으로 표시되고 리드 회로는 도면부호 412로 표시된다. 프로세서(406)를 포함한 컴퓨터 시스템(400)의 다양한 구성요소들은 본원의 개시에서 앞서 설명된 하나 이상의 구조를 구비할 수 있다.
프로세서 장치(406)는 프로세서 모듈에 대응하며, 모듈과 함께 사용되는 연계된 메모리는 본 발명의 기술을 포함할 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있다. 예를 들어, SIMMs(single in-line memory modules)와 DIMMs(dual in-line memory modules)는 본 발명의 기술을 이용하는 방법으로 사용될 수 있다. 메모리 장치는 장치의 메모리 셀로부터 읽고 메모리 셀에 쓰는 다른 방법들을 제공하는 다양한 설계 중 어느 형태로 반영될 수 있다. 이러한 하나의 방법은 페이지 모드 오퍼레이션(page mode operation)이다. 디램에서 페이지 모드 오퍼레이션은 메모리 셀 어레이의 열에 접속하는 방법 및 어레이의 다른 컬럼(column)에 랜덤하게 접속하는 방법에 의해 정의된다. 컬럼에 접속하는 ㄷㅇ안 열과 컬럼의 교차점에 저장된 데이터는 읽히고 출력된다.
다른 형태 장치로는 어드레스된 컬럼이 닫힌 후에 출력됨에 따라, 메모리 어레이 어드레스에 저장된 데이터를 가용상태에 놓이도록 하는 연장 데이터 출력(EDO) 메모리이다. 이 메모리는 메모리 출력 데이터가 메모리 버스 상에서 가용 상태에 놓이는 시간을 줄이지 않고 더욱 짧은 접속 신호를 허용함으로써 통신 속도를 어느 정도 증가시킨다. 장치의 또 다른 형태는 SDRAM, DDR SDRAM, SLDRAM, VRAM 및 Direct RDRAM, 그 외 SRAM 또는 플래시 메모리와 같은 다른 메모리를 포함한다.
메모리 장치(408)는 본 발명의 하나 이상의 측면에 따라 형성된 메모리를 구비할 수 있다.
도129는 본 발명의 예시적인 전자 시스템(700)의 다양한 실시예의 높은 수준의 구성(high-level organization)의 단순화된 블록도를 도시한다. 시스템(700)은 예를 들어, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 그에 연계된 메모리를 갖는 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서 또는 산술 논리 장치(ALU : arithmetic/logic unit), 제어 유닛(704), 메모리 장치 유닛(706) 및 입출력(I/O) 장치(708)를 포함하는 기능 요소를 갖는다. 일반적으로, 전자 시스템(700)은 프로세서(702)에 의해 데이터 상에서 수행될 연산과, 프로세서(702)와 메모리 장치 유닛(706)과 입출력 장치(708) 사이의 그 밖의 다른 상호작용을 특화하는 원시 연산 명령어 세트를 구비할 것이다. 제어 유닛(704)은, 명령어가 메모리 장치(706)로부터 불려와서 실행되도록 하는 하나의 세트의 연산을 지속적으로 순환함으로써 프로세서(702)와, 메모리 자치(706)와, 입출력 장치(709)의 모든 연산을 조정한다. 다양한 실시예에서, 메모리 장치(706)는 램(RAM) 장치, 롬(ROM) 장치, 및 플로피 디스크 장치 와 콤팩트디스크 시디-롬 드라이브와 같은 주변장치를 포함하지만, 이에 제한되는 것은 아니다. 이 분야에서 통상의 지식을 가진 사람이라면, 본원의 개시를 읽고 이해함으로써, 모든 도시된 전기 구성품이 본 발명의 다양한 측면에 따른 메모리 구조를 포함하도록 제조될 수 있음을 이해할 수 있을 것이다.
도130은 예시적인 전자 시스템(800)의 다양한 실시예의 높은 수준의 구성의 단순화된 블록도이다. 시스템(800)은 메모리 셀의 어레이(804), 어드레스 디코더(806), 열 접속 회로(808), 컬럼 접속 회로(810), 연산 제어를 위한 읽기/쓰기 제어 회로(812), 및 입출력 회로(814)를 갖는 메모리 장치(802)를 포함한다. 메모리 장치(802)는 파워 회로(816)와 센서(820)(예를 들어, 메모리 셀이 낮은 임계 도 전성 상태인지, 높은 임계 비도전성 상태인지를 판단하는 전류센서)를 더 포함한다. 도시된 파워 회로(816)는 파워 공급 회로(880), 기준 전압을 제공하는 회로(882), 펄스로 제1 워드라인을 제공하는 회로(884), 펄스로 제2 워드라인을 제공하는 회로(886), 및 펄스로 비트라인을 제공하는 회로(888)를 포함한다. 시스템(800)은 프로세서(822) 또는 메모리 접속을 위한 메모리 제어기도 포함한다.
메모리 장치(802)는 제어 신호(824)를 와이어링(wiring) 또는 금속화 라인을 통해 프로세서(882)로부터 받는다. 메모리 장치(802)는 입출력 라인을 통해 접속되는 데이터를 저장하기 위해 사용된다. 이 분야에서 통상의 지식을 가진 사람이라면 추가적인 회로와 제어 신호가 제공될 수 있으며, 메모리 장치(802)는 본 발명에 초점을 맞추기 위해 단순화되었음을 이해할 것이다. 프로세서(822) 또는 메모리 장치(802)의 적어도 하나는 본원의 개시에서 앞서 설명된 형태의 메모리 구조를 포함할 수 있다.
본원 개시의 다양한 도시된 시스템은 본 발명에 따른 회로와 구조를 위한 다양한 적용의 일반적인 이해를 제공하며, 본 발명의 측면에 따른 메모리 셀을 이용한 전자 시스템의 모든 요소와 특징을 완전히 설명하는 것은 아니다. 이 분야에서 통상의 지식을 가진 사람이라면 다양한 전자 시스템은 프로세서와 메모리 장치 사이의 통신 시간을 줄이기 위하여 단일 패키지 프로세싱 유닛으로, 또는 단일 반도체 칩으로 제조될 수 있음을 이해할 수 있을 것이다.
메모리 셀에 대한 응용은 메모리 모듈, 장치 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션-특정 모듈용 전자 시스템을 포함할 수 있으며, 다층(multilayer), 다칩(multichip) 모듈을 포함할 수도 있다. 이러한 회로는 시계, 텔레비전, 휴대전화, 개인 컴퓨터, 자동차, 산업 제어 시스템, 항공기 및 기타 다른 다양한 전자 시스템의 하위 구성요소일 수 있다.

Claims (102)

  1. 반도체 기판을 제공하는 단계와,
    상기 기판 위에 제1 물질과 제2 물질을 형성하는 단계로서, 상기 제1, 제2 물질은 서로에 대해 선택적으로 에칭될 수 있고, 상기 제1 물질은 래티스를 형성하고 제2 물질은 상기 래티스의 세크먼트에 의해 서로 이격된 반복하는 영역을 형성하며, 상기 반복 영역은 어레이를 형성하고, 상기 어레이는 제1 축선을 따르는 제1 피치와 상기 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 제2 피치를 가지며, 상기 제2 피치는 상기 제1 피치보다 약 2배 크며,
    상기 래티스의 제1 물질의 적어도 일부를 게이트라인의 하나 이상의 도전성 물질로 대체하는 단계와,
    상기 기판 위에서 위쪽으로 연장된 소스/드레인 영역을 형성하도록 상기 제2 물질의 적어도 일부를 도핑된 반도체 물질로 대체하는 단계를
    포함하는 반도체 구조물을 형성하기 위한 방법.
  2. 제1항에 있어서, 상기 제1 물질의 적어도 일부를 대체하는 단계는 상기 제2 물질의 적어도 일부를 대체하는 단계의 전에 이루어지는 방법.
  3. 제1항에 있어서, 상기 제2 물질의 적어도 일부를 대체하는 단계는 상기 제1 물질의 적어도 일부를 대체하는 단계의 전에 이루어지는 방법.
  4. 제1항에 있어서, 상기 제1 물질은 실리콘 질화물을 포함하며, 상기 제2 물질은 실리콘 이산화물을 포함하는 방법.
  5. 제1항에 있어서, 상기 제1 물질은 본질적으로 실리콘 질화물로 이루어지며, 상기 제2 물질은 본질적으로 실리콘 이산화물로 이루어지는 방법.
  6. 제1항에 있어서, 상기 제1 물질은 실리콘 이산화물을 포함하며, 상기 제2 물질은 실리콘 질화물을 포함하는 방법.
  7. 제1항에 있어서, 상기 제1 물질은 본질적으로 실리콘 이산화물로 이루어지며, 상기 제2 물질은 본질적으로 실리콘 질화물로 이루어지는 방법.
  8. 제1항에 있어서, 상기 게이트라인의 하나 이상의 도전성 물질은 도전성으로 도핑된 실리콘을 포함하는 방법.
  9. 제1항에 있어서, 상기 게이트라인의 하나 이상의 도전성 물질은 하나 이상의 금속을 포함하는 방법.
  10. 제1항에 있어서, 상기 게이트라인의 하나 이상의 도전성 물질은 하나 이상의 금속합금을 포함하는 방법.
  11. 제1항에 있어서, 상기 기판은 단결정 반도체 물질을 포함하며, 상기 위쪽으로 연장된 소스/드레인 영역의 상기 도핑된 반도체 물질의 적어도 일부는 상기 기판의 상기 단결정 반도체 물질로부터 에피택셜하게 성장하는 방법.
  12. 제1항에 있어서,
    상기 기판은 단결정 반도체 물질을 포함하며,
    상기 위쪽으로 연장된 소스/드레인 영역의 상기 도핑된 반도체 물질의 일부는 상기 기판의 단결정 반도체 물질로부터 에피택셜하게 성장한 단결정 물질이며,
    상기 위쪽으로 연장된 소스/드레인 영역의 상기 도핑된 반도체 물질의 일부는 단결정 물질이 아닌 방법.
  13. 제1항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 일부와 전기적으로 연결된 디지트 라인을 형성하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서, 상기 디지트 라인은 상기 위쪽으로 연장된 소스/드레인의 제1 세트와 전기적으로 연결되지만, 상기 소스/드레인 영역의 제2 세트와는 전기적으로 연결되지 않으며, 상기 소스/드레인 영역의 제2 세트에 전기적으로 연결되는 메모리 저장 장치를 형성하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서, 상기 메모리 저장 장치는 커패시터인 방법.
  16. 반도체 기판을 제공하는 단계와,
    상기 기판 위에 질화물 함유 물질의 래티스를 형성하는 단계로서, 상기 래티스는 상기 래티스의 세그먼트에 의해 서로 서로 이격된 비질화물 영역의 어레이를 정의하며,
    상기 래티스의 질화물 함유 물질을 게이트라인의 하나 이상의 도전성 물질로 대체하는 단계와,
    위쪽으로 연장된 소스/드레인 영역을 형성하도록 비질화물 영역을 도핑 반도체 물질로 대체하는 단계를
    포함하는 반도체 구조물을 형성하기 위한 방법
  17. 제16항에 있어서, 상기 어레이는 제1 축선을 따르는 규정된 제1 피치 및 상기 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 규정된 제2 피치를 구비하 며, 상기 제2 피치는 제1 피치보다 큰 방법.
  18. 제17항에 있어서, 상기 제2 피치는 상기 제1 피치보다 약 2배 큰 방법.
  19. 제16항에 있어서, 상기 래티스의 일부만이 상기 게이트라인의 하나 이상의 도전성 물질로 대체되며, 상기 래티스의 일부는 상기 게이트와 상기 수직으로 연장된 소스/드레인 영역 사이에 제공된 유전 물질에 의해 대체되는 방법.
  20. 제16항에 있어서, 상기 질화물 함유 물질은 실리콘 질화물을 포함하는 방법.
  21. 제16항에 있어서, 상기 질화물 함유 물질은 본질적으로 실리콘 질화물로 이루어지는 방법.
  22. 제16항에 있어서, 상기 질화물 함유 물질은 실리콘 질화물로 이루어지는 방법.
  23. 제16항에 있어서, 상기 비질화물 영역을 상기 도핑 반도체 물질로 대체하기 전에 상기 비질화물 영역은 실리콘 이산화물인 방법.
  24. 제16항에 있어서, 상기 비질화물 영역을 도핑 반도체 영역으로 대체하기 전 에 상기 비질화물 영역은 본질적으로 실리콘 이산화물로 이루어지는 방법.
  25. 제16항에 있어서, 상기 비질화물 영역을 도핑 반도체 영역으로 대체하기 전에 상기 비질화물 영역은 실리콘 이산화물로 이루어지는 방법.
  26. 제16항에 있어서, 상기 도핑 반도체 물질은 에피택셜하게 성장한 실리콘을 포함하는 방법.
  27. 제16항에 있어서, 상기 도핑 반도체 물질은 본질적으로 도핑된 에피택셜하게 성장된 실리콘으로 이루어지는 방법.
  28. 제16항에 있어서, 상기 도핑 반도체 물질은 도핑된 에피택셜하게 성장된 실리콘으로 이루어지는 방법.
  29. 제16항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 일부와 전기적으로 연결되는 디지트 라인을 형성하는 단계를 더 포함하는 방법.
  30. 제29항에 있어서, 상기 디지트 라인은 상기 위쪽으로 연장된 소스/드레인 영역의 제1 세트와 전기적으로 연결되지만, 상기 소스/드레인 영역의 제2 세트와는 전기적으로 연결되지 않으며, 상기 소스/드레인 영역의 제2 세트와 전기적으로 연 결되는 메모리 저장 장치를 형성하는 단계를 더 포함하는 방법.
  31. 제30항에 있어서, 상기 메모리 저장 장치는 커패시터인 방법.
  32. 제1 반도체 물질을 제공하는 단계와,
    상기 제1 반도체 물질 위에 산화물 함유 물질을 형성하는 단계와,
    상기 산화물 함유 물질을 통해 연장된 개구들을 형성하는 단계와,
    상기 개구들이 좁아지도록 상기 개구들 내에 질화물 함유 스페이서를 형성하는 단계와,
    상기 제1 반도체 물질 안으로 상기 좁아진 개구들을 연장시키는 단계로서, 상기 좁아진 개구들은 상기 제1 반도체 물질 내에서 연장된 제1 부분 및 상기 제1 부분 위의 제2 부분을 가지며,
    유전 물질을 제공하는 단계로서, 상기 개구들의 제1 부분은 채우고 상기 제2 부분은 채워지지 않은 상태로 남겨두며,
    상기 유전 물질 위에 질화물 함유 물질을 제공하는 단계로서, 상기 개구들의 제2 부분을 채우며,
    상기 산화물 함유 물질을 도핑된 제2 반도체 물질로 대체하는 단계로서, 위쪽으로 연장된 소스/드레인 영역을 형성하며,
    상기 질화물 함유 물질과 상기 질화물 함유 스페이서를 게이트라인의 하나 이상의 도전성 물질로 대체하는 단계를
    포함하는 반도체 구조물을 형성하기 위한 방법
  33. 제32항에 있어서, 상기 잘화물 함유 물질과 질화물 함유 스페이서는 서로 동일한 구성으로 포함하는 방법.
  34. 제32항에 있어서, 상기 질화물 함유 물질과 질화물 함유 스페이서는 실리콘 질화물을 포함하는 방법.
  35. 제32항에 있어서, 상기 질화물 함유 물질과 질화물 함유 스페이서는 본질적으로 실리콘 질화물로 이루어지는 방법.
  36. 제32항에 있어서, 상기 질화물 함유 물질과 질화물 함유 스페이서는 실리콘 질화물로 이루어지는 방법.
  37. 제32항에 있어서, 상기 유전 물질은 제1 유전 물질이며, 상기 위쪽으로 연장된 소스/드레인 영역과 게이트라인 사이에 제2 유전 물질을 제공하는 단계를 더 포함하는 방법.
  38. 제32항에 있어서, 상기 소스/드레인 영역에 전기적으로 연결되는 디지트 라인을 형성하는 단계와, 상기 다른 소스/드레인 영역에 전기적으로 연결되는 커패시 터 구조를 형성하는 단계를 더 포함하는 방법.
  39. 제38항에 있어서, 상기 디지트 라인은 상기 소스/드레인 영역의 상기 일부 위에 형성되는 방법.
  40. 제32항에 있어서, 상기 제1 반도체 물질은 단결정 실리콘이며, 상기 제2 반도체 물질은 상기 제1 반도체 물질로부터 에피택셜하게 성장된 실리콘인 방법.
  41. 제32항에 있어서, 상기 개구는 규정된 수평방향을 따라 길이방향으로 연장된 트렌치이며, 상기 질화물 함유 물질은 제1 질화물 함유 물질이고, 상기 개구 내의 상기 제1 질화물 함유 물질은 상기 수평방향으로 길이방향을 따라 연장된 스트립 형태이며,
    규정된 수직 방향을 따라 연장된 스트립으로 제2 질화물 함유 물질을 형성하는 단계와,
    사기 제2 질화물 함유 물질을 상기 하나 이상의 도전성 물질로 상기 제1 질화물 함유 물질의 대체와 동시에 대체하는 단계를 더 포함하며,
    상기 제1, 제2 질화물 함유 물질은 함께 래티스를 형성하며, 상기 산화물 함유 물질은 기둥의 어레이를 형성하며, 상기 어레이의 개별 기둥은 상기 제1, 제2 질화물 함유 물질의 래티스에 의해 둘러싸이는 방법.
  42. 제41항에 있어서, 상기 제1, 제2 질화물 함유 물질은 서로 동일한 구성을 포함하는 방법.
  43. 제41항에 있어서, 상기 제1, 제2 질화물 함유 물질은 실리콘 질화물을 포함하는 방법.
  44. 제41항에 있어서, 상기 제1, 제2 질화물 함유 물질은 본질적으로 실리콘 질화물로 이루어지는 방법.
  45. 제41항에 있어서, 상기 제1, 제2 질화물 함유 물질은 실리콘 질화물로 이루어지는 방법.
  46. 제1 반도체 물질을 제공하는 단계와,
    상기 제1 반도체 물질 위에 산화물 함유 물질을 형성하는 단계와,
    상기 산화물 함유 물질 위에 하드 마스크층을 형성하는 단계와,
    하드 마스크층을 패턴닝하는 단계로서, 수평방향을 따라 연장된 다수의 이격된 라인들을 형성하고 상기 이격된 라인들은 제1 갭에 의해 분리되며,
    상기 제1 갭이 좁아지도록 상기 하드 마스크를 따라 질화물 함유 스페이서를 형성하는 단계와,
    상기 산화물 함유 물질을 통하여 상기 좁아진 제1 갭들을 연장하는 단계와,
    상기 좁아진 제1 갭들을 제1 질화물 함유 물질로 채우는 단계로서, 상기 제1 질화물 함유 물질은 짝을 이룬 라인의 세트 사이에서 위쪽으로 연장되어 상기 산화물 함유 물질 위에 질화물 함유 기둥을 형성하며, 상기 제1 질화물 함유 물질과 질화물 함유 스페이서는 함께 합쳐져서 상기 산화물 함유 물질 위에 이격된 수평으로 연장된 기둥을 형성하고, 상기 이격된 수평으로 연장된 기둥은 제2 갭들에 의해 분리되며,
    상기 산화물 함유 물질을 통해 상기 제2 갭들을 연장하는 단계와,
    상기 제2 갭들을 제2 질화물 함유 물질로 채우는 단계를
    포함하는 반도체 구조물을 형성하기 위한 방법.
  47. 제46항에 있어서, 상기 산화물 함유 물질은 실리콘 이산화물을 포함하는 방법.
  48. 제46항에 있어서,
    상기 좁아진 제1 갭을 상기 제1 질화물 함유 물질로 채우는 단계는 상기 질화물 함유 스페이서 위에, 결국 제2 갭이 되는 상기 질화물 함유 스페이서 사이의산화물 영역을 지나 상기 제1 질화물 함유 물질을 형성하는 단계를 포함하며,
    상기 제1 질화물 함유 물질과 질화물 함유 스페이서를 이격된 수평으로 연장된 기둥들로 합치는 단계는 상기 영역으로부터 상기 제1 질화물 함유 물질을 제거하고 제2 갭을 형성하기 위하여 상기 제1 질화물 함유 물질을 이방성 에칭하는 단 계를 포함하는 방법.
  49. 제46항에 있어서,
    상기 제1, 제2 질화물 함유 물질은 서로 동일한 구성이며,
    상기 이격된 라인들과 제1 갭들은 제1 수직 피치로 정해진 수직방향을 따라 연장되며, 상기 제1 수직 피치는 상기 라인/제1 갭 쌍과 대응하는 제1 거리를 가지며,
    상기 좁아진 제1 갭 내의 상기 제1 질화물 함유 물질 및 상기 제2 갭 내의 제2 질화물 함유 물질은 상기 산화물 함유 물질의 라인에 의해 서로 이격된 수평으로 연장된 질화물 함유 라인을 형성하며, 산화물 함유 물질의 라인 및 질화물 함유 물질의 라인은 제2 수직 피치를 정의하는 상기 수직 방향을 따라 반복하는 패턴을 형성하며, 상기 제2 수직 피치는 질화물 함유 물질 라인/산화물 함유 물질 라인 쌍에 대응하는 제2 거리를 가지며,
    상기 제2 거리는 상기 제1 거리의 약 1/2인 방법.
  50. 제46항에 있어서, 상기 질화물 함유 스페이서, 제1 질화물 함유 물질 및 제2 질화물 함유 물질은 모두 서로 동일한 구성을 함유하며, 합쳐져서 질화물 함유 래티스를 형성하고, 다수의 트랜지스터 구조를 형성하는 단계를 더 포함하며,
    상기 질화물 함유 래티스의 적어도 일부를 하나 이상의 도전성 게이트라인 물질로 대체하는 단계와,
    상기 산화물 함유 물질의 적어도 일부를 도전성으로 도핑된 소스/드레인 구조물로 대체하는 단계를 포함하는 방법.
  51. 제50항에 있어서, 상기 질화물 함유 스페이서, 제1 질화물 함유 물질과 제2 질화물 함유 물질의 구성은 실리콘 질화물을 포함하는 방법.
  52. 제50항에 있어서, 상기 질화물 함유 스페이서, 제1 질화물 함유 물질과 제2 질화물 함유 물질의 구성은 본질적으로 실리콘 질화물로 이루어지는 방법.
  53. 제50항에 있어서, 상기 질화물 함유 스페이서, 제1 질화물 함유 물질 및 제2 질화물 함유 물질은 실리콘 질화물로 이루어지는 방법.
  54. 반도체 기판과,
    상기 기판 위에 질화물 함유 물질의 래티스와,
    상기 래티스의 세그먼트에 의해 서로 이격된 비질화물 영역의 어레이를
    포함하며,
    상기 어레이는 제1 축선을 따르는 제1 피치와 상기 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 제2 피치를 가지며, 상기 제2 피치는 상기 제1 피치보다 2배 큰 반도체 구조물.
  55. 제54항에 있어서, 상기 질화물 함유 물질은 실리콘 질화물을 포함하는 구조물.
  56. 제54항에 있어서, 상기 질화물 함유 물질은 본질적으로 실리콘 질화물로 이루어지는 구조물.
  57. 제54항에 있어서, 상기 질화물 함유 물질은 실리콘 질화물로 이루어지는 구조물.
  58. 제54항에 있어서, 상기 비질화물 영역은 실리콘 이산화물을 포함하는 구조물.
  59. 제54항에 있어서, 상기 비질화물 영역은 본질적으로 실리콘 이산화물로 이루어지는 구조물.
  60. 제54항에 있어서, 상기 비질화물 영역은 실리콘 이산화물로 이루어지는 구조물.
  61. 반도체 기판과,
    상기 기판 위의 게이트라인 래티스와,
    상기 래티스의 세그먼트에 의해 서로 이격된 비질화물 영역을 포함하며,
    상기 어레이는 제1 축선을 따르는 규정된 제1 피치 및 상기 제1 축선과 실질적으로 직교하는 제2 축선을 따르는 규정된 제2 피치를 구비하며, 상기 제2 피치는 상기 제1 피치의 약 2배이며, 상기 비게이트라인 영역은 위쪽으로 연장되는 소스/드레인 영역을 구비하며, 상기 게이트라인 래티스와 소스/드레인 영역은 함께 다수의 트랜지스터 구조를 형성하여 소스/드레인 영역의 짝은 상기 게이트라인 래트스를 통해 서로 통제가능하게 연결된 반도체 구조물.
  62. 제61항에 있어서, 상기 게이트라인 래티스는 적어도 하나의 금속을 포함하는 구조물.
  63. 제61항에 있어서, 상기 게이트라인 래티스는 적어도 하나의 금속합금을 포함하는 구조물.
  64. 제61항에 있어서, 상기 게이트라인 래티스는 도전성으로 도핑된 실리콘을 포함하는 구조물.
  65. 제61항에 있어서, 상기 게이트라인 래티스는 본질적으로 도전성을 도핑된 실리콘으로 이루어지는 구조물.
  66. 제61항에 있어서, 상기 게이트라인 래티스는 도전성으로 도핑된 실리콘으로 이루어지는 구조물.
  67. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 적어도 일부는 도전성으로 도핑된 에피택셜 실리콘을 포함하는 구조물.
  68. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 적어도 일부는 본질적으로 도전성으로 도핑된 에피택셜 실리콘으로 이루어지는 구조물.
  69. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 적어도 일부는 도전성으로 도핑된 에피택셜 실리콘으로 이루어지는 구조물.
  70. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 적어도 일부는 도전성으로 도핑된 다결정 실리콘을 포함하는 구조물.
  71. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 적어도 일부는 본질적으로 도전성으로 도핑된 다결정 실리콘으로 이루어지는 구조물.
  72. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 적어도 일부는 도전성으로 도핑된 다결정 실리콘으로 이루어지는 구조물.
  73. 제61항에 있어서, 상기 위쪽으로 연장된 소스/드레인 영역의 일부는 본질적으로 도전성으로 도핑된 에피택셜 실리콘이며, 다른 부분은 본질적으로 도전성으로 도핑된 다결정 실리콘으로 이루어지는 구조물.
  74. 제73항에 있어서, 소스/드레인 영역은 본질적으로 도전성으로 도핑된 에피택셜 실리콘으로 이루어지며, 본질적으로 도전성으로 도핑된 다결정 실리콘으로 이루어진 소스/드레인 영역에 통제가능하게 연결되는 구조물.
  75. 제61항에 있어서, 상기 비게이트라인 영역은 상기 게이트라인 래티스로부터 상기 위쪽으로 연장된 소스/드레인 영역을 분리시키는 유전 물질을 포함하는 구조물.
  76. 반도체 기판과,
    상기 기판 위의 게이트라인과,
    상기 기판의 위에 위치하며 상기 게이트라인에 의해 적어도 부분적으로 둘러싸인 위쪽으로 연장된 한 쌍의 소스/드레인 영역과,
    메모리 저장 장치와,
    디지트라인을 포함하며,
    상기 소스/드레인 영역의 하나는 제1 소스/드레인 영역이고 본질적으로 도전 성으로 도핑된 에피택셜 실리콘으로 이루어지며, 다른 소스/드레인 영역은 제2 소스/드레인 영역이고 본질적으로 에피택셜이 아닌 도전성으로 도핑된 실리콘으로 이루어지며, 상기 제1, 제2 소스/드레인 영역은 상기 게이트라인을 통해 서로 통제가능하게 연결되며,
    상기 메모리 저장 장치는 상기 제1 소스/드레인 영역 또는 제2 소스/드레인 영역에 전기적으로 연결되며,
    상기 디지트 라인은 상기 제1, 제2 소스/드레인 영역에 전기적으로 연결되지만, 상기 메모리 저장 장치에는 전기적으로 연결되지 않는 메모리 장치 구조.
  77. 제76항에 있어서, 상기 메모리 저장 장치는 상기 제1 소스/드레인 영역에 전기적으로 연결되는 구조.
  78. 제76항에 있어서, 상기 메모리 저장 장치는 상기 제2 소스/드레인 영역은 전기적으로 연결되는 구조.
  79. 제76항에 있어서, 상기 디지트 라인 및 메모리 저장 장치는 상기 제1, 제2 소스/드레인 영역 위에 있는 구조.
  80. 제76항에 있어서, 상기 제1, 제2 소스/드레인 영역은 제1 수평 단면폭과 제2 수평 단면폭을 각각 구비하며, 상기 제1, 제2 수평 단면폭은 서로 대체로 동일한 구조.
  81. 제76항에 있어서, 제1, 제2 소스/드레인 영역은 제1 수평 단면폭 및 제2 수평 단면폭을 각각 구비하며, 상기 제1, 제2 수평 단면폭은 서로 대체로 동일하지 않은 구조.
  82. 제81항에 있어서, 상기 제2 수평 단면폭은 상기 제1 수평 단면폭보다 작은 구조.
  83. 제81항에 있어서, 상기 제1 수평 단면폭은 상기 제2 수평 단면폭보다 작은 구조.
  84. 제81항에 있어서, 상기 메모리 저장 장치는 커패시터인 구조.
  85. 제81항에 있어서, 상기 메모리 저장 장치와 게이트라인은 함께 디램 셀로 구비되는 구조.
  86. 제85항의 구조를 포함하는 전자 시스템.
  87. 반도체 기판과,
    상기 기판 위의 게이트라인과,
    상기 기판 위에 위치하며 상기 게이트라인에 의해 적어도 부분적으로 둘러싸인 위쪽으로 연장된 한 쌍의 소스/드레인 영역과,
    메모리 저장 장치와,
    디지트 라인을 포함하며,
    상기 소스/드레인 영역의 하나는 제1 소스/드레인 영역이고 다른 소스/드레인 영역은 제2 소스/드레인 영역이며,
    상기 메모리 저장 장치는 전기적으로 상기 제1 소스/드레인 영역에 연결되며,
    상기 디지트 라인은 상기 제2 소스/드레인 영역에 전기적으로 연결되며,
    상기 제1 소스/드레인 영역은 제1 도전성 형태로 도핑된 최상부 영역 및 상기 제1 도전성 형태의 반대인 제2 도전성 형태로 도핑된 나머지 부분을 갖는 본질적으로 제1 도전성 도핑 반도체 물질로 이루어지며,
    상기 제1 소스/드레인 영역은 상기 제1 도전성 형태로 도핑된 최상부 영역 및 제2 도전성 형태로 도핑된 나머지 부분을 갖는 본질적으로 제2 도전성 도핑 반도체 물질로 이루어지며,
    상기 기판은 상기 제1, 제2 소스/드레인 영역 사이에 연장되며 상기 제2 도전성 형태로 도핑된 세그먼트를 구비하는 메모리 장치 구조.
  88. 제87항에 있어서, 상기 제1 도전성 형태는 n-형태이고, 상기 제2 도전성 형 태는 p-형태인 구조.
  89. 제87항에 있어서, 상기 제1 도전성 형태는 p-형태이고, 상기 제2 도전성 형태는 n-형태인 구조.
  90. 제87항에 있어서, 상기 디지트 라인은 상기 제2 소스/드레인 영역 위에 있는 구조.
  91. 제87항에 있어서, 상기 제1, 제2 도전성으로 도핑된 반도체 물질 중 하나는 본질적으로 도전성으로 도핑된 에피택셜 반도체 물질로 이루어지며, 다른 하나는 본질적으로 에피택셜이 아닌 도전성으로 도핑된 반도체 물질로 이루어지는 구조.
  92. 제91항에 있어서, 상기 제1 도전성 도핑 반도체 물질은 본질적으로 도전성 도핑 에피택셜 반도체 물질로 이루어지는 구조.
  93. 제91항에 있어서, 상기 제2 도전성 도핑 반도체 물질은 본질적으로 도전성 도핑 에피택셜 반도체 물질로 이루어지는 구조.
  94. 제87항에 있어서, 상기 메모리 저장 장치와 게이트라인은 함께 디램 셀로 구비되는 구조.
  95. 제94항의 구조를 포함하는 전자 시스템.
  96. 반도체 기판과,
    상기 기판 위의 게이트라인과,
    상기 기판 위에 위치하고 상기 게이트라인에 의해 적어도 부분적으로 둘러싸인 위쪽으로 연장된 한 쌍의 소스/드레인 영역과,
    메모리 저장 장치와,
    디지트 라인을 포함하며,
    상기 소스/드레인 영역의 하나는 제1 소스/드레인 영역이고 다른 소스/드레인 영역은 제2 소스/드레인 영역이며,
    상기 메모리 저장 장치는 상기 제1 소스/드레인 영역에 전기적으로 연결되며,
    상기 디지트 라인은 상기 제2 소스/드레인 영역에 전기적으로 연결되며,
    상기 제1 소스/드레인 영역은 n+로 도핑된 최상부의 영역 및 n-로 도핑된 나머지 부분을 갖는 제1 도전성 도핑 반도체 물질로 본질적으로 이루어지며,
    상기 제2 소스/드레인 영역은 n+로 도핑된 최상부의 영역 및 p로 도핑된 나머지 부분을 갖는 제2 도전성 도핑 반도체 물질로 본질적으로 이루어지며,
    상기 기판은 상기 제1 소스/드레인 영역에 옴적으로 연결되고 n-로 도핑된 제1 도전성 도핑 확산 영역과, 상기 제2 소스/드레인 영역에 옴적으로 연결되고 p- 로 도핑된 제2 도전성 도핑 확산 영역과, 상기 제1 도전성 도핑 확산 영역으로부터 상기 제2 도전성 도핑 확산 영역으로 연장되며 p--로 도핑된 세그먼트를 구비하는 메모리 장치 구조.
  97. 제96항에 있어서, 제1, 제2 도전성 도핑 반도체 물질은 본질적으로 에피택셜 실리콘으로 이루어지는 구조.
  98. 제96항에 있어서, 상기 제1, 제2 도전성 도핑 반도체 물질 중 하나는 본질적으로 도전성 도핑 에피택셜 실리콘으로 이루어지며, 다른 하나는 본질적으로 에피택셜이 아닌 도전성 도핑 실리콘으로 이루어지는 구조.
  99. 제98항에 있어서, 에피택셜이 아닌 상기 도전성 도핑 실리콘은 도전성 도핑 다결정 실리콘인 구조.
  100. 제98항에 있어서, 상기 제2 도전성 도핑 반도체 물질은 본질적으로 도전성 도핑 에피택셜 실리콘으로 이루어지는 구조.
  101. 제98항에 있어서, 상기 메모리 저장 장치와 게이트라인은 함께 디램 셀로 구비되는 구조.
  102. 제101항의 구조를 포함하는 전자 시스템.
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