CN115568211A - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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Abstract

本公开提供一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括提供基底；在基底上形成多个初始有源柱；在初始有源柱之间形成栅极层；在栅极层和初始有源柱上形成第一介质层；在第一介质层内形成多个开口；通过开口去除部分初始有源柱以形成有源柱；去除部分栅极层以形成隔离沟槽和字线，使位于同一行上相邻两个有源柱位于隔离沟槽的两侧。本公开通过使同一行中相邻的两个有源柱分隔在隔离结构的两侧，增加了相邻字线上位于同一列的两个有源柱之间的间距，降低了相邻字线之间的信号干扰，提高了半导体结构的性能。

Description

半导体结构的制备方法及半导体结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
在动态随机存储器(Dynamic random access memory，简称DRAM)发展进程中，增大器件集成度的方法包括减小存储单元阵列器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应。因此通过改善存储单元拓扑结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。例如，现有的主流工艺通过采用6F2单元代替现有技术中的8F2单元，以显著提升DRAM的集成度。而未来趋势是朝着存储密度更大的4F2 DRAM存储单元发展，需要存储单元的长度和宽度均为2F。
在4F2单元结构中，字线晶体管的结构也发生了相应的变化，随着字线间距和存储器阵列的隔离结构不断缩小，字线与字线之间相互干扰变得越来越强，降低了半导体结构的性能。
发明内容
鉴于上述问题，本公开实施例提供一种半导体结构的制备方法及半导体结构，通过使同一行中相邻的两个有源柱分隔在隔离结构的两侧，增加了相邻字线上位于同一列的两个有源柱之间的间距，降低了相邻字线之间的信号干扰，提高了半导体结构的性能。
为了实现上述目的，本公开实施例提供如下技术方案：
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：
提供基底；
在所述基底上形成多个初始有源柱，多个所述初始有源柱呈阵列排布；
在所述初始有源柱之间形成栅极层，所述栅极层与所述初始有源柱的侧壁相连；
在所述栅极层和所述初始有源柱上形成第一介质层；
在所述第一介质层内形成沿所述初始有源柱行排列方向延伸的开口，所述开口在所述基底上的投影与同一行上所述初始有源柱在所述基底上的投影部分重合，且同一行上相邻两个所述初始有源柱在所述基底上的投影与所述开口在所述基底上的投影未重合的部分分别位于所述开口的两侧；
去除暴露在所述开口内的初始有源柱以形成有源柱；以及去除暴露在所述开口内的所述栅极层以形成隔离沟槽和字线，其中，位于同一行上相邻两个所述有源柱位于所述隔离沟槽的两侧。
如上所述的半导体结构的制备方法，其中，所述隔离沟槽包括至少一个第一段、至少一个第二段和至少一个第三段；
沿同一行的所述有源柱的排列方向上，所述第一段和所述第二段依次错位设置，所述第三段用于连接相邻设置的所述第一段和所述第二段；
在同一行相邻两个所述有源柱中，所述有源柱分别位于所述第一段和所述第二段的不同侧。
如上所述的半导体结构的制备方法，其中，所述在提供基底的步骤之后，在所述基底上形成多个所述初始有源柱的步骤之前，所述制备方法还包括：
在所述基底内形成多条位线结构，多条所述位线结构在所述基底上沿所述有源柱的行方向间隔排布，其中，所述位线结构包括位线以及设置在所述位线上的位线接触部，所述位线接触部的顶面与所述基底的顶面平齐。
如上所述的半导体结构的制备方法，其中，所述在所述基底内形成多条位线结构的步骤中，包括：
在所述基底内形成多个沿所述有源柱的行方向间隔排布的第一凹槽；
在所述第一凹槽的内壁上形成第一阻挡层，且所述第一阻挡层的顶面低于所述基底的顶面；
在所述第一凹槽内填充第一导电层，所述第一导电层的顶部与所述第一阻挡层的顶部齐平；
在所述第一导电层上形成多晶硅层，所述多晶硅层的顶面与所述基底的顶面平齐。
如上所述的半导体结构的制备方法，其中，所述在所述第一导电层上形成多晶硅层的步骤之后，所述制备方法还包括：
通过离子注入技术对所述多晶硅层进行离子掺杂。
如上所述的半导体结构的制备方法，其中，所述在所述基底上形成多个初始有源柱的步骤中，包括：
在所述基底上依次形成层叠设置的第二介质层和第一掩膜层；
去除部分所述第一掩膜层和部分所述第二介质层，以形成多个间隔设置的第二凹槽，每个所述第二凹槽暴露出所述位线结构的顶面；
在所述第二凹槽内形成初始有源柱，所述初始有源柱包括沟道区以及分别设置在所述沟道区两端的源极和漏极。
如上所述的半导体结构的制备方法，其中，所述在所述第二凹槽内形成初始有源柱的步骤之前，所述制备方法还包括：
在所述第二凹槽的侧壁上形成第一氧化层，所述第一氧化层的顶面与被保留下来的所述第一掩膜层顶面平齐；
去除所述第二凹槽底部的所述第一氧化层，并暴露出所述位线结构。
如上所述的半导体结构的制备方法，其中，所述在所述第二凹槽内形成初始有源柱，所述初始有源柱包括沟道区以及分别设置在所述沟道区两端的源极和漏极的步骤中，包括：
在所述第二凹槽内形成硅柱，所述多晶硅中掺杂离子向所述硅柱扩散，以使所述硅柱朝向所述位线接触部的一端形成漏极；
对所述硅柱远离所述位线接触部的一端进行离子掺杂，以形成源极；
所述硅柱位于所述源极和所述漏极之间的区域构成所述初始有源柱的沟道区。
如上所述的半导体结构的制备方法，其中，所述在形成覆盖所述栅极层和所述初始有源柱的第一介质层的步骤之后，所述制备方法还包括：
在所述第一介质层上形成第二掩膜层；
图形化所述第二掩膜层，以在所述第二掩膜层内形成多个开口区；
在所述第一介质层内形成沿所述初始有源柱行排列方向延伸的开口的步骤中包括：
去除暴露在所述开口区内的第一介质层，以在所述第一介质层内形成多个所述开口。
如上所述的半导体结构的制备方法，其中，所述在所述第一介质层内形成多个所述隔离沟槽的步骤之后，所述制备方法还包括：
在所述隔离沟槽内形成隔离结构，所述隔离结构延伸至所述隔离沟槽外，并覆盖在所述栅极层和所述有源柱上。
如上所述的半导体结构的制备方法，其中，所述在所述第二凹槽内形成初始有源柱的步骤之后，在所述有源柱之间形成栅极层的步骤之前，所述制备方法还包括：
去除所述第一掩膜层和所示第一氧化层，以形成填充区，所述填充区暴露出所述初始有源柱的外周面；
在所述填充区内形成第二氧化层，所述第二氧化层包裹在所述初始有源柱的外表面，并与被保留下来的所述第二介质层连接，所述第二氧化层与被保留下来的所述第二介质层围成第三凹槽。
如上所述的半导体结构的制备方法，其中，所述在所述有源柱之间形成栅极层的步骤中，包括：
在所述第三凹槽的内壁上形成第二阻挡层；
在所述第二阻挡层围成的区域内形成第二导电层，所述第二导电层的顶面与所述第二阻挡层的顶面平齐。
如上所述的半导体结构的制备方法，其中，以平行于所述基底的平面为横截面，所述有源柱的横截面形状包括弧形段以及连接所述弧形段端部的直线段，所述弧形段的弧形开口朝向所述隔离沟槽设置，且所述直线段与所述隔离沟槽的边界邻近。
本公开实施例的第二方面提供一种半导体结构，其包括：
基底；
多个有源柱，多个所述有源柱呈阵列排布在所述基底上；
设置于所述基底上的多个隔离结构，所述隔离结构包括相对设置的第一侧和第二侧，所述隔离结构沿同一行所述有源柱排列方向延伸，以将同一行中相邻的两个所述有源柱分隔在所述隔离结构的两侧。
如上所述的半导体结构，其中，以平行于所述基底的表面为横截面，所述有源柱的横截面形状包括弧形段以及连接所述弧形段端部的直线段，其中同一列中的数个所述有源柱的所述弧形段朝向一致，相邻两列中的所述有源柱的所述弧形段朝向相反。
如上所述的半导体结构，其中，所述隔离结构包括至少一个第一隔离段、至少一个第二隔离段和至少一个第三隔离段，所述第一隔离段和所述第二隔离段依次错位设置，所述第三隔离段用于连接相邻设置的所述第一隔离段和所述第二隔离段；
在同一行相邻两个所述有源柱中，其中一个所述有源柱位于第一隔离段的一侧，另一个所述有源柱位于所述第二隔离段的另一侧。
如上所述的半导体结构，其中，所述半导体结构还包括在所述基底中的多个位线结构，所述位线结构沿同一列所述有源柱排列方向延伸，其中所述位线结构的顶部与所述有源柱的底部连接。
如上所述的半导体结构，其中，所述位线结构包括位线以及设置在所述位线上的位线接触部；
所述位线包括第一导电层和包裹在所述第一导电层外的第一阻挡层；
所述位线接触部位于所述第一导电层上方，且与所述第一导电层连接，所述位线接触部的上顶面与所述基底的上顶面平齐。
如上所述的半导体结构，其中，所述半导体结构还包括位于所述隔离结构之间且与所述隔离结构延伸方向相同的多个字线，所述字线与相邻所述隔离结构之间的所述有源柱相连。
本公开实施例所提供的半导体结构的制备方法及半导体结构中，通过使同一行中相邻的两个有源柱分隔在隔离结构的两侧，增加了相邻字线上位于同一列的两个有源柱之间的间距，降低了相邻字线之间的信号干扰，提高了半导体结构的性能。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构的制备方法及半导体结构所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中提供的半导体结构中有源柱的示意图；
图2为相关技术中提供的半导体结构的俯视方向的示意图；
图3为本公开实施例提供的半导体结构的制备方法的工艺流程图；
图4为本公开实施例提供的半导体结构的制备方法制备而成的半导体结构俯视方向的示意图；
图5为本公开实施例提供的半导体结构的制备方法中形成第一凹槽的示意图；
图6为本公开实施例提供的半导体结构的制备方法中形成位线和多晶硅层的示意图；
图7为本公开实施例提供的半导体结构的制备方法中形成位线接触部的示意图；
图8为本公开实施例提供的半导体结构的制备方法中形成位线结构的示意图；
图9为本公开实施例提供的半导体结构的制备方法中形成第二介质层和第二掩膜层的示意图；
图10为本公开实施例提供的半导体结构的制备方法中形成第二掩膜开口的示意图；
图11为本公开实施例提供的半导体结构的制备方法中形成第二凹槽的示意图；
图12为本公开实施例提供的半导体结构的制备方法中形成第一初始氧化层的示意图；
图13为本公开实施例提供的半导体结构的制备方法中形成第一氧化层的示意图；
图14为本公开实施例提供的半导体结构的制备方法中形成硅柱的示意图；
图15为本公开实施例提供的半导体结构的制备方法中形成初始有源柱的示意图；
图16为本公开实施例提供的半导体结构的制备方法中形成填充区的示意图；
图17为本公开实施例提供的半导体结构的制备方法中形成第三凹槽的示意图；
图18为本公开实施例提供的半导体结构的制备方法中形成第二初始阻挡层的示意图；
图19为本公开实施例提供的半导体结构的制备方法中形成第二初始导电层的示意图；
图20为本公开实施例提供的半导体结构的制备方法中形成栅极层的示意图；
图21为本公开实施例提供的半导体结构的制备方法中形成第二掩膜层和第二掩膜开口的示意图；
图22为图21中的纵向剖面图；
图23为本公开实施例提供的半导体结构的制备方法中形成开口的示意图；
图24为图23中的纵向剖面示意图；
图25为本公开实施例提供的半导体结构的制备方法中隔离沟槽的示意图；
图26为图25中a-a方向的示意图；
图27为图25中b-b方向的示意图；
图28为本公开实施例提供的半导体结构的制备方法中形成隔离材料的示意图；
图29为图28中的纵向剖面示意图；
图30为本公开实施例提供的半导体结构的俯视方向的示意图；
图31为图30中a-a方向的示意图(形成隔离结构的示意图)；
图32为图30中b-b方向的示意图(形成隔离结构的示意图)；
图33为本公开实施例提供的半导体结构中有源柱的示意图。
具体实施方式
随着动态随机存储器(Dynamic random access memory，简称DRAM)发展进程中，增大器件集成度的方法包括减小存储单元阵列器件特征尺寸和改善单元结构。但随着存储单元阵列器件特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应。因此，通过改善存储单元拓扑结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。例如，现有的主流工艺通过采用6F2单元代替现有技术中的8F2单元，以显著提升DRAM的集成度。而未来趋势是朝着存储密度更大的4F2 DRAM存储单元发展，需要存储单元的长度和宽度均为2F。
在4F2单元结构中，字线晶体管的结构也发生了相应的变化。如图1和图2所示，相关技术中的晶体管包括基底10、在基底内形成的多个位线结构20，以及呈阵列排布在基底上的多个有源柱30，晶体管还包括用于连接同一行中相邻有源柱30的多条字线150，以及用于分隔两条相邻字线150的隔离结构160。其中，有源柱30上形成环形的栅极层40，位线结构20的延伸方向与字线150的延伸方向可以相互垂直。随着字线间距和存储器阵列的隔离结构不短缩小，字线与字线之间的相互干扰变得越来越强，大大降低了半导体结构的性能。
因此，在本公开实施例中的半导体结构制备过程中，通过使同一行中相邻的两个有源柱分隔在隔离结构的两侧，增加了相邻字线上位于同一列的两个有源柱之间的间距，降低了相邻字线之间的信号干扰，提高了半导体结构的性能。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
图3是本公开实施例提供的半导体结构的制备方法的流程图，图4为半导体结构俯视方向的示意图，图5～图33为半导体结构的制备方法中各个阶段的示意图，下面结合图4～图33对半导体结构的制备方法进行详细的介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图3所示，本公开实施例提供的一种半导体结构的制备方法，包括以下的步骤：
步骤S100：提供基底。
示例性地，如图4所示，基底10作为存储器的支撑部件，用于支撑设在其上的其他部件。其中，基底10的材质可以包括单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅等，或者本领域技术人员已知的其他材料。
需要说明的是，在提供基底的步骤之后，还可以在基底内形成位线结构20，以便于位线结构20与后续形成晶体管的源极连接，在基底10形成位线结构20包括以下步骤：
步骤S110：在基底10内形成多个沿第一方向间隔排布的第一凹槽101。
示例性地，如图5所示，可以通过沉积工艺在基底10上形成第三掩膜层50，然后图形化第三掩膜层50，以在第三掩膜层50形成多个沿第一方向间隔排布的第三掩膜开口501。
可以在第三掩膜层50上形成第一光刻胶层，通过曝光或显影刻蚀的方式在第一光刻胶层上形成第三掩膜图案，以具有第三掩膜图案的第一光刻胶层作为掩膜版，去除部分第三掩膜层，以形成多个间隔设置的第三掩膜开口501。
本实施例通过将第三掩膜图案转移到第三掩膜层，再以第三掩膜层作为掩膜版，刻蚀基底，可以提高图案化转移的精度，提高半导体结构的性能。
待形成第三掩膜开口501之后，采用刻蚀液或者刻蚀气体，去除暴露在每个第三掩膜开口501内的基底10，以在基底10内形成多个第一凹槽101。
步骤S120：在第一凹槽101的内壁上形成第一阻挡层211，且第一阻挡层211的顶面低于基底10的顶面。
示例性地，如图6所示，可以通过原子层沉积工艺在第一凹槽101的内壁上形成第一初始阻挡层，且第一初始阻挡层延伸至第一凹槽101的外部，并覆盖在基底10的顶面上。
去除位于基底10的顶面上的第一初始阻挡层，以及位于第一凹槽101的内壁上的部分第一初始阻挡层，保留在第一凹槽101的内壁上的第一初始阻挡层，构成第一阻挡层211。
其中，第一阻挡层211的材质包括氮化钛等导电材质，第一阻挡层211既具有导电性能，也能防止后续形成的第一导电层212中的导电材质向基底内扩散。
步骤S130：在第一凹槽101内填充第一导电层212，第一导电层212的顶部与第一阻挡层211的顶部齐平。
位于其中一个第一凹槽100内的第一导电层212以及包裹在该第一导电层212外部的第一阻挡层211构成一条位线21，多条位线21在基底10上沿所第一方向间隔排布。
其中，第一导电层212的材质包括钨等导电材质。
步骤S140：在第一导电层212上形成多晶硅层220a，多晶硅层220a的顶面与基底10的顶面平齐。
示例性的，如图7所示，可以采用物理气相沉积工艺或者化学气相沉积工艺，在第一导电层212上形成多晶硅层220a，该多晶硅层填充满第一导电层212与基底10所围成的区域。
待形成多晶硅层220a之后，可以通过离子注入技术对多晶硅层进行离子掺杂，以使得经离子掺杂的多晶硅层220形成位线接触部22。
之后，去除基底10顶面上被保留下来的第三掩膜层50。
需要说明的是，在本实施例中，可以向多晶硅层220a中掺入N型离子，例如，磷离子，使得多晶硅层形成N型多晶硅；也可以是向多晶硅层220a中掺入P型离子，例如，硼离子，使得多晶硅层形成P型多晶硅。
步骤S200：在基底10上形成多个初始有源柱310，多个初始有源柱310呈阵列排布。
示例性地，步骤S210：在基底10上依次形成层叠设置的第二介质层60和第一掩膜层70。
如图9所示，可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在基底10上形成层叠设置的第二介质层60和第一掩膜层70。
第一掩膜层70可以是单层结构，也可以是叠层结构。当第一掩膜层70为叠层结构时，第一掩膜层70可以包括依次层叠设置在第二介质层60上的正硅酸乙酯(tetraethoxysilane，TEOS)层、旋涂碳(SOC)层、氮氧化硅(SiON)层、旋涂碳(SOC)层和氮氧化硅(SiON)层。
其中，第二介质层60的材质包括氮化硅等材质。
步骤S220：去除部分第一掩膜层70和部分第二介质层60，以形成多个间隔设置的第二凹槽200，每个第二凹槽200暴露出位线结构20的顶面。
示例性的，如图10所示，可以图形化第一掩膜层70，以在第一掩膜层70上形成多个沿第一方向间隔排布的第一掩膜开口701。
如图9至图11所示，可以在第一掩膜层70上形成第二光刻胶层80，通过曝光或显影刻蚀的方式在第二光刻胶层80上形成第一掩膜图案，以具有第一掩膜图案的第二光刻胶层80作为第二掩膜版，去除部分第一掩膜层70，以形成多个间隔设置的第一掩膜开口701。其中，第一掩膜开口701的宽度大于第一凹槽101的宽度。
待形成第一掩膜开口701之后，采用刻蚀液或刻蚀气体对保留下来的第一掩膜层70和第二介质层60进行刻蚀，并去除暴露在每个第一掩膜开口701内的第一掩膜层70和第二介质层60，从而使每个第二凹槽200暴露出与其相对应的位线结构20的顶面。
步骤S221：在第二凹槽200的侧壁上形成第一氧化层90，第一氧化层90的顶面与被保留下来的第一掩膜层70顶面平齐。
示例性的，如图12所示，可以通过原子层沉积工艺在第二凹槽200的内壁上形成第一初始氧化层901，且第一初始氧化层901延伸至第二凹槽200外，并覆盖在保留下来的第一掩膜层70的顶面上。通过湿法刻蚀去除位于第一掩膜层70顶面上的第一初始氧化层901。
步骤S222：去除第二凹槽200底部的第一氧化层90，并暴露出位线结构20。
示例性的，如图13所示，通过湿法刻蚀继续刻蚀步骤S221中的第二凹槽200底部的第一初始氧化层901，并通过第二凹槽200暴露出位线结构20。其中，保留在第二凹槽200的内壁上的第一初始氧化层901构成第一氧化层90。
步骤S230：在第二凹槽200内形成初始有源柱31，初始有源柱31包括沟道区31c以及分别设置在沟道区31c两端的源极31a和漏极31b。
示例性地，步骤S231：在第二凹槽200内形成硅柱100，经离子掺杂的多晶硅层220中掺杂离子向硅柱100扩散，以使硅柱100朝向位线接触部22的一端形成漏极31b。
如图14所示，可以通过化学气相沉积工艺或物理气相沉积工艺在第二凹槽200内形成硅柱100。然后，位线结构20中经离子掺杂的多晶硅层220中掺杂离子通过退火扩散工艺向硅柱100的一端扩散，以使硅柱100的该端构成漏极31b，以便于该漏极31b与位线接触部22连接。
步骤S232：对硅柱100远离位线接触部22的一端进行离子掺杂，以形成源极31a。
示例性的，如图15所示，可以通过离子注入技术对硅柱100远离位线接触部22的一端进行离子掺杂，并构成源极31a，以便于该源极31a与电容器等部件连接。其中，硅柱100上位于源极31a和漏极31b之间的区域构成初始有源柱31的沟道区31c。
其中，第一方向即为呈阵列排布的初始有源柱31的行排列延伸方向。
步骤S300：在初始有源柱31之间形成栅极层40，栅极层40与初始有源柱31的侧壁相连。
示例性的，步骤S310：去除第一掩膜层70和第一氧化层90，以形成填充区41，该填充区41暴露出初始有源柱31的外周面。
如图16所示，可以通过清洗或干法刻蚀去除第一掩膜层70和第一氧化层90。
步骤S320：在填充区41内形成第二氧化层110，第二氧化层110包裹在初始有源柱31的外表面，并与被保留下来的第二介质层60连接，第二氧化层110与被保留下来的第二介质层60围成第三凹槽42。
如图17所示，可以通过原子层沉积工艺在初始有源柱31的外表面形成一层第二氧化层110。需要说明的是，第二氧化层110为栅氧化层。
步骤S330：在第三凹槽42的内壁上形成第二阻挡层410，在第二阻挡层410围成的区域内形成第二导电层420，第二导电层420的顶面与第二阻挡层410的顶面平齐。
示例性的，如图18至图20所示，可以通过原子层沉积工艺在第三凹槽42的内壁上形成第二初始阻挡层410a，且第二初始阻挡层410a延伸至第三凹槽42的外部，并覆盖在第二氧化层110和被保留下来的第二介质层60的顶面上。
之后，可以通过原子层沉积工艺在第二初始阻挡层410a上沉积第二初始导电层420a，第二初始导电层420a的沉积高度超出初始有源柱31顶面上沉积的第二初始阻挡层410a预定高度。
之后，可以通过湿法刻蚀去除部分厚度的第二初始导电层420a和部分厚度的第二初始阻挡层410a，保留在第三凹槽42内的第二初始阻挡层410a构成第二阻挡层410，保留在第二阻挡层410上的第二初始导电层420a构成第二导电层420。其中，沿基底10高度延伸方向，第二导电层420的顶部与第二阻挡层410的顶部平齐。第二阻挡层410和第二导电层420构成栅极层40，且该栅极层40与初始有源柱31的侧壁相连，设置在初始有源柱31侧壁两侧。
其中，第二阻挡层410的材质包括氮化钛等导电材质，第二阻挡层410既具有导电性能，也能防止后续形成的第二导电层420中的导电材质向基底内扩散。第二导电层420的材质包括钨等导电材质。
步骤S400：在栅极层40和初始有源柱31上形成第一介质层120。
示例性的，如图21所示，可以通过原子层沉积工艺、化学气相沉积工艺和物理气相沉积工艺在栅极层40和初始有源柱31上形成第一介质层120。其中，沿基底高度延伸方向，第一介质层120的沉积高度高出初始有源柱31预定高度。
其中，第一介质层120的材质包括层叠设置的氮化硅层120a和TEOS层120b。
步骤S500：在第一介质层120内形成沿初始有源柱31行排列方向延伸的开口300，开口300在基底10上的投影与同一行上初始有源柱31在基底10上的投影部分重合，且同一行上相邻两个初始有源柱31在基底10上的投影与开口300在基底10上的投影未重合的部分分别位于开口300的两侧。
示例性的，如图21所示，步骤S510：在第一介质层120上形成第二掩膜层130。
可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在第一介质层120上沉积形成第二掩膜层130。
其中，第二掩膜层130可以是单层结构，也可以是叠层结构。当第二掩膜层130为叠层结构时，如图21和图22所示，第二掩膜层130可以包括依次层叠设置在第一介质层120上的旋涂碳(SOC)层130a和氮氧化硅(SiON)层130b。
步骤S520：然后图形化第二掩膜层130，以在第二掩膜层130上形成多个开口区，其中，开口区沿初始有源柱31行排列延伸方向间隔布置。
可以在第二掩膜层130上形成第三光刻胶层，通过曝光或显影刻蚀的方式在第三光刻胶层上形成第二掩膜图案，以具有第二掩膜图案的第三光刻胶层作为掩膜版，去除部分第二掩膜层，以形成多个间隔设置的第二掩膜开口1301。
本实施例通过将第二掩膜图案转移到第二掩膜层130，再以第二掩膜层作为掩膜版，刻蚀第二掩膜层130，可以提高图案化转移的精度，提高半导体结构的性能。
待形成第二掩膜开口1301之后，采用刻蚀液或者刻蚀气体，去除暴露在每个第二掩膜开口1301内的第二掩膜层130，以在第二掩膜层上内形成多个开口区。
步骤S530：在第一介质层120内形成沿初始有源柱31行排列方向延伸的开口300。
示例性的，如图23和图24所示，去除第二掩膜层130，并去除暴露在开口区内的第一介质层120，以在第一介质层120内形成沿初始有源柱31行排列方向延伸设置的开口300。其中该开口在基底10上的投影与同一行上初始有源柱31在基底10上的投影部分重合，同时，同一行上相邻两个初始有源柱31在基底10上的投影与开口300在基底10上的投影未重合部分分别位于开口300的两侧。
步骤S600：去除暴露在开口300内的初始有源柱31以形成有源柱30；以及去除暴露在开口300内的栅极层40以形成隔离沟槽140和字线150，其中，位于同一行上相邻两个有源柱30位于隔离沟槽140的两侧。
示例性的，如图26、图27和图33所示，可以通过湿法刻蚀去除部分第一介质层120。然后继续往下刻蚀，去除暴露在开口300内的初始有源柱31，被保留下来的初始有源柱31构成有源柱30。去除开口300内的栅极层40，同一列中相邻两个有源柱31之间去除的区域构成相邻两行有源柱30之间的隔离沟槽140，同时最终被保留下来的第二阻挡层410和最终被保留下来的第二导电层420构成字线150。其中位于同一行上相邻的两个有源柱31位于隔离沟槽140的两侧。
图25示出了隔离沟槽140在基底10上的投影形状。其中，隔离沟槽140包括至少一个第一段140a、至少一个第二段140b和至少一个第三段140c。
其中，沿同一行的有源柱30的排列方向上，第一段140a和第二段140b依次错位设置，第三段140c用于连接相邻设置的第一段140a和第二段140b。在同一行相邻两个有源柱30中，分别位于第一段140a和第二段140b的不同侧，且同一行相邻两个有源柱30之间设有第三段140c。即将同一行中相邻两个有源柱30分隔在隔离沟槽140的两侧。
本实施例中，以平行于基底10的平面为横截面，有源柱30的横截面形状包括弧形段以及连接弧形段端部的直线段，弧形段的弧形开口朝向隔离沟槽140设置，且直线段与隔离沟槽140的边界邻近。其中，有源柱30上弧形段的弧形可以是优弧或半圆弧。从而增加了相邻字线上位于同一列的两个有源柱30之间的间距，进而降低了相邻字线之间的信号干扰，提高了半导体结构的性能。
需要说明的是，在隔离沟槽140和字线150形成的步骤之后，还可以包括在隔离沟槽140内形成隔离结构160，隔离结构160延伸至隔离沟槽140外，并覆盖在栅极层40和有源柱30上。在隔离沟槽140内形成隔离结构160包括以下步骤：
步骤S710：在隔离沟槽140内填充隔离材料170。
示例性的，如图28和图29所示，可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺，在隔离沟槽140内沉积隔离材料170，且沿基底10高度延伸方向，隔离材料170的沉积厚度高出有源柱30预定高度。
步骤S720：去除部分隔离材料170、部分第一介质层120和部分第二氧化层110，以形成隔离结构160。
示例性的，如图30至图32所示，沿有源柱30的源极31a至其漏极31b方向，可以通过湿法刻蚀去除有源柱30的源极31a顶面上的部分隔离材料170、部分第一介质层120和部分第二氧化层110，使有源柱30的源极31a暴露出来，以便于与电容管等器件连接。
如图30和图33所示，本公开实施例还提供一种半导体结构，其包括：
基底10；
多个有源柱30，多个有源柱30呈阵列排布在基底10上；
设置于基底10上的多个隔离结构160，隔离结构160包括相对设置的第一侧和第二侧，隔离结构160沿同一行有源柱30排列方向延伸，以将同一行中相邻的两个有源柱30分隔在隔离结构160的两侧。
如图33所示，以平行于基底10的表面为横截面，有源柱30的横截面形状包括弧形段以及连接弧形段端部的直线段，其中同一列中的数个有源柱30的弧形段朝向一致，相邻两列中的有源柱30的弧形段朝向相反。其中，有源柱30上弧形段的弧形可以是优弧或半圆弧。
隔离结构160包括至少一个第一隔离段160a、至少一个第二隔离段160b和至少一个第三隔离段160c，第一隔离段和第二隔离段依次错位设置，第三隔离段用于连接相邻设置的第一隔离段和第二隔离段；在同一行相邻两个有源柱30中，其中一个有源柱位于第一隔离段160a的一侧，另一个有源柱30位于第二隔离段160b的另一侧。
即，通过使同一行中相邻的两个有源柱30分隔在隔离结构160的两侧，增加了相邻字线上位于同一列的两个有源柱之间的间距，降低了相邻字线之间的信号干扰，提高了半导体结构的性能。
如图31和图32所示，半导体结构还包括在基底10中的多个位线结构20，位线结构20沿同一列有源柱30排列方向延伸，其中位线结构20的顶部与有源柱30的底部连接。
位线结构20包括位线21以及设置在位线21上的位线接触部22；位线包括第一导电层212和包裹在第一导电层212外的第一阻挡层211；位线接触部22位于第一导电层212上方，且与第一导电层212连接，位线接触部22的上顶面与基底10的上顶面平齐。其中，位线接触部22与有源柱30的漏极31b连接，有源柱30的源极31a可与电容器等部件连接，有源柱30的漏极31b和源极31a之间的区域为沟道区31c，沟道区31c上形成有半环形栅极层。
如图31和图32所示，半导体结构还包括位于隔离结构160之间且与隔离结构160延伸方向相同的多个字线150，字线150与相邻隔离结构160之间的有源柱30相连。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (19)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成多个初始有源柱，多个所述初始有源柱呈阵列排布；
在所述初始有源柱之间形成栅极层，所述栅极层与所述初始有源柱的侧壁相连；
在所述栅极层和所述初始有源柱上形成第一介质层；
在所述第一介质层内形成沿所述初始有源柱行排列方向延伸的开口，所述开口在所述基底上的投影与同一行上所述初始有源柱在所述基底上的投影部分重合，且同一行上相邻两个所述初始有源柱在所述基底上的投影与所述开口在所述基底上的投影未重合的部分分别位于所述开口的两侧；
去除暴露在所述开口内的初始有源柱以形成有源柱；以及去除暴露在所述开口内的所述栅极层以形成隔离沟槽和字线，其中，位于同一行上相邻两个所述有源柱位于所述隔离沟槽的两侧。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述隔离沟槽包括至少一个第一段、至少一个第二段和至少一个第三段；
沿同一行的所述有源柱的排列方向上，所述第一段和所述第二段依次错位设置，所述第三段用于连接相邻设置的所述第一段和所述第二段；
在同一行相邻两个所述有源柱中，所述有源柱分别位于所述第一段和所述第二段的不同侧。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述在提供基底的步骤之后，在所述基底上形成多个所述初始有源柱的步骤之前，所述制备方法还包括：
在所述基底内形成多条位线结构，多条所述位线结构在所述基底上沿所述有源柱的行方向间隔排布，其中，所述位线结构包括位线以及设置在所述位线上的位线接触部，所述位线接触部的顶面与所述基底的顶面平齐。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述在所述基底内形成多条位线结构的步骤中，包括：
在所述基底内形成多个沿所述有源柱的行方向间隔排布的第一凹槽；
在所述第一凹槽的内壁上形成第一阻挡层，且所述第一阻挡层的顶面低于所述基底的顶面；
在所述第一凹槽内填充第一导电层，所述第一导电层的顶部与所述第一阻挡层的顶部齐平；
在所述第一导电层上形成多晶硅层，所述多晶硅层的顶面与所述基底的顶面平齐。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述在所述第一导电层上形成多晶硅层的步骤之后，所述制备方法还包括：
通过离子注入技术对所述多晶硅层进行离子掺杂。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述在所述基底上形成多个初始有源柱的步骤中，包括：
在所述基底上依次形成层叠设置的第二介质层和第一掩膜层；
去除部分所述第一掩膜层和部分所述第二介质层，以形成多个间隔设置的第二凹槽，每个所述第二凹槽暴露出所述位线结构的顶面；
在所述第二凹槽内形成初始有源柱，所述初始有源柱包括沟道区以及分别设置在所述沟道区两端的源极和漏极。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述在所述第二凹槽内形成初始有源柱的步骤之前，所述制备方法还包括：
在所述第二凹槽的侧壁上形成第一氧化层，所述第一氧化层的顶面与被保留下来的所述第一掩膜层顶面平齐；
去除所述第二凹槽底部的所述第一氧化层，并暴露出所述位线结构。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述在所述第二凹槽内形成初始有源柱，所述初始有源柱包括沟道区以及分别设置在所述沟道区两端的源极和漏极的步骤中，包括：
在所述第二凹槽内形成硅柱，所述多晶硅中掺杂离子向所述硅柱扩散，以使所述硅柱朝向所述位线接触部的一端形成漏极；
对所述硅柱远离所述位线接触部的一端进行离子掺杂，以形成源极；
所述硅柱位于所述源极和所述漏极之间的区域构成所述初始有源柱的沟道区。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述在形成覆盖所述栅极层和所述初始有源柱的第一介质层的步骤之后，所述制备方法还包括：
在所述第一介质层上形成第二掩膜层；
图形化所述第二掩膜层，以在所述第二掩膜层内形成多个开口区；
在所述第一介质层内形成沿所述初始有源柱行排列方向延伸的开口的步骤中包括：
去除暴露在所述开口区内的第一介质层，以在所述第一介质层内形成多个所述开口。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述在所述第一介质层内形成多个所述隔离沟槽的步骤之后，所述制备方法还包括：
在所述隔离沟槽内形成隔离结构，所述隔离结构延伸至所述隔离沟槽外，并覆盖在所述栅极层和所述有源柱上。
11.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述在所述第二凹槽内形成初始有源柱的步骤之后，在所述有源柱之间形成栅极层的步骤之前，所述制备方法还包括：
去除所述第一掩膜层和所示第一氧化层，以形成填充区，所述填充区暴露出所述初始有源柱的外周面；
在所述填充区内形成第二氧化层，所述第二氧化层包裹在所述初始有源柱的外表面，并与被保留下来的所述第二介质层连接，所述第二氧化层与被保留下来的所述第二介质层围成第三凹槽。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述在所述有源柱之间形成栅极层的步骤中，包括：
在所述第三凹槽的内壁上形成第二阻挡层；
在所述第二阻挡层围成的区域内形成第二导电层，所述第二导电层的顶面与所述第二阻挡层的顶面平齐。
13.根据权利要求1-12任一项所述的制备方法，其特征在于，以平行于所述基底的平面为横截面，所述有源柱的横截面形状包括弧形段以及连接所述弧形段端部的直线段，所述弧形段的弧形开口朝向所述隔离沟槽设置，且所述直线段与所述隔离沟槽的边界邻近。
14.一种半导体结构，其特征在于，包括：
基底；
多个有源柱，多个所述有源柱呈阵列排布在所述基底上；
设置于所述基底上的多个隔离结构，所述隔离结构包括相对设置的第一侧和第二侧，所述隔离结构沿同一行所述有源柱排列方向延伸，以将同一行中相邻的两个所述有源柱分隔在所述隔离结构的两侧。
15.根据权利要求14所述的半导体结构，其特征在于，以平行于所述基底的表面为横截面，所述有源柱的横截面形状包括弧形段以及连接所述弧形段端部的直线段，其中同一列中的数个所述有源柱的所述弧形段朝向一致，相邻两列中的所述有源柱的所述弧形段朝向相反。
16.根据权利要求14所述的半导体结构，其特征在于，所述隔离结构包括至少一个第一隔离段、至少一个第二隔离段和至少一个第三隔离段，所述第一隔离段和所述第二隔离段依次错位设置，所述第三隔离段用于连接相邻设置的所述第一隔离段和所述第二隔离段；
在同一行相邻两个所述有源柱中，其中一个所述有源柱位于第一隔离段的一侧，另一个所述有源柱位于所述第二隔离段的另一侧。
17.根据权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括在所述基底中的多个位线结构，所述位线结构沿同一列所述有源柱排列方向延伸，其中所述位线结构的顶部与所述有源柱的底部连接。
18.根据权利要求17所述的半导体结构，其特征在于，所述位线结构包括位线以及设置在所述位线上的位线接触部；
所述位线包括第一导电层和包裹在所述第一导电层外的第一阻挡层；
所述位线接触部位于所述第一导电层上方，且与所述第一导电层连接，所述位线接触部的上顶面与所述基底的上顶面平齐。
19.根据权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括位于所述隔离结构之间且与所述隔离结构延伸方向相同的多个字线，所述字线与相邻所述隔离结构之间的所述有源柱相连。
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Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4303209B2 (ja) * 2005-02-04 2009-07-29 富士通株式会社 強誘電体素子及び強誘電体素子の製造方法
KR100936808B1 (ko) * 2007-12-26 2010-01-14 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법
KR101073073B1 (ko) * 2008-10-17 2011-10-12 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR101607265B1 (ko) * 2009-11-12 2016-03-30 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
KR20110102738A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법
TWI549228B (zh) * 2014-01-29 2016-09-11 華亞科技股份有限公司 動態隨機存取記憶體單元及其製作方法
KR102427133B1 (ko) * 2015-08-31 2022-08-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101750093B1 (ko) * 2016-11-30 2017-07-04 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
TWI715337B (zh) * 2019-03-18 2021-01-01 王振志 半導體元件及其製造方法
CN111863814A (zh) * 2019-04-24 2020-10-30 王振志 动态随机存取存储器元件及其制造方法

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