KR20080113854A - 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 - Google Patents

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KR20080113854A
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Abstract

본 발명은 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 제조 방법은 기판상에 자신의 상부에 하드마스크 패턴을 가지면서 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 필라 사이의 상기 기판 내에 비트라인 불순물 영역을 형성하는 단계; 상기 필라 및 상기 비트라인 불순물 영역을 포함하는 결과물의 전체 구조 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 기판을 노출시키기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 상기 절연막을 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계; 상기 개구부에 의해 노출되는 기판의 폭을 감소시키도록 상기 개구부의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 노출되는 상기 기판을 식각하여 소자 분리 트렌치를 형성하면서, 상기 필라를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인을 한정하는 단계를 포함하고, 상술한 본 발명에 의한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법은, 종래에 비하여 매몰 비트라인 면적을 증가시키면서 균일한 매몰 비트라인 면적을 확보함으로써, 매몰 비트라인의 저항 특성을 개선하고 소자 제조의 안정성 및 신뢰성을 확보할 수 있다.
수직 채널 트랜지스터, 필라, 매몰 비트라인, 소자분리 트렌치

Description

수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR}
도1은 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 설명하기 위한 사시도.
도2a 내지 도2e는 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도3a 내지 도3i는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
300 : 기판 301 : 패드 산화막
302 : 하드마스크 패턴 303 : 제1 스페이서
304 : 게이트 절연막 305 : 서라운딩 게이트 전극
306 : 비트라인 불순물 영역 306a : 매몰 비트라인
307 : 절연막 308 : 마스크 패턴
309 : 개구부 310a : 제2 스페이서
P : 필라 T : 소자분리용 트렌치
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이 하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
도1은 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 설명하기 위한 사시도이다.
도1을 참조하면, 기판(100) 상에는 기판 물질로 이루어지고, 제1 방향(x-x′) 및 상기 제1 방향과 교차하는 제2 방향(y-y′)으로 배열되는 복수개의 필라(pillar, P)가 형성된다. 이때, 필라(P)는 하드마스크 패턴(미도시됨)을 이용한 기판(100)의 식각 공정으로 형성된다.
상기 제1 방향으로 배열되는 필라(P)들 사이의 기판(100) 내에는 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(buried bitline, 101)이 형성된다. 이 매몰 비트라인(101)은 소자분리용 트렌치(T)에 의해 상호 분리된다.
상기 필라(P)의 외주면에는 필라(P)를 둘러싸는 서라운딩(surrounding) 게이트 전극(미도시됨)이 형성되고, 이 서라운딩 게이트 전극과 전기적으로 연결되면서 상기 제2 방향으로 연장되는 워드라인(102)이 형성된다.
필라(P) 상부에는 스토리지 전극(104)이 형성된다. 이때, 필라(P)와 스토리지 전극(104) 사이에는 콘택 플러그(103)가 개재될 수 있다.
이러한 반도체 소자의 제조시, 채널이 기판 표면에 대해 수직인 방향으로 형성되기 때문에, 면적에 구애됨 없이 채널 길이를 증가시킬 수 있어 단채널 효과를 방지할 수 있다. 아울러, 게이트 전극이 필라의 외주면을 둘러싸는 형태로 형성되기 때문에, 트랜지스터의 채널 폭이 증가하여 트랜지스터의 동작 커런트를 개선할 수 있다.
그러나, 상기의 매몰 비트라인(101)을 형성하는 과정에서 공정상의 문제점이 발생하여 소자의 특성을 저하시킨다. 이에 대하여는 이하의 도2a 내지 도2e를 참조하여 상세히 설명하기로 한다.
도2a 내지 도2e는 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도1의 제2 방향을 따라 절단한 단면도 즉, y-y′ 단면도를 기준으로 하여 도시하였다. 또한, 본 도면은 매몰 비트라인 형성 과정의 문제점을 설명하기 위한 것으로서, 관련되지 않은 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도2a에 도시된 바와 같이, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라(P)를 갖는 기판(200)과, 필라(P) 형성에 이용되는 필라(P) 상의 하드마스크 패턴(201)과, 필라(P) 하부의 외주면을 둘러싸는 서라운딩 게이트 전극(202)이 형성된 기판 구조물을 제공한다.
이어서, 필라(P) 사이의 기판(200) 내에 비트라인 불순물을 도핑(doping)하여 비트라인 불순물 영역(203)을 형성한다.
도2b에 도시된 바와 같이, 결과물의 전체 구조상에 절연막(204)을 형성한 후, 이 절연막(204)을 평탄화한다.
도2c에 도시된 바와 같이, 평탄화된 절연막(204) 상에 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 기판(200)을 노출시키는 슬릿(slit, s)을 갖는 마스크 패턴(205)을 형성한다. 그에 따라, 마스크 패턴(205)의 슬릿(s)은 상기 제1 방향과 평행한 방향으로 연장된다.
도2d에 도시된 바와 같이, 마스크 패턴(205)을 베리어로 슬릿(s)에 의해 노출되는 절연막(204)을 식각하여 기판(200)을 노출시킨 후, 도2e에 도시된 바와 같이, 노출된 기판(200)을 소정 깊이 식각하여 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 기판(200) 내에 상기 제1 방향과 평행한 방향으로 연장되는 슬릿 형태의 소자분리 트렌치(T)를 형성한다.
이때, 소자분리 트렌치(T)는 비트라인 불순물 영역(203)을 관통하는 정도의 깊이로 형성되고, 그에 따라 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(203a)이 한정된다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 서라운딩 게이트 전극(202)과 전기적으로 연결되면서 상기 제2 방향으로 연장되는 워드라인 형성 공정과, 상기 하드마스크 패턴(201)을 제거하여 필라(P)를 노출시키는 공정과, 노출된 필라(P) 상에 콘택 플러그 및 스토리지 전극을 형성하는 공정 등을 순차적으로 수행한다.
상기의 과정에서, 절연막(204) 상에 마스크 패턴(205)의 형성하는 경우, 현재 포토리소그라피 공정에서의 노광 한계로 인하여 슬릿(s)의 폭을 감소시키는 데 에는 한계가 있다. 그러나, 슬릿(s)의 폭이 커질수록 이에 대응하는 소자분리용 트렌치(T)의 폭 역시 커지게 되고, 그에 따라 매몰 비트라인(203a)으로 확보할 수 있는 면적이 감소하여 매몰 비트라인(203a)의 저항(Rs)이 증가하게 된다.
또한, 마스크 패턴(205)을 베리어로 절연막(204)의 식각시 식각 특성에 따라 노출되는 기판(200)의 면적이 일정하지 않으므로, 매몰 비트라인(203a)의 면적 및 저항을 균일하게 조절하기 어려운 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 종래에 비하여 매몰 비트라인 면적을 증가시키면서 균일한 매몰 비트라인 면적을 확보함으로써, 매몰 비트라인의 저항 특성을 개선하고 소자 제조의 안정성 및 신뢰성을 확보할 수 있는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법은, 기판상에 자신의 상부에 하드마스크 패턴을 가지면서 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 필라 사이의 상기 기판 내에 비트라인 불순물 영역을 형성하는 단계; 상기 필라 및 상기 비트라인 불순물 영역을 포함하는 결과물의 전체 구조 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 기판을 노출시키기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 상기 절연막을 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계; 상기 개구부에 의해 노출되는 기판의 폭을 감소시키도록 상기 개구부의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 노출되는 상기 기판을 식각하여 소자 분리 트렌치를 형성하면서, 상기 필라를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인을 한정하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3i는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도1의 제2 방향을 따라 절단한 단면도 즉, y-y′ 단면도를 기준으로 하여 도시하였다.
도3a에 도시된 바와 같이, 기판(300) 상에 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하드마스크 패턴(302)을 형성한다. 이때, 하드마스크 패턴(302)의 하부에는 패드 산화막(301)이 개재될 수 있다.
이어서, 하드마스크 패턴(302)을 식각 마스크로 기판(300)을 소정 깊이 식각하여 필라(pillar) 상부(300a)를 형성한다.
도3b에 도시된 바와 같이, 결과물의 전면에 제1 스페이서용 물질막을 형성한 후, 이 제1 스페이서용 물질막을 에치백(etch back)하여 하드마스크 패턴(302) 및 필라 상부(300a)의 측벽에 제1 스페이서(303)를 형성한다.
이어서, 하드마스크 패턴(302) 및 제1 스페이서(303)를 식각 마스크로 기판(300)을 소정 깊이 식각하여 필라 상부(300a)와 일체로 연결되는 필라 하부(300b)를 형성한다.
본 도면의 공정 결과, 필라 하부(300b) 및 필라 상부(300a)로 이루어지는 활성 영역으로서의 필라(P)가 형성된다. 필라(P)는 상기 제1 방향 및 상기 제1 방향과 교차하는 상기 제2 방향으로 복수개 배열된다. 하드마스크 패턴(302)이 평면상으로 사각형 형태를 갖더라도, 식각 공정 등이 진행되면서 필라(P)는 실질적으로 원통형의 구조를 갖게 된다.
도3c에 도시된 바와 같이, 하드마스크 패턴(302) 및 제1 스페이서(303)를 식각 베리어로 필라 하부(300b)의 측벽을 소정 폭(A) 정도로 등방성 식각하여 리세스한다. 이때, 리세스된 필라 하부(300b)의 폭(A)은 후속 서라운딩(surrounding) 게이트 전극의 예정 두께 정도가 되도록 한다.
도3d에 도시된 바와 같이, 노출되는 기판(300)의 표면에 게이트 절연막(304)을 형성한다.
이어서, 결과물의 전체 구조상에 게이트 전극용 도전막을 형성한 후, 게이트 절연막(304)이 드러날 때까지 게이트 전극용 도전막을 에치백하여 리세스된 필라 하부(300b)의 외주면을 둘러싸는 서라운딩 게이트 전극(305)을 형성한다.
도3e에 도시된 바와 같이, 필라(P) 사이의 기판(300) 내에 비트라인 불순물을 도핑(doping)하여 비트라인 불순물 영역(306)을 형성한다. 이때, 상기 비트라인 불순물은 n형 불순물일 수 있다.
도3f에 도시된 바와 같이, 결과물의 전체 구조상에 절연막(307)을 형성한 후, 절연막(307)을 평탄화한다.
이어서, 평탄화된 절연막(307) 상에 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 기판(300)을 노출시키는 슬릿을 갖는 마스크 패턴(308)을 형성한다. 그에 따라, 마스크 패턴(308)의 슬릿은 상기 제1 방향과 평행한 방향으로 연장되어 형성된다. 이때, 슬릿의 폭(Ws)은 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 간격보다 작은 것을 전제로 하되, 포토리소그라피 공정의 노광 한계 수준 이하가 되도록 상대적으로 크게 형성되어도 무방하다. 따라서, 이러한 마스크 패턴(308)의 형성이 용이하게 수행될 수 있다.
이어서, 마스크 패턴(308)을 식각 마스크로 슬릿에 의해 노출되는 절연막(307)을 식각하여 기판(300)을 노출시키는 슬릿 형태의 개구부(309)를 형성한다. 이때, 절연막(307)의 식각 특성에 따라 노출되는 기판(300)의 폭은 일정하지 않다. 따라서, 이하의 도3g 및 도3h의 공정을 수행하여 이러한 문제점을 해결하기로 한다.
도3g에 도시된 바와 같이, 개구부(309)를 포함하는 결과물의 전면에 제2 스페이서용 절연막(310)을 형성한다. 이때, 제2 스페이서용 절연막(310)은 수 내지 수백Å 정도의 두께를 갖도록 얇게 형성한다. 특히, 스텝 커버리지(step coverage) 특성이 우수한 물질 및/또는 방법(CVD 또는 ALD)을 이용하여 제2 스페이서용 절연막(310)을 형성함으로써 개구부(309)의 바닥과 측벽의 제2 스페이서용 절연막(310) 두께를 일정하게 한다.
도3h에 도시된 바와 같이, 제2 스페이서용 절연막(310)을 스페이서 식각(spacer etch)하여 개구부(309)의 측벽에 제2 스페이서(310a)를 형성한다. 이때, 식각 정도를 조절함으로써 제2 스페이서(310a)의 두께를 용이하게 조절할 수 있으므로, 노출되는 기판(300)의 폭 조절이 용이해진다. 아울러, 제2 스페이서(310a)에 의하여 노출되는 기판(300)의 폭은 상기 마스크 패턴(308)의 슬릿 폭(WS)에 비하여 감소하게 된다. 단, 제2 스페이서(310a)에 의하여 노출되는 기판(300)의 폭 감소는 후속 매몰 비트라인이 상호 분리될 수 있는 정도의 한계 내에서 이루어져야 한다.
도3i에 도시된 바와 같이, 제2 스페이서(310a)에 의해 폭이 감소되어진 상기 노출되는 기판(300)을 소정 깊이 식각하여 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 기판(300) 내에 상기 제1 방향과 평행한 방향으로 연장되는 슬릿 형태의 소자분리 트렌치(T)를 형성한다. 소자분리 트레치(T)의 폭(WT) 역시 노출되는 기판(300)의 폭에 대응하여 마스크 패턴(308)의 슬릿 폭(WS)에 비하여 감소하게 된다.
이때, 소자분리 트렌치(T)는 비트라인 불순물 영역(306)을 관통하는 정도의 깊이로 형성되고, 그에 따라 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(306a)이 한정된다. 이러한 소자분리 트렌치(T)에 의해 매몰 비트라인(306a)은 상호 분리되어야 하므로, 소자분리 트렌치(T) 수백~수천Å 정도의 깊이 로 깊게 형성되어야 한다. 또한, 소자분리 트렌치(T) 형성을 위한 기판(300)의 식각은 제2 스페이서(310a) 및/또는 하드마스크 패턴(302)의 손실을 방지하기 위하여 절연막에 대해 높은 선택비를 갖는 가스(예를 들어, Cl2, HBr 또는 BCl3)를 이용하여 수행됨이 바람직하다.
전술한 바와 같이 소자분리 트렌치(T)의 폭(WT)이 감소함에 따라, 매몰 비트라인(306a)의 면적이 증가하게 되어 매몰 비트라인(306a)의 저항을 감소시킬 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 서라운딩 게이트 전극(305)과 전기적으로 연결되면서 상기 제2 방향으로 연장되는 워드라인 형성 공정과, 상기 하드마스크 패턴(302) 및 패드 산화막(301)을 제거하여 필라(P)를 노출시키는 공정과, 노출된 필라(P) 상에 콘택 플러그 및 스토리지 전극을 형성하는 공정 등을 순차적으로 수행한다.
요약하자면, 본 발명에서는 소자분리 트렌치(T)의 폭(WT)을 마스크 패턴(308)의 슬릿 폭(WS)에 의하여 조절하는 것이 아니라 제2 스페이서(303)의 두께에 의하여 조절하기 때문에, 소자분리 트렌치(T)에 의해 한정되는 매몰 비트라인(306a)의 면적 증가 및 균일한 면적 확보가 가능하다. 아울러, 마스크 패턴(308)의 형성시 슬릿 폭(WS)을 감소시킬 필요성이 없으므로 공정이 용이해져 공정 과정의 불량을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법은, 종래에 비하여 매몰 비트라인 면적을 증가시키면서 균일한 매몰 비트라인 면적을 확보함으로써, 매몰 비트라인의 저항 특성을 개선하고 소자 제조의 안정성 및 신뢰성을 확보할 수 있다.

Claims (15)

  1. 기판상에 자신의 상부에 하드마스크 패턴을 가지면서 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계;
    상기 필라 사이의 상기 기판 내에 비트라인 불순물 영역을 형성하는 단계;
    상기 필라 및 상기 비트라인 불순물 영역을 포함하는 결과물의 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막 상에 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 기판을 노출시키기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 절연막을 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계;
    상기 개구부에 의해 노출되는 기판의 폭을 감소시키도록 상기 개구부의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서에 의해 노출되는 상기 기판을 식각하여 소자 분리 트렌치를 형성하면서, 상기 필라를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인을 한정하는 단계
    를 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막 형성 단계 후에,
    상기 절연막을 평탄화하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 마스크 패턴은 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 기판을 노출시키는 슬릿을 갖는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 슬릿의 폭은 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 간격보다 작은
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 개구부 및 상기 소자분리 트렌치는 슬릿 형태로 형성되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서 형성 단계는,
    상기 개구부를 포함하는 결과물의 전면에 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 스페이서 식각하는 단계를 포함하는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 스페이서용 절연막의 두께는 수 내지 수백Å인
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 스페이서용 절연막의 두께는 상기 결과물의 전면에서 일정한
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 소자분리 트렌치의 폭 및 깊이는 상기 매몰 비트라인이 상호 분리되는 정도의 값을 갖는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  10. 제1항 또는 제9항에 있어서,
    상기 소자분리 트렌치의 깊이는 수백 내지 수천Å인
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 소자분리 트렌치 형성 단계는,
    상기 스페이서에 대해 높은 선택비를 갖는 가스를 이용하여 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  12. 제1항 또는 제11항에 있어서,
    상기 소자분리 트렌치 형성 단계는,
    Cl2, HBr 또는 BCl3 중에서 선택된 하나 이상의 가스를 이용하여 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 필라 형성 단계 후에,
    상기 필라 하부의 외주면을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 필라 하부의 외주면은 상기 서라운딩 게이트 전극의 두께에 대응하는 폭으로 리세스된
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 매몰 비트라인을 한정하는 단계 후에,
    상기 서라운딩 게이트 전극과 연결되면서 상기 제2 방향으로 연장되는 워드라인을 형성하는 단계;
    상기 필라 상부의 상기 하드마스크 패턴을 제거하여 상기 필라를 노출시키는 단계; 및
    노출된 상기 필라 상부에 스토리지 전극을 형성하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
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