KR100927400B1 - 필라패턴 제조 방법 - Google Patents
필라패턴 제조 방법 Download PDFInfo
- Publication number
- KR100927400B1 KR100927400B1 KR1020070092118A KR20070092118A KR100927400B1 KR 100927400 B1 KR100927400 B1 KR 100927400B1 KR 1020070092118 A KR1020070092118 A KR 1020070092118A KR 20070092118 A KR20070092118 A KR 20070092118A KR 100927400 B1 KR100927400 B1 KR 100927400B1
- Authority
- KR
- South Korea
- Prior art keywords
- pillar
- pattern
- neck
- head
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 40
- 230000008569 process Effects 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 239000010408 film Substances 0.000 description 22
- 239000010410 layer Substances 0.000 description 16
- 239000010409 thin film Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 필라패턴의 형성단계를 스택(stack)을 쌓아가는 형상으로 진행하여 종래보다 용이하게 필라패턴을 형성하는 필라패턴의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판을 식각하여 필라넥패턴을 형성하는 단계 및 상기 필라넥패턴 상에 필라넥패턴 보다 폭이 넓은 필라해드패턴을 형성하는 단계를 포함하여 이루어지므로써, 안정적인 수직채널 트랜지스터의 동작을 보장하며, 나아가 수율을 향상시킬 수 있는 효과를 갖는다.
필라, 필라해드, 필라넥, 패턴, 수직채널
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 수직채널 트랜지스터에서 필라패턴의 제조 방법에 관한 것이다.
반도체 소자를 대표하는 DARM(Dynamic Random Access Memory) 소자는 디자인룰(design rule)의 감소에 따라, 단위 메모리셀(memory cell)이 차지하는 평면적 또한 감소하게 되었다.
이와 같은 단위 메모리셀의 평면적의 감소에 대응하여, 소스 및 드레인(source and drain)을 활성영역 내에 상·하로 배치시켜서 수직채널(vertical channel)을 유도하는 수직채널 트랜지스터가 제안되었다.
도 1은 수직채널 트랜지스터의 구조단면도로서, 이를 참조하면 게이트절연막(11)상에 형성된 게이트전도막(12)의 상·하로 소스 및 드레인(13)이 형성된 것을 확인할 수 있다. 이와 같은 구조로 인해 트랜지스터는 수직채널을 갖게 된다.
이렇게 수직채널 트랜지스터를 형성하기 위해서는 기판을 식각하는 공정이 필요한데, 도 2는 수직채널 트랜지스터를 형성하기 위한 기판의 식각공정을 나타낸 공정단면도이다.
도 2에 도시된 바와 같이, 기판(21)에 패드층(22)을 형성한 후에 이를 식각장벽으로 제1트렌치(23, trench)를 형성한다. 이어서, 제1트렌치(23)의 양측벽에 측벽보호막(24)을 형성한 후, 등방성식각 공정을 진행하여 제2트렌치(25)를 형성한다. 여기서, 도면부호 '26'을 필라패턴(26, pillar pattern)이라 표기하며, 필라패턴(26)은 필라해드(26A, pillar head) 및 필라넥(26B, pillar nect)으로 구성된다.
이렇게 형성된 필라패턴(26)에 게이트절연막 및 게이트전도막을 형성하고, 소스 및 드레인을 형성하여 수직채널 트랜지스터를 제조하는 것이다.
그런데, 필라패턴(26)의 형성중, 제2트렌치(25)는 등방성식각으로 진행되는 바, 기판 전체를 아울렀을 경우 필라패턴의 균일도가 낮다. 또한, 필라넥(26B)에는 게이트절연막 및 게이트전도막이 형성될 영역이기 때문에 일정영역 수직형상을 갖어야 하지만, 등방성식각의 특성으로 인해 위와 같은 형상을 만족하기 어려운 실정이다. 즉, 필라넥(26B)의 측벽이 둥근형상을 갖게 하여 게이트전도막의 형성두께를 불균일하게 하는 원인이 된다.
또한, 필라넥(26B)의 측벽이 수직형상을 갖어야 하는 조건하에서 필라해드(26A)와 필라넥(26B)이 접하는 영역(27)이 각진형상을 갖지 못할 경우, 제2트렌치(25)의 깊이를 증가시켜야 하고, 이 때문에 제2트렌치(25) 내부에 형성되는 박막들, 예컨대 게이트전도막의 높이가 높아져 후속 패터닝공정이 어려워진다.
따라서, 위와 같은 형상을 만족하는 필라패턴(26)을 제조할 수 있는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 형성단계를 스택(stack)을 쌓아가는 형상으로 진행하여 종래보다 용이하게 필라패턴을 형성하는 필라패턴의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 필라패턴 형성 방법은 기판을 식각하여 필라넥패턴을 형성하는 단계 및 상기 필라넥패턴 상에 필라넥패턴 보다 폭이 넓은 필라해드패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 종래보다 용이하게 필라패턴을 형성할 수 있다. 특히, 성장방식으로 필라해드패턴을 형성할 경우, 필라넥패턴과의 계면저항을 낮출 수 있다.
따라서, 안정적인 수직채널 트랜지스터의 동작을 보장하며, 나아가 수율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 수직채널 게이트의 제조 방법을 나타낸 공정사시도이다.
도 3a에 도시된 바와 같이, 기판(31)을 리세스(recess)시켜 복수의 필라넥패턴(32)을 형성한다.
기판(31)은 실리콘막으로 형성하며, 300~400Å의 깊이만큼 식각한다. 그리고, 필라넥패턴(32)은 둥근 원기둥형상을 갖는다.
도 3b에 도시된 바와 같이, 복수의 필라넥패턴(32) 사이가 매워지도록 희생막(33)을 형성한다.
희생막(34)은 후속 공정에서 증착되는 박막의 틀을 잡아주거나, 식각공정등에서 하부층을 보호한 후 제거되는 박막을 의미한다. 이를 위해 희생막(33)은 기판(31)과 높은 식각선택비를 갖는 것이 바람직한데, 실시예에서는 산화막(oxide) 또는 질화막(nitride)인 것으로 예시한다.
이어서, 화학적기계적연마(Chemical Mechanical Polishing: CMP) 공정을 진행하여 필라넥패턴(32)의 표면을 노출시킨다.
도 3c에 도시된 바와 같이, 기판(31) 전면에 필라해드막(34)을 형성한다.
필라해드막(34)은 기판(31)과 동일한 실리콘막으로 형성하는 것이 바람직한데, 이를 위해 필라해드막(34)은 증착공정 또는 성장공정에 의해 형성된다.
첫째로, 증착공정으로 형성되는 필라해드막(34)은 단결정 실리콘막 또는 폴 리실리콘막과 같은 다결정 실리콘막일 수 있다.
둘째로, 성장공정으로 형성되는 필라해드막(34)은 실리콘막, 특히 단결정 실리콘막일 수 있다. 또한, 성장공정은 에피택셜 성장(epitaxial growth)방식일 수 있으며, 성장공정이 완료된 후에는 평탄화 공정을 진행하는 것이 바람직하다.
그리고, 필라해드막(34)은 300~500Å의 두께로 형성한다.
이어서, 필라해드막(34) 상에 포토레지스트패턴(35)을 형성한다.
도 3d에 도시되 바와 같이, 포토레지스트패턴(35)을 식각장벽으로 필라해드막(34)을 식각한다. 이로써, 필라해드패턴(34A)이 형성되고, 이후 희생막(33)을 제거하여 필라넥패턴(32)의 측벽을 노출시킨다.
필라해드패턴(34A)은 필라넥패턴(32)과 접촉되고, 필라넥패턴(32)보다 넓은 폭을 갖는다. 즉, 세워져 있는 덤벨형상(dumbbell profile)을 갖는다.
이로써, 필라패턴의 제조 방법이 완료된다.
이후 공정들은 수직채널 트랜지스터를 형성하기 위한 각 소자의 형성 방법에 따라 제조한다.
전술한 바와 같은 본 발명의 실시예는 웨이퍼에서 필라패턴의 전체적 균일도를 증가시키기 위해 기판(31)을 식각하여 필라넥패턴(32)을 형성하고, 필라넥패턴(32) 상에 필라해드패턴(34A)을 형성한다.
이와 같이 필라패턴을 제조할 경우, 비등방성 식각공정이 생략되어 균일도가 증가될 뿐만 아니라, 필라해드패턴(34A)과 필라넥패턴(32)의 측벽이 수직형상을 갖을 수 있어 다음과 같은 장점을 갖는다. 이는 도 3d의 Ⅰ-Ⅰ' 절단면에 따른 도 4 를 참조하여 설명한다.
첫째로, 필라해드패턴(34A)의 측벽이 수직형상을 갖을 경우, 후속 필라넥패턴(32) 사이에 매립된 게이트전도막 식각시 정확성을 향상시킬 수 있다. 이는 게이트전도막의 식각이 필라해드패턴(34A)의 측벽에 자동정렬되기 때문으로, 특히 게이트전도막 식각시, 필라해드패턴(34A)의 측벽을 보호하기 위해 형성된 스페이서(spacer)의 증착 두께를 고르게 하여 위와 같은 장점을 도출해 낸다.
둘째로, 필라넥패턴(32)의 측벽이 수직형상을 갖을 경우, 게이트전도막의 두께를 고르게 가져갈 수 있으며, 필라해드패턴(34A)과 필라넥패턴(32)이 접하는 각 'α'가 90°에 가까워서 필라넥패턴(32)의 깊이를 감소시킬 수 있다. 따라서, 필라넥패턴(32)을 감싸기 때문에 동일한 형성깊이를 갖는 게이트전도막의 식각공정이 용이해진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 수직채널 트랜지스터의 구조단면도.
도 2는 수직채널 트랜지스터를 형성하기 위한 기판의 식각공정을 나타낸 공정단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 수직채널 게이트의 제조 방법을 나타낸 공정사시도.
도 4는 도 3d의 Ⅰ-Ⅰ' 절단면에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판
32 : 필라넥패턴
34A : 필라해드패턴
Claims (10)
- 기판을 식각하여 필라넥패턴을 형성하는 단계;상기 필라넥패턴의 상부면이 노출되도록 상기 기판상에 상기 필라넥패턴 사이를 매립하는 희생막을 형성하는 단계;상기 기판 전면에 필라해드막을 형성하는 단계; 및포토레지스트패턴을 식각장벽으로 상기 필라해드막을 식각하여 상기 필라넥패턴 상에 필라넥패턴 보다 폭이 넓은 필라해드패턴을 형성하는 단계를 포함하는 필라패턴 형성 방법.
- 제1항에 있어서,상기 필라해드패턴은 실리콘막으로 형성하는 필라패턴 형성 방법.
- 제1항 또는 제2항에 있어서,상기 필라해드패턴은 증착공정 또는 성장공정으로 형성하는 필라패턴 형성 방법.
- 제1항에 있어서,상기 기판은 실리콘막으로 형성하는 필라패턴 형성 방법.
- 제1항에 있어서,상기 필라해드패턴은 300~500Å의 두께로 형성하는 필라패턴 형성 방법.
- 제1항에 있어서,상기 필라해드패턴의 측벽은 수직형상으로 형성하는 필라패턴 형성 방법.
- 제1항에 있어서,상기 필라넥패턴의 측벽은 수직형상으로 형성하는 필라패턴 형성 방법.
- 제1항에 있어서,상기 기판은 300~400Å의 깊이만큼 식각하는 필라패턴 형성 방법.
- 삭제
- 제1항에 있어서,상기 희생막은 산화막(oxide) 또는 질화막(nitride)으로 형성하는 필라패턴 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070092118A KR100927400B1 (ko) | 2007-09-11 | 2007-09-11 | 필라패턴 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070092118A KR100927400B1 (ko) | 2007-09-11 | 2007-09-11 | 필라패턴 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090026986A KR20090026986A (ko) | 2009-03-16 |
KR100927400B1 true KR100927400B1 (ko) | 2009-11-19 |
Family
ID=40694761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070092118A KR100927400B1 (ko) | 2007-09-11 | 2007-09-11 | 필라패턴 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100927400B1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102315129B (zh) * | 2011-07-08 | 2013-01-16 | 北京大学 | 一种垂直硅纳米线场效应晶体管的制备方法 |
US8592276B2 (en) | 2011-07-08 | 2013-11-26 | Peking University | Fabrication method of vertical silicon nanowire field effect transistor |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100386452B1 (ko) | 2001-06-27 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 장치의 제조방법 |
KR100400325B1 (ko) * | 2001-12-31 | 2003-10-01 | 주식회사 하이닉스반도체 | 수직형 트랜지스터 및 그 제조 방법 |
-
2007
- 2007-09-11 KR KR1020070092118A patent/KR100927400B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100386452B1 (ko) | 2001-06-27 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 장치의 제조방법 |
KR100400325B1 (ko) * | 2001-12-31 | 2003-10-01 | 주식회사 하이닉스반도체 | 수직형 트랜지스터 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20090026986A (ko) | 2009-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101968856B1 (ko) | 주변 트랜지스터들을 위한 에피택셜 반도체 페데스탈을 갖는 3차원 메모리 디바이스 | |
KR100956601B1 (ko) | 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법 | |
TWI478290B (zh) | 雙閘極4f2動態隨機存取記憶體chc單元及其製造方法 | |
KR102001417B1 (ko) | 반도체 장치 | |
TWI412121B (zh) | 具埋入式字元線之裝置及其製造方法 | |
JP2004530300A5 (ko) | ||
US7682885B2 (en) | Method for fabricating vertical channel transistor in a semiconductor device | |
TW201735352A (zh) | 半導體結構與其製作方法 | |
KR20130047405A (ko) | 반도체 소자의 제조방법 | |
US20140042548A1 (en) | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof | |
US7892912B2 (en) | Method for forming vertical channel transistor of semiconductor device | |
US20080111194A1 (en) | Semiconductor device including a finfet | |
TWI397974B (zh) | 分離式字元線之製程 | |
CN102403257A (zh) | 改善超级结器件深沟槽刻蚀边界形貌的方法 | |
TW201220475A (en) | Memory device and method of fabricating the same | |
US20060043471A1 (en) | Vertical transistor structures having vertical-surrounding-gates with self-aligned features | |
US9240482B2 (en) | Asymmetric stressor DRAM | |
KR20100107724A (ko) | 반도체 장치 및 그 제조 방법 | |
KR101205067B1 (ko) | 반도체 소자의 형성방법 | |
KR100927400B1 (ko) | 필라패턴 제조 방법 | |
US8119486B2 (en) | Methods of manufacturing semiconductor devices having a recessed-channel | |
TW202349667A (zh) | 一種半導體元件及其形成方法 | |
KR101087918B1 (ko) | 반도체 소자 및 그 제조 방법 | |
CN111435658A (zh) | 形成介电层的方法 | |
TWI685951B (zh) | 非揮發性記憶體結構及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |