KR20180068844A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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텅 잉 리
치 치에 예
이-치아 예오
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Abstract

FinFET(fin field effect transistor)를 포함한 반도체 디바이스를 형성하는 방법에 있어서, 제1 희생층이 FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 형성된다. 제1 희생층이 패터닝됨에 따라, 개구부를 형성한다. 제1 라이너층이 개구부의 바닥부에서 격리 절연층 상에 그리고 패터닝된 제1 희생층의 적어도 측면 상에 형성된다. 제1 라이너층이 형성된 후에, 개구부 안에 유전체층이 형성된다. 유전체층이 형성된 후에, 패터닝된 제1 희생층이 제거되고, 그럼으로써 소스/드레인 구조 위에 컨택 개구부를 형성한다. 전도성층이 컨택 개구부 안에 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원과의 상호 참조>
본 출원은 2016년 12월 14일에 출원한 미국 특허 가출원 번호 제62/434,135호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 개시내용은 참조에 의해 본 명세서에 포함된다.
<기술 분야>
본 개시내용은 반도체 집적 회로 제조 방법에 관한 것이며, 더 구체적으로는 FinFET(fin field effect transistor)를 포함한 반도체 디바이스의 제조 방법 및 그 반도체 디바이스에 관한 것이다.
반도체 산업이 디바이스의 고밀도화, 고성능 및 저비용을 추구하여 나노 기술 공정으로 발전함에 따라, 제조 및 설계 양쪽의 문제로부터의 과제로 FinFET과 같은 3차원 설계를 개발하고 하이k(유전 상수) 재료로 이루어진 금속 게이트 구조를 사용하게 되었다. 금속 게이트 구조는 종종 게이트 대체 기술을 이용하여 제조되며, 소스 및 드레인은 에피택셜 성장 방법을 이용하여 형성된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 실척으로 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b 및 도 1c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 2a, 도 2b 및 도 2c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 3a, 도 3b 및 도 3c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 4a, 도 4b 및 도 4c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 5a, 도 5b 및 도 5c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 7a, 도 7b 및 도 7c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 8a, 도 8b 및 도 8c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 9a, 도 9b 및 도 9c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 10a, 도 10b 및 도 10c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 11a, 도 11b 및 도 11c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 12a, 도 12b 및 도 12c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 13a, 도 13b 및 도 13c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 14a, 도 14b 및 도 14c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 15a, 도 15b 및 도 15c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 16a, 도 16b 및 도 16c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 공정 스테이지 중 하나를 도시한다.
도 17a와 도 17b는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
도 18은 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
도 19a와 도 19b는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
도 20a와 도 20b는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피처가 상이한 스케일로 임의대로 도시될 수 있다. 첨부 도면에서는, 간략화를 위해 일부 층/피처가 생략될 수도 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 디바이스는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다. 또한, 이어지는 제조 공정에서는, 설명하는 단계 중에/사이에 하나 이상의 추가 단계가 있을 수 있으며, 단계들의 순서가 바뀔 수도 있다.
개시하는 실시형태는 소스/드레인(S/D) 구조 위에 컨택을 위한 개구부를 패터닝하는 방법을 포함한, FinFET(in field-effect transistor)을 위해 S/D 구조에 컨택을 형성하는 방법에 관한 것이다. 본 명세서에 개시하는 것과 같은 실시형태는 일반적으로 FinFET뿐만 아니라, 더블-게이트(double-gate), 서라운드-게이트(surround-gate), 오메가-게이트(omega-gate) 또는 게이트-올-어라운드 트랜지스터(gate-all-around), 2D(2-dimensional) FET 및/또는 나노와이어 트랜지스터, 또는 소스/드레인 에피택셜 성장 공정을 갖는 임의의 적절한 디바이스에 적용 가능하다.
도 1a 내지 도 7c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정에서의 다양한 공정을 도시한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 도 1a 내지 도 7c에서, "a"가 붙은 도면(예, 도 1a, 도 2a 등)은 투시도를 나타내며, "b"가 붙은 도면(예, 도 1b, 도 2b 등)은 도 1a에 표시한 선 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 나타내고, "c"가 붙은 도면(예, 도 1c, 도 2c 등)은 도 1a에 표시한 선 X1-X1에 대응하는 X 방향을 따른 단면도를 나타낸다. 도 1a 내지 도 7c에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다.
먼저 도 1a 내지 도 1c를 참조하면, 도 1a 내지 도 1c는 FinFET 구조를 형성하기 위한 다양한 제조 단계가 수행된 후의 구조를 도시하고 있다. 도 1a 내지 도 1c에 도시하는 바와 같이, 소스/드레인(S/D) 구조(120, 121)와 금속 게이트(130)가 일함수 조절층(133) 및 게이트 유전체층(131)과 함께 기판(101) 위에 형성된다. 일부 실시형태에 있어서, S/D 구조(120)는 p채널 FET용이고, S/D 구조(121)는 n채널 FET용이다(즉, 전도성 타입이 상이하다). 다른 실시형태에서는, S/D 구조(120, 121) 둘 다가 p채널 FET용이거나 n채널 FET용이다(즉, 전도성 타입이 동일하다). 이 구조는 다음의 제조 단계에 의해 형성될 수 있다.
도 1a 내지 도 1c에는, 하나 이상의 핀 구조를 가진 기판(101)이 도시되는데, 도면에는 2개의 핀 구조(102)가 예시되어 있다. 설명을 위해 2개의 핀 구조가 도시되지만, 다른 실시형태에서는 임의 개의 핀 구조를 포함할 수도 있음이 이해될 것이다. 일부 실시형태에 있어서, 하나 이상의 더미 핀 구조가 활성 FinFET용의 핀 구조에 인접해 형성된다. 핀 구조(102)는 X 방향으로 연장되고, 기판으로부터 Z 방향으로 돌출하는 반면, 게이트(130)는 Y 방향으로 연장된다.
기판(101)은 설계 요건(예, p타입 기판 또는 n타입 기판)에 따라 다양한 도핑 영역을 포함할 수 있다. 일부 실시형태에 있어서, 도핑 영역은 p타입 또는 n타입 도펀트가 도핑될 수 있다. 예를 들어, 도핑 영역은 붕소 또는 BF2 등의 p타입 도펀트, 인 또는 비소 등의 n타입 도펀트, 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은 n타입 FinFET에 맞게 구성될 수도 또는 다르게는 p타입 FinFET(PFET)에 맞게 구성될 수도 있다.
일부 실시형태에 있어서, 기판(101)은 실리콘, 다이아몬드 또는 게르마늄 등의 적절한 원소 반도체, IV족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예컨대, 갈륨 비화물, 인듐 갈륨 비화물(InGaAs), 인듐 비화물, 인듐 인화물, 인듐 안티몬화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물) 등의 적절한 합금 또는 화합물 반도체 등등으로 제조될 수 있다. 또한, 기판(101)은 에피택셜층(에피층)을 포함할 수도 있고, 성능 향상을 위해 변형될 수도 있고/있거나 SOI(silicon-on-insulator) 구조를 포함할 수도 있다.
핀 구조(120)는 예컨대 인접한 핀 구조(102) 사이에 트렌치가 형성되도록 트렌치를 형성하는 패터닝 공정을 이용하여 형성될 수 있다. 아래에서 더 상세하게 설명하겠지만, 핀 구조(102)는 FinFET을 형성하는데 이용될 것이다.
STI(shallow trench isolation)(105) 등의 격리 절연층이 기판(101) 위의 트렌치 내에 배치된다. 일부 실시형태에서는, 격리 절연층(105)을 형성하기 전에, 하나 이상의 라이너층이 기판(101) 위에 그리고 핀 구조(102)의 바닥부(103)의 측벽 위에 형성된다. 일부 실시형태에 있어서, 라이너층은 기판(101) 및 핀 구조(102)의 바닥부(103)의 측벽 상에 형성된 제1 핀 라이너층(10)과, 제1 핀 라이너층(106) 상에 형성된 제2 핀 라이너층(108)을 포함한다. 각각의 라이너층은 일부 실시형태에 있어서 약 1 nm 내지 약 20 nm 사이의 두께를 갖는다.
일부 실시형태에 있어서, 제1 핀 라이너층(106)은 실리콘 산화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 가지며, 제2 핀 라이너층(108)은 실리콘 질화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 갖는다. 라이너층은 PVD(physical vapor deposition), CVD(chemical vapor deposition), 또는 ALD(atomic layer deposition) 등의 하나 이상의 공정을 통해 적층되지만, 임의의 조건에 맞는 공정이 사용될 수도 있다.
격리 절연층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 규산염 유리(FSG), 탄소 도핑된 산화물 등의 로우k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 초 로우k(extremely low-k) 유전체, 폴리이미드 등의 중합체, 또는 이들의 조합 등의 적절한 유전체 재료로 제조될 수 있다. 일부 실시형태에 있어서, 격리 절연층(105)은 임의의 조건에 맞는 공정이 이용될 수도 있지만, CVD, FCVD(flowable CVD), 또는 스핀온글래스 공정 등의 공정을 통해 형성될 수 있다. 후속하여, 핀 구조(102)의 정상면 위로 연장되는 격리 절연층(105)의 부분과, 핀 구조(102)의 정상면 위의 라이너층의 부분은, 예컨대 에칭 공정, 화학적 기계 연마(CMP) 등을 이용해서 제거된다.
일부 실시형태에 있어서, 격리 절연층(105)과 라이너층은 도 1a 내지 도 1c에 도시하는 바와 같이, 핀 구조(102)의 상위부(104)를 노출시키도록 리세싱된다. 일부 실시형태에 있어서, 격리 절연층(105)과 라이너층은 단일 에칭 공정 또는 다중 에칭 공정을 이용하여 리세싱된다. 격리 절연층(105)이 실리콘 산화물로 제조되는 일부 실시형태에서는, 에칭 공정이 예컨대 건식 에칭, 화학 에칭, 또는 습식 세정 공정일 수도 있다. 예를 들어, 화학 에칭은 묽은 불화수소(DHF)산 등의 불소 함유 화학물질을 사용할 수 있다. 핀 형성 공정 후에, 핀 높이(Hfin)는 약 30 nm 이상이며, 일부 실시형태에서는 예컨대 약 50 nm 이상이다. 일 실시형태에서는, 핀 높이가 약 40 nm와 약 80 nm 사이이다. 핀 높이는 후속 처리에 의해 조절될 수 있는 것이 이해될 것이다. 다른 재료, 공정, 및 치수가 사용될 수도 있다.
핀 구조(102)가 형성된 후에, 더미 게이트 유전체층과 더미 게이트 전극을 포함하는 더미 게이트 구조가 노출된 핀 구조(102) 위에 형성된다. 더미 게이트 유전체층과 더미 게이트 전극은 후속하여 소스/드레인 영역을 규정하여 형성하는데 이용될 것이다. 일부 실시형태에 있어서, 더미 게이트 유전체층과 더미 게이트 전극은, 노출된 핀 구조(102) 위에 더미 유전체층을 그리고 더미 게이트 유전체층 위에 더미 전극층을 적층하여 패터닝함으로써 형성된다. 더미 유전체층은 열산화, CVD, 스퍼터링, 또는 더미 유전체층을 형성하기 위해 당업계에 공지되어 사용되는 기타 방법에 의해 형성될 수 있다. 일부 실시형태에 있어서, 더미 유전체층은, 실리콘 산화물, 실리콘 질화물(SiCN, SiON, 및 SiN), 탄소 도핑된 산화물 등의 로우k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 초 로우k 유전체, 폴리이미드 등의 중합체, 또는 이들의 조합 등의 하나 이상의 적절한 유전체 재료로 제조될 수 있다. 일 실시형태에서는, SiO2가 사용된다.
후속하여, 더미 전극층이 더미 유전체층 위에 형성된다. 일부 실시형태에 있어서, 더미 전극층은 전도성 재료이며, 비정질 실리콘, 폴리 실리콘, 비정질 게르마늄, 폴리 게르마늄, 비정질 실리콘-게르마늄, 폴리 실리콘-게르마늄, 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 전극층은 PVD, CVD, 스퍼터 적층, 또는 전도성 재료를 적층하기 위해 당업계에 공지되어 사용되는 기타 기술에 의해 적층될 수 있다. 다른 재료, 전도성 및 비전도성 재료가 사용될 수도 있다. 일 실시형태에서는, 폴리-Si가 사용된다.
패터닝을 돕기 위해 더미 전극층 위에 마스크 패턴이 형성될 수 있다. 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN, 또는 기타 적절한 재료로 된 하나 이상의 층으로 제조된다. 마스크 패턴을 에칭 마스크로서 사용하여, 더미 전극층이 더미 게이트 전극으로 패터닝된다. 일부 실시형태에서는, 더미 유전체층이 또한 더미 게이트 유전체층을 규정하도록 패터닝된다.
후속하여, 측벽 스페이서(134)가 더미 게이트 구조의 측벽을 따라 형성된다. 측벽 스페이서(134)는 더미 게이트 구조, 핀 구조(102), 및 격리 절연층(105) 위에 절연층을 적층하여 비등방성으로 에칭함으로써 형성될 수 있다. 일부 실시형태에 있어서, 측벽 스페이서(134)는 실리콘 질화물로 형성되고 단일층 구조를 가질 수 있다. 대안적 실시형태에 있어서, 측벽 스페이서(134)는 복수의 층을 포함하는 복합 구조를 구비할 수 있다. 예를 들어, 측벽 스페이서(134)는 실리콘 산화물층과, 그 실리콘 산화물층 위의 실리콘 질화물층을 포함할 수 있다. SiO2, SiCN, SiON, SiN, SiOCN, 기타 로우k 재료, 또는 이들의 조합 등의 다른 재료도 사용될 수 있다. 측벽 스페이서(134)의 두께는 일부 실시형태에 있어서 약 5 nm 내지 약 40 nm의 범위에 있다.
더미 게이트 구조와 측벽 스페이서가 형성된 후에, 더미 게이트 구조의 대향하는 측면을 따라 핀 구조(102)의 노출 부분(104) 상에 소스/드레인(S/D) 구조(120, 121)가 형성된다. S/D 구조(120, 121)는 노출된 핀 구조(104)의 측면 및 정상면 상에 에피택셜로 형성될 수 있다. 일부 실시형태에 있어서, 핀 구조(104)가 리세싱될 수 있고, 그 리세싱된 핀의 노출 부분 상에 S/D 구조가 에피택셜로 형성된다. 소스/드레인 영역에 에피택셜 성장 재료를 사용하면 소스/ 드레인 영역이 FinFET의 채널에 응력을 발휘할 수 있게 된다. S/D 구조(120, 121)가 상이한 전도성 타입 FET용인 경우, S/D 구조(121)용의 핀 구조가 예컨대 SiN으로 제조된 보호층으로 덮이면서 S/D 구조(120)가 형성되고, 그런 다음 형성된 S/D 구조(120)가 보호층으로 덮이면서 S/D 구조(121)가 형성된다.
S/D 구조(120, 121)에 사용되는 재료는, 채널 영역에 인장 응력을 발휘하도록 한 타입의 재료를 n타입 FinFET에 사용하고, 압축 응력을 발휘하도록 다른 타입의 재료를 p타입 FinFET에 사용하여, n타입 및 p타입 FinFET에 따라 다를 수 있다. 예를 들어, SiP 또는 SiC는 n타입 FinFET을 형성하는데 사용될 수 있고, SiGe 또는 Ge는 p타입 FinFET을 형성하는데 사용될 수 있다. 다른 재료가 사용될 수도 있다. 일부 실시형태에 있어서, S/D 구조(120 및/또는 121)는 상이한 조성 및/또는 상이한 도펀트 농도를 가진 2 이상의 에피택셜층을 포함한다.
S/D 구조(120 및/또는 121)는 적절한 도펀트를 주입하기 위한 주입 공정을 통해, 또는 재료가 성장할 때 인시츄 도핑(in-situ doping)에 의해 도핑될 수 있다. 예를 들어, 채널이 Si 또는 Si1 - xGex일 수 있는 p채널 FET의 경우, 도핑된 에피택셜막은 붕소 도핑된 Si1 - yGey일 수 있으며, 여기서 채널에 종 방향의 압축 변형을 유도하여 정공 이동성을 향상시키기 위해 y는 x와 같거나 더 크다. 채널이 Si일 수 있는 n채널 FET의 경우, 도핑된 에피택셜막은 예컨대 인 도핑된 실리콘(Si:P) 또는 실리콘-탄소(Si1-zCz:P)일 수 있다. 채널이 InmGa1 - mAs와 같은 화합물 반도체인 경우, 도핑된 에피택셜막은 예컨대 InmGa1 - mAs일 수 있으며, 여기서 n은 m보다 작거나 같다.
도 1a 및 도 1b에 도시하는 바와 같이, 일부 실시형태에서는, Y 방향의 S/D 구조(120 및/또는 121)의 단면이 실질적으로 육각형 형상을 가지며, 다른 실시형태에서는 S/D 구조의 단면(120 및/또는 121)은 다이아몬드 형상, 기둥 형상 또는 막대 형상을 갖는다. 일부 실시형태에 있어서, Y 방향의 S/D 구조의 폭(WSD)은 약 25 nm 내지 약 100 nm의 범위 내에 있다.
S/D 구조(120, 121)가 형성된 후, 라이너층 또는 컨택 에칭 정지층(CESL)으로서의 제1 절연층이 S/D 구조(120, 121)를 덮기 위해 더미 게이트 구조의 측벽 스페이서(134) 상에 적층된다. 제1 절연층(122)은 후속하여 형성된 유전체 재료의 패터닝 중에 에칭 정지부로서 작용한다. 일부 실시형태에 있어서, 제1 절연층(122)은 SiO2, SiCN, SiON, SiN, 또는 다른 적절한 유전체 재료를 포함한다. 일 실시형태에서는, SiN이 사용된다. 제1 절연층(122)은 전술한 재료들의 조합을 포함하는 복수의 층으로 이루어질 수 있다. 제1 절연층(122)은 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 적층될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. 일부 실시형태에 있어서, 제1 절연층(122)은 약 0.5 nm와 약 10 nm 사이의 두께를 갖는다. 다른 실시형태에서는 다른 두께가 이용될 수도 있다.
제1 절연층(122)이 형성된 후, 제1 절연층(122) 위에 제1 희생층(115)이 형성된다. 일부 실시형태에 있어서, 제1 희생층(115)은 SiO2, SiCN, SiON, SiOC, SiOH, SiN, 또는 기타 적절한 유전체 재료 등의 실리콘계 유전체 재료로 된 하나 이상의 층을 포함한다. 일부 실시형태에 있어서, 제1 희생층(115)은 임의의 조건에 맞는 공정이 이용될 수도 있지만, CVD, PVD, ALD, FCVD, 또는 스핀온글래스 공정 등의 성막 공정을 통해 형성될 수 있다. 후속하여, 제1 절연층(122)의 일부가 예컨대 에칭 공정, CMP 등을 이용하여 제거되어 더미 게이트 전극의 상면을 노출시킨다.
이어서, 더미 게이트 전극 및 더미 게이트 유전체층이 제거된다. 제거 공정은 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어, 일부 실시형태에 있어서, 제거 공정은 건식 에칭 또는 습식 에칭 중 하나를 사용하여 선택적으로 에칭하는 것을 포함한다. 건식 에칭이 사용될 경우, 이 공정은 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2, 또는 이들의 조합을 포함할 수 있다. N2, O2, 또는 Ar 등의 희석 가스가 선택적으로 사용될 수도 있다. 습식 에칭이 사용될 경우, 에칭액(에칭제)은 NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O, 및/또는 등등을 포함할 수 있다. 더미 게이트 유전체층은 묽은 HF산 등의 습식 에칭 공정을 이용하여 제거될 수 있다. 다른 공정 및 재료가 사용될 수도 있다.
더미 게이트 구조가 제거된 후에, 게이트 유전체층(131)이 핀 구조(104)의 채널 영역 위에 형성된다. 일부 실시형태에서는, 게이트 유전체층(131)이 하나 이상의 하이-k 유전체(예컨대, 3.9보다 높은 유전 상수를 가짐)을 포함한다. 예를 들어, 하나 이상의 게이트 유전체층은 금속 산화물 또는 Hf, Al, Zr의 실리케이트, 이들의 조합 그리고 이들의 다층으로 된 하나 이상의 층을 포함할 수도 있다. 기타 적절한 재료는 금속 산화물, 금속 합금 산화물, 및 이들의 조합의 형태로, La, Mg, Ba, Ti, Pb, Zr를 포함한다. 예시적인 재료는 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy와 LaAlO3 , 및 등등을 포함한다. 게이트 유전체층(131)의 형성 방법은 MBD(molecular-beam deposition), ALD, PVD 등을 포함한다. 일부 실시형태에 있어서, 게이트 유전체층(131)은 약 0.5 nm 내지 약 5 nm의 두께를 갖는다. 일부 실시형태에서는, 게이트 유전체층(131)은 측벽 스페이서(134)의 측면 상에도 형성된다.
일부 실시형태에 있어서, 게이트 유전체층(131)을 형성하기 전에 채널 영역(104) 위에 계면층(도시 생략)이 형성될 수도 있고, 게이트 유전체층(131)은 그 계면층 위에 형성된다. 계면층은 후속 형성되는 하이-k 유전체층을 하부의 반도체 재료로부터 보호하는 것을 돕는다. 일부 실시형태에 있어서, 계면층은 화학적 반응으로 형성될 수도 있는 화학적 실리콘 산화물이다. 예를 들어, 화학적 실리콘 산화물은 탈이온수 + 오존 (DIO3), NH4OH+H2O2+H2O (APM), 또는 다른 방법을 이용해서 형성될 수도 있다. 다른 실시형태는 계면층에 대해 상이한 재료 또는 공정을 사용한다. 일부 실시형태에 있어서, 계면층은 약 0.2 nm 내지 약 1 nm의 두께를 갖는다.
게이트 유전체층(131)이 형성된 후, 게이트 유전체층(131) 위에 게이트 전극(130)이 형성된다. 게이트 전극(130)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr으로 이루어진 그룹에서 선택된 금속일 수 있다. 일부 실시형태에 있어서, 게이트 전극(130)은 TiN, WN, TaN, 및 Ru로 이루어진 그룹에서 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta 등의 금속 합금이 사용될 수도 있고/있거나 WNx, TiNx, MoNx, TaNx, 및 TaSixNy 등의 금속 질화물이 사용될 수도 있다. 일부 실시형태에 있어서, 게이트 전극(130)은 약 5 nm 내지 약 100 nm의 두께를 갖는다. 게이트 전극(130)은 ALD, CVD, PVD, 도금, 또는 이들의 조합 등의 적절한 공정을 이용해서 형성될 수 있다. 잉여 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
본 개시내용의 소정의 실시형태에 있어서, 게이트 전극(130)은 게이트 유전체층(131) 상에 배치되는 하나 이상의 일함수 조절층(133)을 포함한다. 일함수 조절층(133)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC으로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 된 다층과 같은 전도성 재료로 이루어진다. n채널 FinFET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 이용되고, p채널 FinFET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 이용된다. 기타 적절한 전도성 재료가 사용될 수도 있다.
그런 다음, 게이트 전극(130), 게이트 유전체층(131) 및 일함수 조절층이 리세싱되고, 리세싱된 게이트 전극(130) 상에 게이트 캡층(132)이 형성된다. 일부 실시형태에 있어서, 게이트 전극(130)이 주로 W로 구성될 경우, 게이트 전극은 예컨대 1 Torr 미만의 압력에서 24℃ 내지 150℃의 온도 범위로 Cl2/O2/BCl3를 사용한 건식 에칭 공정을 사용하여 리세싱될 수 있다.
게이트 전극(130)을 리세싱한 후에, 후속 공정 시에 게이트 전극(130)을 보호하기 위해 오목부 안에 게이트 캡층(132)이 형성된다. 일부 실시형태에 있어서, 게이트 캡층(132)은 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN, 이들의 조합 등을 포함하지만, 다른 적절한 유전체막이 사용될 수도 있다. 게이트 캡층(132)은 예컨대 CVD, PVD, 스핀온 등을 사용하여 형성될 수도 있다. 다른 적절한 공정 단계들이 사용될 수도 있다. 잉여 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
도 2a 내지 도 2c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
도 2a 내지 도 2c에 도시하는 바와 같이, S/D 구조(120, 121)의 양 측면 영역으로부터 제1 희생층(115)이 적어도 일부 제거되어 개구부(116)를 형성한다. 일부 실시형태에서는, 제1 희생층(115)의 전부가 제거된다. 제1 희생층(115)은 건식 에칭 및/또는 습식 에칭 등의 적절한 에칭 단계에 의해 제거될 수 있다. 에칭 단계는 제1 절연층(122)에서 실질적으로 멈춘다. 일부 실시형태에 있어서, 제1 절연층(122)은 약 0.5 nm와 약 10 nm 사이의 두께를 갖는다.
도 3a 내지 도 3c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
개구부(116)가 형성된 후에, 제2 희생층(140)이 개구부(116) 안에 형성된다. 제2 희생층(140)은 제1 절연층(122) 및/또는 격리 절연층(105)의 재료에 대해 높은(예컨대 5 이상) 에칭 선택비를 갖는 재료로 구성된다. 일부 실시형태에 있어서, 제2 희생층(140)은 Si, SiGe, SiC, Ge, SiGeC 및 GeSn 등의 IV족 원소 또는 화합물 재료로 된 하나 이상의 층으로 이루어지며, 결정질, 다결정 또는 비정질일 수도, 또는 도핑되거나 도핑되지 않을 수도 있다. 다른 실시형태에 있어서, 제2 희생층(140)은 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및/또는 SiO2, 또는 기타 적절한 재료의 하나 이상의 실리콘계 유전체층으로 이루어진다. 알루미늄 산화물, 알루미늄 산탄화물(oxy-carbide) 및 알루미늄 산질화물(oxy-nitride) 등의 알루미늄계 유전체 재료가 사용될 수도 있다. SOC(spin-on-carbon) 방법도 사용될 수 있다. 소정의 실시형태에 있어서, 제2 희생층(140)은 GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN 및/또는 AlGaN을 포함하지만 이에 한정되지 않는 III-V족 화합물 반도체의 하나 이상의 층으로 이루어진다. 제2 절연층(140)은 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 적층될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. 일 실시형태에서는, 비정질 또는 폴리 Si가 제2 희생층(140)으로서 사용된다. 다른 실시형태에서는, 비정질 또는 폴리 Si1 - xGex가 제2 희생층(140)으로서 사용되며, 여기서 x는 0.4 이하이다.
일부 실시형태에 있어서, 제2 희생층(140)의 적층 온도는 약 600℃ 미만으로 유지된다. 다른 실시형태에서는 그 온도가 약 500℃ 미만이고, 소정의 실시형태에서는 400℃ 미만이다. 이 온도는 이미 형성된 금속-게이트/하이k 유전체 스택의 임계 전압에 미치는 열충격(thermal impact)을 최소화하도록 유지된다.
제2 희생층(140)의 상위면을 평탄화하기 위해 에치백 공정 또는 CMP 등의 평탄화 단계가 수행될 수 있다. 평탄화 단계에 의해, 게이트 캡층(132)의 상위면이 노출된다. 평탄화 단계 후에, 제1 절연층(122)의 표면에서 측정되는 제2 희생층(140)의 높이(Hsacr)두께는 일부 실시형태에 있어서 약 100 nm 내지 약 350 nm의 범위 내에 있다.
도 4a 내지 도 4c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
제2 희생층(140)이 형성된 후에, 제2 희생층(140) 위에 마스크 패턴이 형성되고, 마스크 패턴을 에칭 마스크로서 이용하여, 제2 희생층(140)이 건식 에칭을 사용해 패터닝됨으로써, S/D 구조(120, 121) 사이에 개구부(144)가 형성된다. 일부 실시형태에서는, 에칭이 제1 절연층(122)에서 실질적으로 멈춘다. 도 4a 내지 도 4c는 마스크층이 제거된 후의 구조를 도시한다.
마스크 패턴은 포토 에칭 단계를 이용해서 적절한 마스크 재료층을 패터닝함으로써 형성될 수 있다. 에칭 단계는 상이한 플라즈마 가스들을 사용한 다중 에칭 공정을 포함할 수 있다. 일부 실시형태에 있어서, 마스크 패턴은 제2 희생층(140)과 게이트 캡층(132) 위에서 X 방향으로 연장된다. 마스크 패턴은 SiO2, SiN 및/또는 SiON, 및/또는 TiN, 또는 기타 적절한 재료로 된 하나 이상의 층으로 구성된다. 마스크 패턴용 재료는 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 적층될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다.
제2 희생층(140)으로서 Si계 재료(예컨대, 폴리 Si 또는 비정질 Si)가 사용될 경우에, 에칭은 예컨대 HBr를 포함하는 가스 또는 Cl2 및 SF6를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. 제2 희생층(140)으로서 SOC(스핀-온-탄소)가 사용될 경우에, 에칭은 예컨대 N2 및 H2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. FCVD에 의해 형성된 Si 산화물계 재료가 제2 희생층으로서 사용될 경우, 에칭은 예컨대 플루오로카본 및/또는 불소를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다.
제2 희생층(140)으로서 Ge계 재료(예컨대, Ge 또는 SiGe)가 사용될 경우에, 에칭은 플루오로카본을 포함하는 가스 또는 할로겐을 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. 에칭 시에, 기판은 약 20℃ 내지 약 200℃ 사이의 온도로 가열될 수 있다.
일부 실시형태에 있어서, Y 방향의 개구부 폭(WSP)은 약 5 nm 내지 약 100 nm의 범위 내에 있다. 소정의 실시형태에 있어서, 개구부 폭(WSP)은 약 10 nm 내지 약 40 nm의 범위 내에 있다. 그 폭(WSP)은 설계 규칙 및/또는 반도체 디바이스의 타입에 따라 다른 값일 수도 있다.
도 4a와 도 4c에 도시하는 바와 같이, 일부 실시형태에서는 제1 절연층(122) 및/또는 게이트 캡층(132)이 제2 희생층(140)의 패터닝 시에 실질적으로 에칭되지 않음을 알아야 한다. 다시 말해, 제1 절연층(122) 및/또는 게이트 캡층(132)용의 재료는 제2 희생층(140)에 대해 높은 에칭 선택비(예컨대, 5 이상)을 갖는다(즉, 제2 희생층보다 에칭률이 낮다).
도 5a 내지 도 5c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
후속하여, 패터닝된 제2 희생층(140) 및 격리 절연층(105) 위에 라이너층인 제2 절연층(146)이 등각으로 형성된다. 제2 절연층(146)은 측벽 스페이서(134)와 게이트 캡층(132) 위에도 형성된다.
일부 실시형태에 있어서, 제2 절연층(146)은 SiO2, SiCN, SiON, SiCN, SiOCN 및 SiN를 포함하지만, 기타 적절한 유전체 재료도 사용될 수도 있다. 일 실시형태에 있어서, SiN 등의 실리콘 질화물계 유전체 재료가 사용된다. 제2 절연층(146)은 전술한 재료들의 조합을 포함하는 복수의 층으로 이루어질 수도 있다. 일 실시형태에서는, 적어도 하나가 실리콘 질화물계 재료인, 2개 층의 실리콘계 유전체 재료가 제2 절연층(146)으로서 사용된다. 다른 실시형태에서는, 알루미늄계 유전체층이 제2 절연층(146)의 1개 층으로서 사용된다. 소정의 실시형태에 있어서, 제2 절연층(146)은 실리콘 질화물계 유전체층 및 실리콘 질화물계 재료 이외의 다른 재료로 이루어진 유전체층을 포함한다.
제2 절연층(146)은 실리콘에 대한 SiO2의 에칭률과 비교하여 실리콘에 대한 선택적 에칭률이 높다. 예를 들어, H3PO4에서 실리콘 질화물, 실리콘 산화물 및 실리콘의 에칭률은 각각 약 50:5:1이다.
제2 절연층(146)은 PVD, CVD, MLD(molecular layer deposition) 또는 ALD 등의 하나 이상의 공정을 통해 적층될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. ALD의 경우, 예를 들어, SiH4(실란), SiH2Cl2(디클로로실란), 및/또는 SiCl4(사염화규소), 및/또는 질화물 함유 라이너층을 위한 기타 적합한 실리콘 함유 전구체가 ALD 공정을 위한 전구체로서 사용될 수도 있다.
일부 실시형태에 있어서, 제2 절연층(146)의 적층 온도는 약 500℃보다 낮게 유지된다. 다른 실시형태에서는, 그 온도가 약 400℃보다 낮다. 이 온도는 이미 형성된 금속-게이트/하이k 유전체 스택의 임계 전압에 미치는 열충격(thermal impact)을 최소화하도록 유지된다.
일부 실시형태에 있어서, 제2 절연층(146)은 약 1 nm와 약 15 nm 사이의 두께를 갖는다. 다른 실시형태에서는, 그 두께가 약 3 nm 내지 약 10 nm이다. 다른 실시형태에서는 다른 두께가 이용된다.
제2 절연층(146)이 형성된 후에, 개구부(144)를 충전하고 제2 희생층(140)을 덮도록 제1 층간 절연막(ILD)(145)이 형성된다.
ILD층(145)은 단층 또는 다층을 포함할 수 있다. 일부 실시형태에 있어서, ILD층(145)은 SiO2, SiCN, SiOC, SiON, SiOCN, SiN 또는 로우-k 재료를 포함하지만, 다른 적절한 유전체막이 사용될 수도 있다. ILD층(145)은 CVD, PECVD 또는 ALD, FCVD, 또는 스핀온글래스 공정에 의해 형성될 수 있다. 잉여 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다. 평탄화 공정에 의해, 제2 희생층(140)(및 캡 절연층(132))의 상위면이 일부 실시형태에서 노출된다.
FCVD이 이용될 경우, 일부 실시형태에서는 유동성 격리 유전체 전구체에 대해 경화 공정이 수행된다. 경화 공정은 유동성 격리 유전체 전구체를 실리콘 산화물층과 같은 유전체층으로 전달하기 위해, UV 경화, 오존(O3) 플라즈마 경화 또는 저온 O3 플라즈마 + UV 경화 (LTB + UV 경화)를 포함할 수 있다. 일부 실시형태에 있어서, UV 경화 공정의 처리 온도 범위는 약 0℃와 약 10℃ 사이이다. 일부 실시형태에 있어서, O3 플라즈마 경화 공정의 처리 온도 범위는 약 100℃와 약 250℃ 사이이다. 일부 실시형태에서는 LTB + UV 경화 공정의 처리 온도 범위는 약 30℃와 약 50℃ 사이이다. 경화 공정은 일부 실시형태에 있어서 공정 시간을 단축하기 위해 적층 공정 후에 한 번만 수행될 수도 있지만, 이에 한정되는 것은 아니다. 적층 공정과 경화 공정은 교대로 수행될 수 있다. 다른 실시형태에 있어서, 유동성 격리 유전체 전구체는 또한 질소, 산소, 오존 또는 증기를 직접 도입함으로써 산화 공정을 통해 유전체층으로 직접 전달될 수 있다.
ILD층의 구조적 밀도를 더욱 증가시키기 위해, 경화 공정 후에, 열처리 공정이 절연 유전체층에 수행될 수 있다. 열처리 공정은 증기를 함유한 열처리 공정(습식 어닐링) 및 질소를 함유한 열처리 공정(건식 어닐링)을 포함한다. 일부 실시형태에서는, 증기를 함유한 열처리의 처리 온도 범위가 약 400℃와 약 1000℃ 사이이고, 질소를 함유한 열처리 공정의 처리 온도가 약 1000℃와 약 1200℃ 사이이다. 다른 실시형태에서는, 열처리 온도가 예컨대 자외선 열처리(UVTP, ultra violet thermal processing) 공정에서 막을 자외선에 노출시킴으로써 약 400℃로 낮아질 수 있다.
경화 또는 처리 후에, ILD층은 일부 실시형태에 있어서 6 미만의 비유전율(relative permittivity)을 가질 수 있다.
다른 실시형태에 있어서, ILD층(145)을 형성하기 위해 스핀온유전체(SOD) 공정이 수행된다. 이 실시형태에 있어서, 제2 절연층(146), 질화물 함유 라이너층은 SOD 공정에 의해 컨택 격리 영역 내의 적층된 격리 유전체층에 적절한 중간층(inter layer)을 제공하기 위해 이전의 공정에서 형성된다. 따라서, ILD층은 적절한 전구체를 이용한 SOD 공정에 의해 형성될 수 있다.
ILD층(145)을 위한 SOD 공정에서, 전구체는 실록산, 메틸실록산, 폴리실라잔 및 하이드로젠실세스퀴옥산, 퍼하이드로폴리실라잔(PHPS), 및 기타 적합한 재료 등의 유기규소 화합물일 수 있다. SOD 전구체는 스핀온 화학물질의 코팅 용액에 주로 사용되는 상용 유기 용매에 용해된다. 적절한 유기 용매는 예컨대 디부틸에테르(DBE), 톨루엔, 크실렌, 프로필렌글리콜모노메틸에테르아세테이트(PGMEA), 에틸 락테이트 및 이소프로필 알콜(IPA) 등을 포함하며, PHPS의 용매로서는 크실렌을 사용하는 것이 바람직하다. 용액 중의 SOD 전구체의 농도는 용액의 농도(즉, 점도) 및 코팅의 두께를 조절하기 위해 변할 수 있다. 일부 실시형태에서는, 약 4 중량% 내지 약 30 중량%의 SOD 전구체를 함유하는 용액이 사용될 수 있다. 다른 실시형태에서는, 약 8 중량% 내지 약 20 중량%의 SOD 전구체를 함유하는 용액이 사용된다. 계면 활성제 및 결합제 등의 부가적인 소량의 첨가제가 용액에 포함될 수 있다.
웨이퍼는 전구체 스핀온 공정 시에 SOD 전구체를 웨이퍼 중심으로부터 에지로 균일하게 퍼지게 회전된다. 기판 상에 SOD 전구체 코팅을 위한 캐스트 회전의 회전 속도는 일부 실시형태에 있어서, 12인치 웨이퍼에 대해 100 rpm 내지 3000 rpm이다. 일부 실시형태에서는 SOD 전구체의 다이나믹 디스펜스 속도가 약 1 ml/sec이고, 디스펜스 퍼들은 메인 속도 이전에 웨이퍼의 에지로 완전히 퍼지게 될 것이다. 따라서, SOD 전구체는 컨택 격리 홀의 바닥부를 완전히 덮고 개구부(144)를 충전할 수 있다.
후속하여, SOD 적층 후에 SOD층을 안정시키기 위해 프리베이킹 공정이 행해진다. 프리베이킹 공정은 일부 실시형태에서는 약 100℃ 내지 약 200℃ 범위의 저온에서 대기를 사용하여 수행된다. 프리베이킹 공정 후에 SOD층을 치밀화하기 위해 열처리 공정이 행해진다. 열처리 공정은 일부 실시형태에서는 약 400℃ 내지 약 1100℃ 범위의 고온에서 수행되는 어닐링 공정이다. 어닐링 공정은 가스 함유 증기, O2 및 H2 가스를 사용하는 습식 어닐링 공정, 또는 N2 및 O2 가스를 포함한 가스를 사용하는 건식 어닐링 공정일 수 있다. 다른 실시형태에 있어서, 열처리 공정은 약 150℃ 내지 약 400℃ 범위의 저온에서 플라즈마를 사용한다. 수증기(H2O) 대 수소(H2)의 분압비는 바람직하게는 약 1×10-11 내지 약 1.55의 범위 내의 값으로 제어된다.
도 6a 내지 도 6d는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다. 도 6d는 S/D 구조(121) 주위의 예시적인 투시도를 보여준다.
후속하여, 제2 희생층(140)이 제거되고, 그에 따라 제1 절연층(122)으로 덮이는 S/D 구조(120, 121)를 노출시키기 위한 컨택 개구부(148, 149)가 형성된다. 제2 희생층(140)을 제거하기 위한 에칭 단계는 등방성 또는 비등방성일 수 있다. 또한, 제1 절연층(122)이 제거되고, 그에 따라 S/D 구조(120, 121)가 노출된다.
제2 희생층(140)으로서 Si계 재료(예컨대, 폴리 Si 또는 비정질 Si)가 사용될 경우에, 에칭은 Cl2 및 NF3을 포함하는 가스 또는 F2를 포함하는 가스를 사용한 플라즈마 건식 에칭, 또는 NH4OH 및/또는 테트라메틸암모늄(TMAH)을 사용한 습식 에칭에 의해 수행될 수 있다. 제2 희생층(140)으로서 SOC(스핀-온-탄소)가 사용될 경우에, 에칭은 예컨대 N2 및 H2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. FCVD에 의해 형성된 Si 산화물계 재료가 제2 희생층으로서 사용될 경우, 에칭은 예컨대 HF 또는 BHF(buffered HF)를 사용한 습식 에칭에 의해 수행될 수 있다.
제2 희생층(140)으로서 Ge계 재료(예컨대, Ge 또는 SiGe)가 사용될 경우에, 에칭은 예컨대 오존을 사용한 플라즈마 건식 에칭 또는 NH4OH과 H2O2을 함유하는 용액이나 HCl과 H2O2을 함유하는 용액을 사용한 습식 에칭에 의해 수행될 수 있다.
잔여 제1 절연층(122)은 적절한 에칭 단계를 이용하여 제거될 수 있다. 일부 실시형태에 있어서, 제1 절연층(122)의 에칭 시에, 제2 절연층(146)이 제1 절연층(122)과 동일하거나 유사한 재료로 구성되는 경우에, 제2 절연층(146)도 에칭된다. 소정의 실시형태에 있어서, 제2 절연층(146)은 컨택 개구부(148, 149)의 벽으로부터 완전히 제거된다. 그러나, 이러한 경우에, 제2 절연층(146)은 일부 실시형태에서 ILD층(145)의 바닥부에 남게 된다.
제2 희생층(140)에 대한 에칭율이 다른 재료보다 높기 때문에, 다른 층, 예컨대 게이트 캡층(132), 측벽 스페이서(134), 제1 절연층(122), ILD층(145) 및/또는 제2 절연층(146)의 손상 없이 제2 희생층(140)을 제거하는 것이 가능하다.
일부 실시형태에 있어서, 개구부(148, 149)의 Y 방향을 따른 폭(WCH)은 약 10 nm 내지 약 100 nm의 범위 내에 있다. 다른 실시형태에서는, 폭(WCH)이 약 15 nm 내지 약 50 nm의 범위 내에 있다.
도 7a 내지 도 7c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
제2 희생층이 제거되고 S/D 구조(120, 121) 상에 형성된 제1 절연층(122)이 제거된 후에, 컨택 개구부(148, 149)에 전도성 재료가 충전됨으로써, S/D 컨택(150)을 형성한다.
일부 실시형태에서는, 노출된 S/D 구조(120, 121) 상에 실리사이드층(127)이 형성된다. 금속 실리사이드 형성 공정은 S/D 구조의 측면부 상에 금속 실리사이드를 형성할 수 있다. 금속 실리사이드 형성 공정은 S/D 구조 상의 금속막 적층, S/D 구조의 계면 또는 표면에 금속 실리사이드를 형성하기 위한 열처리, 및 미반응 잉여 금속을 제거하기 위한 에칭 공정을 포함할 수 있다. 금속 실리사이드는 TiSix, NiSix, CoSix, NiCoSix, 및 TaSix를 포함하지만, 다른 적절한 실리사이드 재료가 사용될 수도 있다. 일부 실시형태에 있어서, 실리사이드층은 약 0.5 nm와 약 10 nm 사이의 두께를 갖는다. 다른 실시형태에서는, 실리사이드층이 제조 작업의 이 스테이지에서는 형성되지 않고, 이전 제조 스테이지에서, 예컨대 제1 절연층(122)의 형성 전에, 형성될 수도 있다. 일부 실시형태에서는, 제2 절연층(146)과 격리 절연층(104) 상에 또한 금속막이 형성된다. 일부 실시형태에서는, S/D 에피택셜층 상에 형성되지 않은 금속막과, 실리사이드층을 형성하는데 쓰이지 않은 금속막이 적절한 에칭 단계에 의해 제거된다. 다른 실시형태에는, 금속막이 제거되지 않고 남겨진다.
S/D 컨택(150)은 단일층 또는 다층 구조를 포함할 수 있다. 예를 들어, 일부 실시형태에 있어서, 컨택(150)은 확산 장벽층, 접착층 등의 컨택 라이너층, 및 컨택 개구부(148, 149) 내의 컨택 라이너층 위에 형성된 컨택 본체부를 포함한다. 컨택 라이너층은 ALD, CVD 등에 의해 형성된 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 컨택 본체부는 Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, 이들의 합금, 이들의 조합 등으로 된 하나 이상의 층과 같은 전도성 재료를 적층하여 형성될 수도 있지만, 다른 적절한 금속이 사용될 수도 있다. ILD층(145)의 표면으로부터 잉여 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
S/D 컨택(150)이 형성된 후에, 일부 실시형태에 있어서, 핀 구조(104)의 정상부에서 측정되는, 게이트 캡층(132)을 포함한 게이트 구조의 높이(Hg)(도 20a 참조)는 약 20 nm 내지 약 100 nm의 범위 내에 있고, 핀 구조(104)의 정상부에서 측정되는 금속 게이트(130)의 높이(Hmg)(도 20a 참조)는 약 10 nm 내지 60 nm의 범위 내에 있다.
컨택(150)을 형성한 후에, 추가 CMOS 공정이 추가 층간 유전체층, 컨택/비아, 상호접속 금속층, 및 패시베이션층 등의 다양한 피처를 형성하는데 이용된다.
도 8a 내지 도 16c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정에서의 다양한 공정을 도시한다.
다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 도 8a 내지 도 16c에서, "a"가 붙은 도면(예, 도 8a, 도 9a 등)은 투시도를 나타내며, "b"가 붙은 도면(예, 도 8b, 도 9b 등)은 도 8a와 도 9a에 표시한 선 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 나타내고, "c"가 붙은 도면(예, 도 8c, 도 9c 등)은 도 8a와 도 9a에 표시한 선 X1-X1에 대응하는 X 방향을 따른 단면도를 나타낸다. 도 8a 내지 도 16c에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다. 도 1a 내지 도 7c에 대해 설명한 이상의 실시형태와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정이 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
도 8a 내지 도 8c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
도 8a 내지 도 8c에 도시하는 구조는, 게이트 구조가 형성되지 않았고 더미 게이트 전극(230), 더미 게이트 유전체층(231) 및 게이트 마스크층(232)이 게이트 전극(130), 게이트 유전체층(131) 및 게이트 캡층(132) 대신에 기판 상에 배치되는 점을 제외하면, 도 2a 내지 도 2c에 도시한 구조와 실질적으로 유사하다. 더미 게이트 구조를 제조하는 단계들은 앞에서 설명하였다.
도 9a 내지 도 9c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
도 3a 내지 도 3c와 마찬가지로, 제2 희생층(140)이 개구부(116) 안에 형성된다.
도 10a 내지 도 10c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
후속하여, 제2 희생층(140)이 Z 방향으로 더미 게이트 전극(122)의 중간부의 높이만큼 부분적으로 리세싱되어 개구부(164)를 형성한다. 제2 희생층(140)은 에치백 공정 및/또는 습식 에칭에 의해 리세싱될 수 있다. 일부 실시형태에 있어서, 리세싱된 제2 희생층(140)의 잔여 두께(HSC)는 약 40 nm 내지 약 200 nm의 범위 내에 있다.
도 11a 내지 도 11c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
개구부(164)가 절연 재료로 충전됨에 따라 마스크층(220)을 형성한다. 일부 실시형태에서는, 마스크층(220)이 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및/또는 SiO2로 된 하나 이상의 층으로 구성된다. 일 실시형태에서는, SiN이 사용된다. 마스크층(220)은 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 적층될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. 게이트 마스크층(232) 및 마스크층의 상위면을 평탄화하기 위해 에치백 공정 또는 CMP 등의 평탄화 단계가 수행될 수 있다. 평탄화 단계에 의해, 더미 게이트 전극층(230)의 상위면이 노출된다.
도 12a 내지 도 12c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
이어서, 더미 게이트 전극(230) 및 더미 게이트 유전체층(231)이 제거됨에 따라, 개구부(235)를 형성한다. 제거 단계는 도 1a 내지 도 1c와 관련하여 앞에서 설명하였다.
도 13a 내지 도 13c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
더미 게이트 구조가 제거된 후에, 게이트 유전체층(131)이 핀 구조(104)의 채널 영역 위에 형성되고, 게이트 전극(130)을 위한 전도성층이 게이트 유전체층(131) 상에 형성된다. 게이트 형성 단계는 도 1a 내지 도 1c와 관련하여 앞에서 설명하였다.
게이트 전극(130)은 ALD, CVD, PVD, 도금, 또는 이들의 조합 등의 적절한 공정을 이용해서 형성될 수 있다. 잉여 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다. 평탄화 단계 후에, 마스크층(220)은 제거된다.
도 14a 내지 도 14c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
이어서, 게이트 전극층이 제거되고, 그에 따라 게이트 전극(130)과 게이트 캡 개구부(237)를 형성한다.
도 15a 내지 도 15c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
이어서, 게이트 캡 개구부(237) 내에 그리고 마스크층(220) 위에 절연층(132)이 형성된다. 일부 실시형태에 있어서, 게이트 캡층(132)을 위한 절연층은 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, 이들의 조합 등을 포함하지만, 다른 적절한 유전체막이 사용될 수도 있다. 게이트 캡층(132)을 위한 절연층은 예컨대 CVD, PVD, 스핀온 등을 사용하여 형성될 수도 있다. 다른 적절한 공정 단계들이 사용될 수도 있다.
도 16a 내지 도 16c는 본 개시내용의 일부 실시형태에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 도면을 보여준다.
이어서, 잉여 절연 재료와 마스크층(220)을 제거하기 위해 CMP 등의 평탄화 공정이 수행됨에 따라, 게이트 캡층(132)을 형성한다.
도 16a 내지 도 16c의 구조는 도 3a 내지 도 3c의 구조와 실질적으로 동일하다. 이어서, 도 4a 내지 도 7c에서 설명한 바와 동일한 단계가 수행된다.
도 17a와 도 17b는 도 7a의 선 X2-X2에 대응하고 도 7b의 구역 A1에 대응하는 예시적인 단면도를 보여준다.
도 17a에 도시하는 바와 같이, 본 개시내용의 일부 실시형태에 있어서, 제2 절연층(146)은 전도성 재료로 이루어진 컨택(150)과 ILD(145) 사이에 개재된다. 또한, 제1 절연층(122)은 일부 실시형태에서 제2 절연층(146)과 격리 절연층(105) 사이에 개재된다. 전도성 재료(150)는 제2 절연층(146)의 바닥부와 격리 절연층(105)의 표면 사이의 공간을 부분 관통한다. 일부 실시형태에 있어서, 제1 절연층, 제2 절연층, 및 격리 절연층은 서로 상이한 유전체 재료로 구성된다.
또한, 컨택(150)의 전도성 재료는 일부 실시형태에서, 다른 유전체층의 개재 없이, 격리 절연층(105) 상에 직접 배치된다.
도 17b에 도시하는 바와 같이, 본 개시내용의 일부 실시형태에 있어서, 제2 희생층(140)(예컨대, 비정질 Si 또는 폴리 Si)의 잔여 부분(141)이 제2 절연층(146)의 바닥부에 그리고/또는 제2 절연층(146)과 제1 절연층(122) 사이에 남는다.
도 18은 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
제2 희생층 에칭의 에칭 특성으로 인해, 일부 실시형태에 있어서, 개구부(144)는 하부 폭보다 상부 폭이 큰 테이퍼 형상을 갖는다. 따라서, 개구부(148, 149)는 하부 폭보다 상부 폭이 작은 역 테이퍼 형상을 갖기 때문에, S/D 컨택(150)도 도 18에 도시한 바와 같이, 역 테이퍼 형상을 갖는다. 정상부 근처에서 컨택(150)의 측면과 ILD층(145)의 상부면에 의해 형성되는 각도 θ는 90도보다 작다. 일부 실시형태에서는 60도 < θ < 85도이다.
도 19a와 도 19b는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다. 도 19a는 도 7a의 선 X2-X2(핀 구조 사이)에 대응하고 도 19b는 도 19a의 구역 A3의 확대도이다.
도 19a와 도 19b에 도시하는 바와 같이, 제1 절연층(122)과 제2 절연층(146)은 게이트 구조의 측벽 스페이서(134)와 ILD층(145) 사이에 개재된다.
도 20a와 도 20b는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 예시적인 단면도를 도시한다. 도 20a와 도 20b는 도 7c의 구역 A2에 대응한다.
도 20a와 도 20b는 X 방향을 따르는 컨택(150)의 다양한 단면 형상을 보여준다. 일부 실시형태에 있어서, 컨택(150)은 실질적으로 사각 형상을 갖는데, 측벽 스페이서(134)가 에칭되지 않아 그 측면이 손상되지 않고 유지되기 때문이다. 일부 실시형태에 있어서, S/D 에피택셀층(120)의 상위부는 도 20a에 도시하는 바와 같이 리세싱된 부분을 갖는다. 다른 실시형태에서는, S/D 에피택셀층(120)의 상위부가 오목한 형상, 돌출된 형상 또는 편평한 형상을 갖는다.
일부 실시형태에 있어서, 폭(W1)은 (S/D 에피택셜층(120)의 리세싱된 부분을 제외하면) 실질적으로 일정하고, 약 10 nm 내지 약 40 nm의 범위 내에 있으며, 높이(T1)는 약 20 nm 내지 약 100 nm의 범위 내에 있다. 일부 실시형태에서는, 컨택(150)의 단면 형상이 테이퍼형이며, 즉 사다리꼴이다.
소정의 실시형태에 있어서, 측벽 스페이서(134)의 상위부는 개구부(144) 및/또는 개구부(148, 149)의 형성 중에 손상(에칭)된다. 따라서, 컨택(150)은 하부 영역과 상부 영역의 2개의 영역을 갖는다. 컨택(150)의 상부 영역은 X 방향을 따라 본체 영역보다 넓은 상부를 갖는 깔때기 형상(funnel shape)을 갖는다. 하부 영역의 폭(W2)은 그 높이(T2)에 걸쳐 (S/D 에피택셜층(120)의 리세싱된 부분을 제외하면) 실질적으로 일정하다. 일부 실시형태에서는, 폭(W2)이 약 10 nm 내지 약 40 nm의 범위 내에 있고, 높이(T2)가 약 20 nm 내지 약 100 nm의 범위 내에 있다. 일부 실시형태에서는, T2 > T3이다. 소정의 실시형태에서는, T2 > 2 × T3이다.
상부 영역의 폭은 높이(T3)가 상승함에 따라 변한다(즉, 상승한다). 일부 실시형태에 있어서, 컨택(150)의 정상부에서의 폭(W3)은 폭(W2)보다 크며, 약 10 nm 내지 약 46 nm의 범위 내에 있다. 일부 실시형태에서는, T3이 약 7 nm 미만이다. 소정의 실시형태에서는, W3 > W2이고, W3 - W2가 약 6 nm 미만이다.
본 명세서에서는 전체 효과를 반드시 논의한 것은 아니고, 특정 효과가 모든 실시형태 또는 실시예에 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
예를 들어, 본 개시내용에서는, 절연층(예컨대, 실리콘 산화물계 재료, 실리콘 질화물계 재료)에 대해 높은 에칭 선택비를 가진 재료(예, Si)를 제2 희생층으로서 사용하기 때문에, S/D 구조 및 S/D 컨택 구조의 사이즈를 더욱 정밀하게 제어하는 것이 가능하다. 이러한 제조 방법으로, 무공막(void-free film)을 형성하기 위해 재료가 측벽 스페이서 사이의 공간을 용이하게 충전할 수 있다. 또한, 측벽 스페이서 사이의 전체 공간이 S/D 컨택에 완전히 사용될 수 있고, 컨택 영역이 덜 손상된다. S/D 컨택의 면적이 더 넓어지기 때문에, 실리콘 산화물 및/또는 질화물에 대해 높은 선택적 에칭에 의해 컨택 면적을 얻도록 랩어라운드(wrap-around) 컨택을 형성하는 것이 가능하다. 전술한 구조 및 방법에 의해, S/D 에피택셜층이 손상되는 것을 피하고 랩어라운드 컨택 구조를 형성하는 것이 가능하다. 또한, 제2 절연층(라이너층)이 ILD와 컨택 금속 사이에 그리고 금속 게이트와 ILD 사이에 배치되어, ILD로부터 컨택 영역 및/또는 S/D 에피택셜층으로의 산소 및/또는 수분 침투를 막을 수 있다.
본 개시내용의 양태에 따르면, FinFET(fin field effect transistor)를 포함한 반도체 디바이스를 형성하는 방법에 있어서, 제1 희생층이 FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 형성된다. 제1 희생층이 패터닝됨에 따라, 개구부를 형성한다. 제1 라이너층이 개구부의 바닥부에서 격리 절연층 상에 그리고 패터닝된 제1 희생층의 적어도 측면 상에 형성된다. 제1 라이너층이 형성된 후에, 개구부 안에 유전체층이 형성된다. 유전체층이 형성된 후에, 패터닝된 제1 희생층이 제거되고, 그럼으로써 소스/드레인 구조 위에 컨택 개구부를 형성한다. 전도성층이 컨택 개구부 안에 형성된다.
본 개시내용의 다른 양태에 따르면, FinFET(fin field effect transistor)를 포함한 반도체 디바이스를 형성하는 방법에 있어서, 제1 희생층이 제1 FinFET 구조의 제1 소스/드레인 구조, 제2 FinFET 구조의 제2 소스/드레인 구조, 및 격리 절연층 위에 형성된다. 제1 소스/드레인 구조는 제2 소스/드레인 구조에 인접해 배치된다. 제1 및 제2 FinFET 구조는 게이트 구조와, 게이트 구조의 대향하는 측면 상에 형성된 측벽 스페이서를 포함한다. 제1 희생층이 패터닝됨에 따라, 제1 소스/드레인 구조와 제2 소스/드레인 구조 사이에 개구부를 형성한다. 유전체층이 개구부 안에 형성된다. 유전체층이 형성된 후에, 패터닝된 제1 희생층이 제거되고, 그럼으로써 제1 소스/드레인 구조 위에 제1 컨택 개구부를 그리고 제2 소스/드레인 구조 위에 제2 컨택 개구부를 형성한다. 제1 전도성층이 제1 컨택 개구부 안에 형성되고, 제2 전도성층이 제2 컨택 개구부 안에 형성된다. 제1 희생층은 격리 절연층, 유전체층, 및 측벽 스페이서와는 상이한 재료로 제조된다.
본 개시내용의 다른 양태에 따르면, FinFET(fin field effect transistor)를 포함한 반도체 디바이스는 제1 및 제2 FinFET과 유전체층을 포함한다. 제1 FinFET은 제1 방향으로 연장되는 제1 핀 구조, 제1 소스/드레인 구조, 및 제1 소스/드레인 구조와 접촉하는 제1 소스/드레인 컨택을 포함한다. 제2 FinFET은 제1 FinFET에 인접해 배치되고, 제1 방향으로 연장되는 제2 핀 구조, 제2 소스/드레인 구조, 및 제2 소스/드레인 구조와 접촉하는 제2 소스/드레인 컨택을 포함한다. 유전체층은 제1 소스/드레인 구조와 제2 소스/드레인 구조를 분리시킨다. 유전체층과는 상이한 유전체 재료로 제조된 라이너층이 유전체층과 제1 소스/드레인 컨택 사이에 배치된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. FinFET(fin field effect transistor)을 포함한 반도체 디바이스를 제조하는 방법에 있어서,
FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 제1 희생층을 형성하는 단계와,
상기 제1 희생층을 패터닝함으로써, 개구부를 형성하는 단계와,
상기 개구부의 바닥부 내의 상기 격리 절연층 상에 그리고 패터닝된 상기 제1 희생층의 적어도 측면 상에 제1 라이너층을 형성하는 단계와,
상기 제1 라이너층이 형성된 후에, 상기 개구부에 유전체층을 형성하는 단계와,
상기 유전체층이 형성된 후에, 상기 패터닝된 제1 희생층을 제거함으로써, 상기 소스/드레인 구조 위에 컨택 개구부를 형성하는 단계와,
상기 컨택 개구부에 전도성층을 형성하는 단계를 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
2. 제1항에 있어서, 상기 제1 라이너층은 실리콘 질화물계 유전체 재료의 하나 이상의 층으로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
3. 제1항에 있어서, 상기 제1 희생층은 IV족 원소 또는 화합물 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
4. 제1항에 있어서, 상기 제1 희생층은 Si1 - xGex이고, 여기서 0 ≤x≤ 0.4인 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
5. 제1항에 있어서,
상기 제1 희생층이 형성되기 전에, 상기 소스/드레인 구조 및 상기 격리 절연층 위에 제2 라이너층이 형성되고,
상기 제1 희생층이 제거된 후에, 상기 소스/드레인 구조의 상위부를 덮는 상기 제2 라이너층이 제거되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
6. 제1항에 있어서, 상기 제1 희생층을 형성하기 전에,
상기 소스/드레인 구조 및 상기 격리 절연층 위에 제2 희생층을 형성하는 단계와,
상기 제2 희생층을 적어도 부분적으로 제거함으로써, 상기 소스/드레인 구조 위에 개구부를 형성하는 단계를 더 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
7. 제6항에 있어서, 상기 제2 희생층은 상기 제1 희생층과는 상이한 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
8. 제6항에 있어서, 상기 제2 희생층은 유전제 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
9. 제1항에 있어서, 상기 제1 희생층이 형성되기 전에, 상기 FinFET의 금속 게이트 구조를 형성하는 단계를 더 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
10. 제1항에 있어서, 상기 제1 희생층이 형성된 후에, 상기 FinFET의 금속 게이트 구조를 형성하는 단계를 더 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
11. FinFET(fin field effect transistor)을 포함한 반도체 디바이스를 제조하는 방법에 있어서,
제1 FinFET 구조의 제1 소스/드레인 구조, 제2 FinFET 구조의 제2 소스/드레인 구조, 및 격리 절연층 위에 제1 희생층을 형성하는 단계로서, 상기 제1 소스/드레인 구조는 상기 제2 소스/드레인 구조에 인접해 배치되고, 상기 제1 및 제2 FinFET 구조는 게이트 구조와, 상기 게이트 구조의 대향하는 측면 상에 형성된 측벽 스페이서를 포함하는 것인, 상기 제1 희생층을 형성하는 단계와,
상기 제1 희생층을 패터닝함으로써, 상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조 사이에 개구부를 형성하는 단계와,
상기 개구부에 유전체층을 형성하는 단계와,
상기 유전체층이 형성된 후에, 패터닝된 상기 제1 희생층을 제거함으로써, 상기 제1 소스/드레인 구조 위에 제1 컨택 개구부를 그리고 상기 제2 소스/드레인 구조 위에 제2 컨택 개구부를 형성하는 단계와,
상기 제1 컨택 개구부에 제1 전도성층을 그리고 상기 제2 컨택 개구부에 제2 전도성층을 형성하는 단계를 포함하고,
상기 제1 희생층은 상기 격리 절연층, 상기 유전체층, 및 상기 측벽 스페이서와는 상이한 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
12. 제11항에 있어서, 상기 제1 희생층은 IV족 원소 또는 화합물 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
13. 제11항에 있어서, 상기 제1 희생층은 비정질 Si 또는 폴리 Si로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
14. 제11항에 있어서, 상기 유전체층을 형성하기 전에, 상기 개구부의 바닥부 내의 상기 격리 절연층 상에 그리고 상기 패터닝된 제1 희생층의 적어도 측면 상에 제1 라이너층을 형성하는 단계를 더 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
15. 제14항에 있어서, 상기 제1 라이너층은 상기 격리 절연층, 상기 유전체층, 및 상기 측벽 스페이서와는 상이한 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
16. 제15항에 있어서, 상기 제1 라이너층은 실리콘 질화물계 유전체 재료의 하나 이상의 층으로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
17. 제11항에 있어서, 상기 제1 전도성층과 상기 제2 전도성층은 상기 격리 절연층 상에 직접 형성되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
18. 제11항에 있어서,
상기 제1 희생층이 형성되기 전에, 상기 제1 및 제2 소스/드레인 구조와 상기 격리 절연층 위에 제2 라이너층이 형성되고,
상기 제1 희생층이 제거된 후에, 상기 소스/드레인 구조의 상위부를 덮는 상기 제2 라이너층은 제거되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
19. 제18항에 있어서, 상기 유전체층을 형성하기 전에, 상기 제2 라이너층은 상기 개구부의 바닥부에 남아 있는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
20. FinFET(fin field effect transistor)을 포함한 반도체 디바이스에 있어서,
제1 방향으로 연장되는 제1 핀 구조, 제1 소스/드레인 구조, 및 상기 제1 소스/드레인 구조와 접촉하는 제1 소스/드레인 컨택을 포함하는 제1 FinFET과,
상기 제1 FinFET에 인접해 배치되고, 상기 제1 방향으로 연장되는 제2 핀 구조, 제2 소스/드레인 구조, 및 상기 제2 소스/드레인 구조와 접촉하는 제2 소스/드레인 컨택을 포함하는 제2 FinFET과,
상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조를 분리시키는 유전체층과,
상기 유전체층과는 상이한 유전체 재료로 제조되며, 상기 유전체층과 상기 제1 소스/드레인 컨택 사이에 배치되는 라이너층을 포함하는 FinFET을 포함한 반도체 디바이스.

Claims (10)

  1. FinFET(fin field effect transistor)을 포함한 반도체 디바이스를 제조하는 방법에 있어서,
    FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 제1 희생층을 형성하는 단계와,
    상기 제1 희생층을 패터닝함으로써, 개구부를 형성하는 단계와,
    상기 개구부의 바닥부 내의 상기 격리 절연층 상에 그리고 패터닝된 상기 제1 희생층의 적어도 측면 상에 제1 라이너층을 형성하는 단계와,
    상기 제1 라이너층이 형성된 후에, 상기 개구부에 유전체층을 형성하는 단계와,
    상기 유전체층이 형성된 후에, 상기 패터닝된 제1 희생층을 제거함으로써, 상기 소스/드레인 구조 위에 컨택 개구부를 형성하는 단계와,
    상기 컨택 개구부에 전도성층을 형성하는 단계
    를 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 제1 라이너층은 실리콘 질화물계 유전체 재료의 하나 이상의 층으로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 제1 희생층은 IV족 원소 또는 화합물 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 제1 희생층은 Si1 - xGex이고, 여기서 0 ≤x≤ 0.4인 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 희생층이 형성되기 전에, 상기 소스/드레인 구조 및 상기 격리 절연층 위에 제2 라이너층이 형성되고,
    상기 제1 희생층이 제거된 후에, 상기 소스/드레인 구조의 상위부를 덮는 상기 제2 라이너층이 제거되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 제1 희생층을 형성하기 전에,
    상기 소스/드레인 구조 및 상기 격리 절연층 위에 제2 희생층을 형성하는 단계와,
    상기 제2 희생층을 적어도 부분적으로 제거함으로써, 상기 소스/드레인 구조 위에 개구부를 형성하는 단계
    를 더 포함하는 FinFET을 포함한 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서, 상기 제2 희생층은 상기 제1 희생층과는 상이한 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  8. 제6항에 있어서, 상기 제2 희생층은 유전제 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  9. FinFET(fin field effect transistor)을 포함한 반도체 디바이스를 제조하는 방법에 있어서,
    제1 FinFET 구조의 제1 소스/드레인 구조, 제2 FinFET 구조의 제2 소스/드레인 구조, 및 격리 절연층 위에 제1 희생층을 형성하는 단계로서, 상기 제1 소스/드레인 구조는 상기 제2 소스/드레인 구조에 인접해 배치되고, 상기 제1 및 제2 FinFET 구조는 게이트 구조와, 상기 게이트 구조의 대향하는 측면 상에 형성된 측벽 스페이서를 포함하는 것인, 상기 제1 희생층을 형성하는 단계와,
    상기 제1 희생층을 패터닝함으로써, 상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조 사이에 개구부를 형성하는 단계와,
    상기 개구부에 유전체층을 형성하는 단계와,
    상기 유전체층이 형성된 후에, 패터닝된 상기 제1 희생층을 제거함으로써, 상기 제1 소스/드레인 구조 위에 제1 컨택 개구부를 그리고 상기 제2 소스/드레인 구조 위에 제2 컨택 개구부를 형성하는 단계와,
    상기 제1 컨택 개구부에 제1 전도성층을 그리고 상기 제2 컨택 개구부에 제2 전도성층을 형성하는 단계
    를 포함하고,
    상기 제1 희생층은 상기 격리 절연층, 상기 유전체층, 및 상기 측벽 스페이서와는 상이한 재료로 제조되는 것인 FinFET을 포함한 반도체 디바이스의 제조 방법.
  10. FinFET(fin field effect transistor)을 포함한 반도체 디바이스에 있어서,
    제1 방향으로 연장되는 제1 핀 구조, 제1 소스/드레인 구조, 및 상기 제1 소스/드레인 구조와 접촉하는 제1 소스/드레인 컨택을 포함하는 제1 FinFET과,
    상기 제1 FinFET에 인접해 배치되고, 상기 제1 방향으로 연장되는 제2 핀 구조, 제2 소스/드레인 구조, 및 상기 제2 소스/드레인 구조와 접촉하는 제2 소스/드레인 컨택을 포함하는 제2 FinFET과,
    상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조를 분리시키는 유전체층과,
    상기 유전체층과는 상이한 유전체 재료로 제조되며, 상기 유전체층과 상기 제1 소스/드레인 컨택 사이에 배치되는 라이너층
    을 포함하는 FinFET을 포함한 반도체 디바이스.
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