KR20200124625A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR20200124625A
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Abstract

전계효과 트랜지스터(FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 희생 영역이 기판에 형성되고, 트렌치가 기판에 형성된다. 희생 영역의 일부가 트렌치에서 노출된다. 적어도 부분적으로 희생 영역을 에칭함으로써 공간이 형성되고, 격리 절연층이 트렌치와 공간에 형성되며, 게이트 구조 및 소스/드레인 영역이 형성된다. 소스/드레인 영역 아래에서 상기 공간에 에어 스페이서가 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
<관련 출원>
본 출원은 2019년 4월 23일에 출원한 미국 가출원번호 제62/837,519호, 2019년 12월 31일에 출원한 미국 가출원번호 제62/955,865호, 그리고 2019년 12월 31일에 출원한 미국 가출원번호 제16/731,761호에 대해 우선권을 주장하며, 이들 각각의 우선권 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
반도체 디바이스의 전력 소비를 줄이기 위하여, 기생 커패시턴스를 줄이는 것이 주요 기술 중 하나이다. 기존의 평면형 CMOS FET(complementary metal oxide semiconductor field effect transistor)은 소스/드레인(S/D) 영역과 기판 사이에 기생 커패시턴스를 야기시키는 확산된 S/D 영역을 구비한다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 본 개시내용의 실시형태에 따른 반도체 디바이스의 평면도를 도시하고, 도 1b, 도 1c, 도 1d, 및 도 1e는 단면도를 도시한다.
도 2a, 도 2b, 및 도 2c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 3은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 4는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 5는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 6은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 7은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 8은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 9는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 10은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 11은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 12는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 13은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 14는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 15는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지 중 하나에서의 단면도를 도시한다.
도 16은 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 17은 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 평면도를 도시한다.
도 18a, 도 18b, 도 18c, 및 도 18d는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 다양한 도면을 도시한다.
도 19a 및 도 19b는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 다양한 도면을 도시한다.
도 20, 도 21, 도 22, 도 23, 도 24a 및 도 24b는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다.
도 25a, 도 25b, 도 25c, 도 25d, 및 도 25e는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다.
도 26a, 도 26b, 도 26c, 도 26d, 및 도 26e는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다.
도 27, 도 28, 도 29, 및 도 30은 본 개시내용의 다른 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다.
도 31a 및 도 32b는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다.
도 32a, 도 32b, 도 32c, 도 32d, 및 도 32e는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 엘리먼트들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피처가 상이한 스케일로 임의대로 도시될 수 있다. 첨부 도면에서는, 간략화를 위해 일부 층/피처가 생략될 수도 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다. 또한, 이어지는 제조 공정에서는, 설명하는 작업 중에/사이에 하나 이상의 추가 작업이 있을 수 있으며, 동작 순서가 바뀔 수도 있다. 본 개시내용에 있어서, "A, B, 및 C 중 하나"라는 기재는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하고, 달리 기재하는 않는다면, A로부터의 하나의 엘리먼트, B로부터의 하나의 엘리먼트 및 C로부터의 하나의 엘리먼트를 의미하지는 않는다. 일 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 다른 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
개시하는 실시형태는 반도체 디바이스 및 그 제조 방법, 특히 전계 효과 트랜지스터(FET)의 소스/드레인 영역에 관한 것이다. 여기에서 설명하는 실시형태들은 일반적으로 평면형 FET뿐만 아니라 핀(fin) FET 및 게이트-올-어라운드(gate-all-around) FET 등의 다른 FET에도 적용 가능하다.
도 1a는 본 개시내용의 실시형태에 따른 반도체 디바이스의 평면도를 도시하고, 도 1b는 도 1a의 X1-X1 라인(X 방향, 즉 소스-드레인 방향을 따름)에 대응하는 단면도를 도시하며, 도 1c, 도 1d 및 도 1e는 도 1a의 Y1-Y1 라인(Y 방향, 즉 게이트 연장 방향을 따름)에 대응하는 단면도를 도시한다.
도시하는 바와 같이, FET이 기판(10) 위에 형성된다. FET은 기판(10)의 채널 영역(12) 위에 배치되는 게이트 유전체층(42)과, 게이트 전극층(44)을 포함한다. 게이트 측벽 스페이서(46)가 게이트 전극층(44)의 양 측면 상에 배치된다.
기판(10)은 예컨대 약 1×1015 cm-3 내지 약 1×1016 cm-3의 범위 내의 불순물 농도를 가진 p타입 실리콘 또는 게르마늄 기판이다. 일부 실시형태에서는, p+ 실리콘 기판이 사용된다. 다른 실시형태에 있어서, 기판은 약 1×1015 cm-3 내지 약 1×1016 cm-3의 범위 내의 불순물 농도를 가진 n타입 실리콘 또는 게르마늄 기판이다.
한편, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC, SiGe 및 SiGeSn과 같은 IV-IV족 화합물 반도체를 포함한 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판(10)은 SOI(실리콘-온-절연체) 기판의 실리콘층이다. 기판(10)은 불순물(예, p타입 또는 n타입 전도성)이 적절하게 도핑된 다양한 영역들을 포함할 수 있다.
게이트 유전체층(42)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 기타 적절한 유전체 재료, 및/또는 이들의 조합 등의 유전체 재료로 된 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 게이트 유전체층은 예컨대 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마(HDPCVD), 또는 기타 적절한 방법, 및/또는 이들의 조합에 의해 형성된다. 게이트 유전체층의 두께는 일부 실시형태에서는 약 1 nm 내지 약 20 nm의 범위이고, 다른 실시형태에서는 약 2 nm 내지 약 10 nm의 범위일 수도 있다.
게이트 전극층(44)은 하나 이상의 전도체층을 포함한다. 일부 실시형태에 있어서, 게이트 전극층(44)은 도핑된 폴리실리콘으로 제조된다. 다른 실시형태에서, 게이트 전극층(44)은 알루미늄, 구리, 티탄, 탄탈, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적절한 재료, 및/또는 이들의 조합과 같은 금속성 재료를 포함한다. 일부 실시형태에서, 게이트 길이(X 방향을 따름)는 약 20 nm 내지 약 200 nm의 범위이고, 다른 실시형태에서는 약 40 nm 내지 약 100 nm의 범위이다.
본 개시내용의 소정의 실시형태에 있어서, 하나 이상의 일함수 조절층(도시 생략)이 게이트 유전체층(42)과 본체 금속 게이트 전극(44) 사이에 개재된다. 일함수 조절층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC으로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 된 다층과 같은 전도성 재료로 이루어진다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 사용되고, p채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 사용된다. 금속성 재료가 게이트 전극층으로서 사용될 경우, 게이트 구조를 제조하기 위해 게이트 대체 기술이 채택된다.
게이트 측벽 스페이서(46)는 CVD, PVD, ALD, e-빔 증발, 또는 기타 적절한 공정에 의해 형성되는, SiO2, SiN, SiON, SiOCN 또는 SiCN 등의 절연 재료로 이루어진 하나 이상의 층을 포함한다. 로우-k 유전체 재료가 측벽 스페이서로서 사용될 수도 있다. 측벽 스페이서(46)는 게이트 전극층(44) 위에 절연 재료의 블랭킷층을 형성하고 비등방성 에칭을 행함으로써 형성된다. 일 실시형태에 있어서, 측벽 스페이서층은 SiN, SiON, SiOCN 또는 SiCN 등의 실리콘 질화물계 재료로 제조된다.
도 1a 내지 도 1c에 도시하는 FET은 소스/드레인 확산 영역(50)과 소스/드레인 연장 영역(55)도 포함한다. 소스/드레인 확산 영역(50)은 예컨대 하나 이상의 이온 입 작업 또는 열확산 작업에 의해 형성되는 n+ 또는 p+ 영역이다. 소스/드레인 연장 영역(55)은 예컨대 하나 이상의 포켓 주입에 의해 형성되는 n, n-, p 또는 p- 영역이다. 소스/드레인 연장 영역(55)은 도 1b에 도시하는 바와 같이 게이트 측벽 스페이서(46) 아래에 형성된다. 일부 실시형태에서, 소스/드레인 확산 영역(50)은 상승한 소스/드레인 구조를 형성하는 하나 이상의 에피택셜 반도체층을 포함한다.
도 1a 내지 도 1c에 도시하는 FET은 격리 절연 영역(30)도 포함하는데, 이것은 기판(10) 상에 형성된 다른 전자 디바이스로부터 FET를 전기적으로 분리시키는 STI(shallow trench isolation) 영역으로도 칭해진다. 격리 절연 영역(30)은 일부 실시형태에서 하나 이상의 실리콘계 절연층을 포함한다.
도 1a 내지 도 1c에 도시하는 FET은 소스/드레인 확산 영역(50) 아래에 직사각형 단면을 가진 공간(100)에 에어 스페이서(에어 갭)(110)를 포함한다. 에어 스페이서(110)는 일부 실시형태에서 격리 절연 영역(30)을 형성하는 절연 재료로 둘러싸인다. 에어 스페이서(110)는 소스/드레인 확산 영역(50)과 기판(10) 사이에서 접합 커패시턴스(junction capacitance)를 제거하거나 억제할 수 있다. 일부 실시형태에서는, 채널 영역 아래에 에어 스페이서가 배치되지 않는다.
일부 실시형태에서, 공간(100)의 X 방향의 폭(W11)은 약 100 nm 내지 약 500 nm의 범위이고, 다른 실시형태에서는 약 200 nm 내지 약 400 nm의 범위이다. 일부 실시형태에서, 에어 스페이서(110)의 X 방향의 폭(W12) 대 폭(W11)의 비(W12/W11)는 0.5 내지 0.95의 범위이고, 다른 실시형태에서는 약 0.7 내지 0.9의 범위이다.
일부 실시형태에서, 공간(100)의 Z 방향의 깊이(D11)는 약 10 nm 내지 약 200 nm의 범위이고, 다른 실시형태에서는 약 30 nm 내지 약 100 nm의 범위이다. 일부 실시형태에서, 에어 스페이서(110)의 Z 방향의 깊이(D12) 대 공간(100)의 깊이(D11)의 비(D12/D11)는 0.5 내지 0.9의 범위이고, 다른 실시형태에서는 약 0.6 내지 0.8의 범위이다. 일부 실시형태에서, 공간(100)의 폭(W11) 대 공간(100)의 깊이(D11)의 비(W11/D11)는 1 내지 10의 범위이고, 다른 실시형태에서는 약 2 내지 5의 범위이다.
일부 실시형태에서, 공간(100)의 종횡비(W11/D11)는 약 2 내지 약 10의 범위이고, 다른 실시형태에서는 약 3 내지 약 8의 범위이다. 일부 실시형태에서, 에어 스페이서(110)의 종횡비(W12/D12)는 약 2 내지 약 10의 범위이고, 다른 실시형태에서는 약 3 내지 약 8의 범위이다.
도 1c에 도시하는 바와 같이, 공간(100) 및/또는 에어 스페이서(110)는 소스/드레인 확산 영역(50) 아래에서 실질적으로 일정한 깊이(D11) 및/또는 깊이(D12)로 Y 방향을 따라 연속으로 배치된다. 다른 실시형태에서, 공간(100) 및/또는 에어 스페이서(110)는 Y 방향을 따라 비연속적이다. 일부 실시형태에서, 공간(100)의 깊이(D11) 및/또는 에어 스페이서(110)의 깊이(D12)는 도 1d에 도시하는 바와 같이 격리 절연 영역(30)으로부터 중심부로의 거리가 증가함에 따라 더 작아지게 된다. 일부 실시형태에서, 좌측으로부터 그리고 우측으로부터 형성되는 2개의 공간(100)은 도 1e에 도시하는 바와 같이, 만나지 못하고, 기판(10)의 일부에 의해 분리된다.
도 2a는 본 개시내용의 실시형태에 따른 반도체 디바이스에 있어서 도 1a의 X1-X1 라인(X 방향, 즉 소스-드레인 방향을 따름)에 대응하는 단면도를 도시하며, 도 2b 및 도 2c는 도 1a의 Y1-Y1 라인(Y 방향, 즉 게이트 연장 방향을 따름)에 대응하는 단면도를 도시한다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
도 2a 내지 도 2c에 도시하는 실시형태에서, 공간(100)과 에어 스페이서(110)는 삼각 형상 또는 사다리꼴 형상을 갖는다.
일부 실시형태에서, 공간(100)의 X 방향의 폭(W21)은 약 100 nm 내지 약 500 nm의 범위이고, 다른 실시형태에서는 약 200 nm 내지 약 400 nm의 범위이다. 에어 스페이서(110)의 X 방향의 폭(W22) 대 폭(W21)의 비(W22/W21)는 약 0.5 내지 약 0.95의 범위이고, 다른 실시형태에서는 약 0.7 내지 약 0.9의 범위이다.
일부 실시형태에서, 공간(100)의 입구(격리 절연층(30)의 가장자리부)에서의 공간(100)의 Z 방향의 깊이(D21)는 약 10 nm 내지 약 200 nm의 범위이고, 다른 실시형태에서는 약 30 nm 내지 약 100 nm의 범위이다. 일부 실시형태에서 에어 스페이서(110)의 Z 방향의 최대 깊이(D22) 대 공간(100)의 깊이(D21)의 비(D22/D21)는 약 0.5 내지 약 0.9의 범위이고, 다른 실시형태에서는 약 0.6 내지 0.8의 범위이다. 일부 실시형태에서, 에어 스페이서(110)의 Z 방향의 최소 깊이(D23) 대 에어 스페이서(110)의 최대 깊이(D22)의 비(D23/D22)는 약 0.1 내지 약 0.9의 범위이고, 다른 실시형태에서는 약 0.4 내지 약 0.8의 범위이다. 일부 실시형태에서, 공간(100)의 폭(W21) 대 공간(100)의 최대 깊이(D21)의 비(W21/D21)는 약 1 내지 약 10의 범위이고, 다른 실시형태에서는 약 2 내지 약 5의 범위이다. 일부 실시형태에서, 공간(100)의 Z 방향의 최소 깊이(D24) 대 공간(100)의 최대 깊이(D21)의 비(D24/D21)는 약 0 내지 약 0.8의 범위이고, 다른 실시형태에서는 약 0.4 내지 약 0.6의 범위이다.
일부 실시형태에서, 공간(100)의 바닥면과 수평선(기판(10)의 상부면에 평행) 사이의 각(θ)은 0도보다 크고 60도 미만이다. 다른 실시형태에 있어서, 각(θ)은 약 15도 내지 약 45도의 범위이다.
도 2b에 도시하는 바와 같이, 공간(100) 및/또는 에어 스페이서(110)는 소스/드레인 확산 영역(50) 아래에서 Y 방향을 따라 연속으로 배치된다. 일부 실시형태에서, 공간(100)의 깊이(D11) 및/또는 에어 스페이서(110)의 깊이는 도 2b에 도시하는 바와 같이 격리 절연 영역(30)으로부터 소스/드레인 영역(50)의 중심부로의 거리가 증가함에 따라 더 작아진다. 다른 실시형태에서, 공간(100) 및/또는 에어 스페이서(110)는 도 2c에 도시하는 바와 같이 Y 방향을 따라 비연속적이다.
도 3 내지 도 12는 본 개시내용의 일 실시형태에 따른 FET 디바이스를 제조하기 위한 다양한 스테이지에서의 단면도를 도시한다. 도 3 내지 도 12에 나타내는 공정의 이전, 동안, 이후에 추가 작업들이 제공될 수 있으며, 후술하는 작업들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제되는 것이 이해될 것이다. 작업/공정의 순서는 교체될 수도 있다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
도 3에 도시하는 바와 같이, 커버층(15)이 기판(10) 위에 형성된다. 커버층(15)은 단일 실리콘 산화물층을 포함한다. 다른 실시형태에서, 커버층(15)은 실리콘 산화물층과 실리콘 산화물층 상에 형성된 실리콘 질화물층을 포함한다. 실리콘 산화물층은 열산화 또는 CVD 공정을 사용하여 형성될 수 있다. CVD 공정은 플라즈마 강화 화학적 기상 퇴적(PECVD), 대기압 화학적 기상 퇴적(APCVD), 저압 CVD(LPCVD), 및 고밀도 플라즈마 CVD(HDPCVD)를 포함한다. 원자층 퇴적(ALD)도 사용될 수 있다. 커버층(15)의 두께는 일부 실시형태에서는 약 5 nm 내지 약 50 nm의 범위이고, 다른 실시형태에서는 약 10 nm 내지 약 30 nm의 범위이다.
일부 실시형태에서, 커버층(15)의 형성전 또는 형성후, 하나 이상의 얼라인먼트 키 패턴(alignment key pattern)이 기판(10) 상에 형성된다.
하나 이상의 리소그래피 작업을 사용하여, 도 4에 도시하는 바와 같이 제1 마스크 패턴(18)으로서 포토 레지스트 패턴이 커버층(15) 위에 형성된다. 제1 마스크 패턴(18)의 폭 및 위치는 후속으로 형성되는 게이트 전극의 폭 및 위치와 실질적으로 동일하다. 일부 실시형태에서, 리소그래피 작업은 기판(10) 상에 형성된 얼라인먼트 키 패턴을 사용하여 행해진다. 일부 실시형태에 있어서, 포토 레지스트 패턴(18)의 두께는 약 100 nm 내지 약 1000 nm의 범위이다.
제1 마스크 패턴(18)이 형성된 후에, 도 5에 도시하는 바와 같이 도펀트를 함유한 희생 영역(20)을 형성하기 위해 하나 이상의 이온 주입 작업(19)이 행해진다. 일부 실시형태에서는, 비소(As)의 이온이 기판(10)에 주입(도핑)된다. P, As, Sb, Ge, N 및/또는 C 등의 다른 도펀트 원소의 이온도 사용될 수 있다. 일부 실시형태에서 이온 주입 작업(19)의 가속 전압은 약 0.5 keV 내지 약 10 keV의 범위이고, 다른 실시형태에서는 약 2 keV 내지 약 8 keV의 범위이다. 일부 실시형태에서 이온의 도우즈량은 약 5×1013 이온/cm2 내지 약 5×1015 이온/cm2의 범위이고, 다른 실시형태에서는 약 1×1014 이온/cm2 내지 약 1×1015 이온/cm2의 범위이다. 희생 영역(20)은 일부 실시형태에서는 약 5 nm 내지 약 80 nm 범위의 깊이를 갖고, 그 깊이는 다른 실시형태에서는 약 20 nm 내지 약 50 nm의 범위이다.
일부 실시형태에서, 이온 주입 작업 및 마스크층(18)의 제거 후에, 열 공정(21), 예컨대 어닐링 공정이 도 6에 도시하는 바와 같이 행해진다. 소정의 실시형태에 있어서, 열 공정은 N2, Ar 또는 He 분위기 등의 불활성 가스 분위기 속에서 약 1초 내지 약 10초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도로 급속 열 어닐(rapid thermal annealing, RTA)을 사용하여 행해진다.
일부 실시형태에서 희생층(20)의 불순물 농도는 약 1×1019 원자/cm3 내지 약 5×1021 원자/cm3의 범위이고, 다른 실시형태에서는 약 1×1020 원자/cm3 내지 약 1×1021 원자/cm3의 범위이다.
어닐링 작업(21) 후에, 커버층(15)은 습식 및/또는 건식 에칭 작업을 사용하여 제거된다.
그런 다음, 도 7에 도시하는 바와 같이, 희생층(20)을 포함한 기판(10) 위에 에피택셜 반도체층(25)이 형성된다. 일부 실시형태에서, 에피택셜 반도체층(25)은 Si, SiGe 및 Ge 중 하나를 포함한다. 소정의 실시형태에서, 에피택셜 반도체층(25)으로서 Si가 에피택셜로 형성된다. 에피택셜 반도체층(25)은 SiH4, Si2H6 및/또는 SiCl2H2과 같은 Si 함유 가스를 사용하여, 약 5 내지 50 Torr의 압력에서 약 600 내지 800 ℃의 온도로 성장할 수 있다. SiGe 또는 Ge의 경우에는 GeH4, Ge2H6 및/또는 GeCl2H2와 같은 Ge 함유 가스가 사용된다. 일부 실시형태에서, 에피택셜 반도체층(25)은 n타입 또는 p타입 불순물로 도핑된다. 에피택셜 반도체층(25)의 두께는 일부 실시형태에서는 약 5 nm 내지 약 100 nm의 범위이고, 다른 실시형태에서는 약 10 nm 내지 약 30 nm의 범위이다.
그런 다음, 도 8에 도시하는 바와 같이 제2 마스크 패턴(27)이 에피택셜 반도체층(25) 위에 형성된다. 일부 실시형태에서, 제2 마스크 패턴(27)은 포토 레지스트 패턴이다. 다른 실시형태에서, 제2 마스크 패턴(27)은 실리콘 산화물, 실리콘 질화물 및 SiON 중 하나 이상의 층으로 제조된 하드 마스크 패턴이다. 일부 실시형태에서, 하나 이상의 커버층이 제2 마스크 패턴(27)과 에피택셜 반도체층(25) 사이에 형성된다. 커버층은 실리콘 산화물, 실리콘 질화물 및/또는 SiON로 제조된다. 소정의 실시형태에서, 커버층(15)은 에피택셜 반도체층(25) 상에 형성된 실리콘 산화물층과 실리콘 산화물층 상에 형성된 실리콘 질화물층을 포함한다.
후속하여, 도 9에 도시하는 바와 같이 에피택셜 반도체층(25), 희생층(20) 및 기판(10)을 에칭하여 트렌치(35)가 형성된다. 일부 실시형태에서는, 플라즈마 건식 에칭이 사용된다. 일부 실시형태에서, 에칭 가스는 HBr와 같은 할로겐 함유 가스를 포함한다. 일부 실시형태에서, HBr는 He 및/또는 Ar와 같은 불활성 가스로 희석된다. 일부 실시형태에서, HBr 가스 대 희석 가스의 비는 약 0.3 내지 약 0.7의 범위이고, 다른 실시형태에서는 그 비가 약 0.4 내지 약 0.6의 범위이다. 실리콘을 에칭하기에 적절한 다른 가스가 사용될 수도 있다.
다음으로, 도 10에 도시하는 바와 같이, 희생층(20)은 공간(100)을 형성하기 위해 횡방향으로 에칭된다. 일부 실시형태에서는, 플라즈마 건식 에칭이 사용된다. 일부 실시형태에서, 에칭 가스는 HCl, Cl2, CF3Cl, CCl4 또는 SiCl4와 같은 염소 함유 가스를 포함한다. 일부 실시형태에서, 염소 함유 가스는 He 및/또는 Ar와 같은 불활성 가스로 희석된다. 일부 실시형태에서, 염소 함유 가스 대 희석 가스의 비는 약 0.3 내지 약 0.7의 범위이고, 다른 실시형태에서는 그 비가 약 0.4 내지 약 0.6의 범위이다. 일부 실시형태에서, O2와 같은 하나 이상의 추가 가스가 첨가된다. 실리콘을 에칭하기에 적절한 다른 가스가 사용될 수도 있다. 일부 실시형태에서, 테트라메틸암모늄 하이드록사이드(TMAH) 수용액을 사용하는 추가 습식 에칭 작업이 수행된다.
As와 같은 도펀트를 함유하는 희생층(20)의 에칭은 실리콘 기판(10) 및 에피택셜 반도체층(25)에 대해 선택적이다. 일부 실시형태에서 에칭 선택비는 약 10 내지 약 100이다. 일부 실시형태에서, 희생층(20)은 도 10에 도시하는 바와 같이 실질적으로 완전히 에칭된다. 다른 실시형태에서, 희생층(20)는 부분적으로만 에칭되고 그래서 도펀트를 함유하는 희생층(20)의 부분은 공간(100) 주위에 남는다. 이 경우에, 기판(10) 및/또는 에피택셜층(25)보다 도펀트 농도가 더 높은 불순물 함유층이 공간(100) 주위에 배치된다.
일부 실시형태에서, 공간(100)이 형성된 후에, 공간(100) 위의 에피택셜 반도체층(25)의 단부가 상향으로 구부려져, 도 10에서 점선으로 도시하는 바와 같이 오목한 곡면 형상을 형성한다. 다른 실시형태에서는, 공간(100) 위의 에피택셜 반도체층(25)의 단부가 하향으로 구부려져 볼록한 곡면 형상을 형성한다.
일부 실시형태에서, 공간 내의 먼거리(long distance)의 단부에는 더 적은 에칭 가스가 도달하고, 그래서 트렌치로부터의 거리가 증가함에 따라 에칭 레이트가 작아지게 된다. 이 경우에, 도 1d에 도시하는 바와 같이, Z 방향의 깊이 및/또는 X 방향의 폭은 트렌치로부터의 거리가 Y 방향을 따라 증가함에 따라 감소하고, 일부 실시형태에서는, 좌측으로부터 그리고 우측으로부터 형성되는 2개의 공간은 만나지 않고 도 1e에 도시하는 바와 같이 기판의 일부에 의해 분리된다.
공간(100)이 형성된 후에는, 도 11에 도시하는 바와 같이 격리 절연층(30)이 트렌치(35) 및 공간(100)에 형성된다. 격리 절연층(30)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료의 하나 이상의 층을 포함한다. 격리 절연층은 저압 화학적 기상 퇴적(LPCVD), 플라즈마-CVD 또는 유동성(flowable) CVD에 의해 형성된다. 유동 CVD에서는, 실리콘 산화물 대신에 유동성 유전체 재료가 퇴적될 수 있다. 유동성 유전체 재료는, 그 이름 그대로, 고 종횡비를 갖는 갭이나 공간을 충전하는 퇴적 중에 "흐를" 수 있다. 보통, 다양한 화학물이 실리콘 함유 전구체에 첨가되어 퇴적된 막이 흐르게 할 수 있다. 일부 실시형태에 있어서, 질소 수소화물 본드가 첨가된다. 유동성 유전체 전구체, 구체적으로 유동성 실리콘 산화물 전구체는, 실리케이트(silicate), 실록산(siloxane), 메틸 실세스퀴옥산(methyl silsesquioxane, MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane, HSQ), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 트리실릴아민(trisilylamine) 등의 실릴-아민(silyl-amine)을 포함한다. 이들 유동성 실리콘 산화물 재료는 다단계 공정(multiple-operation process)에서 형성된다. 유동성 막이 퇴적된 후에, 그 막은 경화되고 그런 다음, 실리콘 산화물을 형성하는데 바람직하지 못한 엘리먼트(들)를 제거하기 위해 어닐링된다. 바람직하지 못한 엘리먼트(들)가 제거될 때에, 유동성 막은 치밀화되고 수축된다. 일부 실시형태에 있어서, 다중 어닐 공정이 수행된다. 유동성 막은 복수회 경화 및 어닐링된다. 유동성 막은 붕소 및/인으로 도핑될 수 있다. 다른 실시형태에서는, ALD 방법이 사용된다.
먼저 절연층(30)은 에피택셜 반도체층(25)의 전체 상부면이 덮이도록 두꺼운 층으로 형성되고, 그 두꺼운 층은 에피택셜 반도체층(25)의 상부면을 노출시키도록 평탄화된다. 일부 실시형태에서는 평탄화 공정으로서 화학적 기계 연마(CMP) 공정이 수행된다. 격리 절연층(30)을 리세싱한 후에 또는 리세싱하기 전에, 열 공정, 예컨대 어닐 공정이 그 격리 절연층(30)의 품질을 높이기 위해 행해질 수도 있다. 소정의 실시형태에서, 열 공정은 N2, Ar 또는 He 분위기 등의 불활성 가스 분위기 속에서 약 1.5초 내지 약 10초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도로 급속 열 어닐링(RTA)을 사용하여 행해진다.
도 11에 도시하는 바와 같이, 일부 실시형태에서 격리 절연층(30)의 절연 재료가 공간(100)을 완전히 충전하지 못하여, 에어 스페이서(110)가 공간(100)에 형성된다. 일부 실시형태에서, 에어 스페이서(110)는 격리 절연층(30)의 절연 재료에의해 완전히 둘러싸인다. 공간(100)의 상단, 하단 및 측면 단부에서의 절연 재료의 두께는 일부 실시형태에서 균일하지 않다. 다른 실시형태에서, 반도체층인 공간(100)의 내부 벽의 일부가 에어 스페이서(110)에 노출된다. 일부 실시형태에서, 트렌치(35)에 대향하는 에어 스페이서(110)의 측면 단부는 기판(10)의 일부를 포함한다. 다른 실시형태에서는, 트렌치(35)에 대향하는 에어 스페이서(110)의 측면 단부는 불순물 함유층의 일부를 포함한다. 일부 실시형태에서, 에어 스페이서(110)의 상부 경계의 일부는 에피택셜 반도체층(25)의 일부를 포함하고 그리고/또는 불순물 함유층의 일부를 포함한다. 다른 실시형태에서, 에어 스페이서(110)의 하부 경계의 일부는 기판(10)의 일부를 포함하고 그리고/또는 불순물 함유층의 일부를 포함한다. 일부 실시형태에서, 공간(100)은 절연 재료로 완전히 충전되며 에어 스페이서는 형성되지 않는다.
절연층(30) 및 에어 스페이서(110)가 형성된 후, 게이트 유전체층(42), 게이트 전극층(44) 및 게이트 측벽 스페이서(46)를 포함하는 게이트 구조가 도 12에 도시하는 바와 같이 에피택셜 반도체층(25)의 채널 영역 위에 형성된다. 또한, 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)은 도 12에 도시하는 바와 같이 형성된다. 일부 실시형태에서, 소스/드레인 확산 영역(50)의 바닥은 공간(100)에 형성된 절연 재료(30)와 접촉한다. 다른 실시형태에서, 소스/드레인 확산 영역(50)의 바닥은 에피택셜 반도체층(25)의 일부에 의해 공간(100)에 형성된 절연 재료(30)로부터 분리된다. 소스/드레인 확산 영역(50)은 하나 이상의 이온 주입 작업 또는 열 또는 플라즈마 확산 작업에 의해 형성된다.
도 13 내지 도 15는 본 개시내용의 일 실시형태에 따른 FET 디바이스를 제조하기 위한 다양한 스테이지에서의 단면도를 도시한다. 도 13 내지 도 15에 나타내는 공정의 이전, 동안, 이후에 추가 작업들이 제공될 수 있으며, 후술하는 작업들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 작업/공정의 순서는 교체될 수도 있다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
트렌치(35)가 도 9와 유사하게 형성된 후에, 사각형 또는 사다리꼴 단면을 가진 공간(100)이 도 13에 도시하는 바와 같이 형성된다. 일부 실시형태에서, TMAH 수용액을 사용하는 습식 에칭 작업이 수행된다. 습식 에칭 동안, 에칭되는 공간의 바닥면에 에칭 부산물이 떨어지고, 따라서 바닥면의 에칭 레이트는 에칭되는 공간의 상부면의 에칭 레이트보다 작아진다. 따라서, 단면 형상은 삼각형 또는 사다리꼴 형상과 같이, 공간의 입구로부터의 거리가 증가함에 따라 더 작아지는 수직 깊이를 가진 형상을 갖는다.
도 13에 도시하는 바와 같이, 기판(10) 및/또는 에피택셜 반도체층(25)보다 도펀트 농도가 더 높은 불순물 함유층(희생층(20)의 부분)이 공간(100) 위에 또는 그 주위에 배치된다.
그런 다음, 도 11에 대해 설명한 작업과 마찬가지로, 트렌치(35) 및 공간(100)은 격리 절연층(30)의 절연 재료로 충전되고, 도 14에 도시하는 바와 같이 에어 스페이서(110)가 형성된다.
절연층(30) 및 에어 스페이서(110)가 형성된 후, 게이트 유전체층(42), 게이트 전극층(44) 및 게이트 측벽 스페이서(46)를 포함하는 게이트 구조가 도 15에 도시하는 바와 같이 에피택셜 반도체층(25)의 채널 영역 위에 형성된다. 또한, 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)이 도 15에 도시하는 바와 같이 형성된다. 일부 실시형태에서, 소스/드레인 확산 영역(50)의 바닥은 공간(100)에 형성된 절연 재료(30)와 접촉한다. 다른 실시형태에서, 소스/드레인 확산 영역(50)의 바닥은 에피택셜 반도체층(25)의 일부에 의해 공간(100)에 형성된 절연 재료(30)로부터 분리된다.
일부 실시형태에서, 공간(100)을 규정하는 적어도 하나의 표면은 도 16에 도시하는 바와 같이 지그재그 형상을 갖는다.
일부 실시형태에서, 공간 내의 먼거리의 단부에는 더 적은 에칭 가스가 도달하거나 접촉하고, 그래서 트렌치로부터의 거리가 증가함에 따라 에칭 레이트가 더 작아진다. 이 경우에, 도 2b에 도시하는 바와 같이, Z 방향의 깊이 및/또는 X 방향의 폭은 트렌치로부터의 거리가 Y 방향을 따라 증가함에 따라 감소하고, 일부 실시형태에서는, 좌측으로부터 그리고 우측으로부터 형성되는 2개의 공간은 만나지 않고 도 2c에 도시하는 바와 같이 기판의 일부에 의해 분리된다.
도 17은 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 평면도를 도시한다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
일부 실시형태에서, 도 17에 도시하는 바와 같이, 반도체로 형성되고 격리 절연층으로 둘러싸인 채널 영역 및 소스/드레인 영역인 하나의 활성 영역 위에 복수의 게이트 구조가 배치된다. 일부 실시형태에서, 복수의 게이트 전극(44) 중 적어도 2개가 접속하고, 다른 실시형태에서는, 복수의 게이트 전극(44)이 서로 접속하지 않는다. 예시의 목적을 위해, 에어 스페이서의 다양한 구성이 하나의 도면에 도시되고 있지만, 모든 구성이 반드시 하나의 디바이스에 존재하는 것은 아님을 이해해야 한다. 일부 실시형태에서, 에어 스페이서의 하나 이상의 구성이 하나의 디바이스에 존재한다.
일부 실시형태에서, 에어 스페이서는 소스/드레인 확산 영역(50) 아래에 배치된다. 일부 실시형태에서, 2개의 게이트 구조(44/46) 사이에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110B)는 좌측 및/또는 우측 게이트 구조를 따라 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110A)와는 상이한 치수를 갖는다. 일부 실시형태에서, 좌측 단부 또는 우측 단부에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110A)의 폭(W31)은 2개의 게이트 구조 사이에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110B)의 폭(W32)보다 크다. 일부 실시형태에서, 좌측 단부 또는 우측 단부에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110A)의 길이(L31)은 2개의 게이트 구조 사이에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110B)의 길이(L32)와 같거나 상이하다. 일부 실시형태에서, 소스/드레인 확산 영역 아래의 에어 스페이서(110C 및 110D)는 평면도에서 소스/드레인 확산 영역(50)의 가장자리부로부터 (Y 방향을 따라) 소스/드레인 확산 영역(50)의 중심을 향해 테이퍼링된 2개의 부분을 갖는다. 테이퍼링된 부분은 Y 방향을 따라 2개의 게이트 구조 사이에서 소스/드레인 확산 영역 아래에 있는 희생층(20)의 불충분한 횡방향 에칭으로 인한 것이다. 일부 실시형태에서, 2개의 게이트 구조 사이에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110D)는 Y 방향을 따라 비연속적이지만, 좌측 단부 또는 우측 단부에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110C)는 연속적이다.
일부 실시형태에서, 기판(10)의 표면 영역이 도펀트(예컨대, As)를 함유하지 않도록 기판 내에 비교적 더 깊은 위치에서 희생층이 형성된다. 이 경우에, 반도체 에피택셜층(25)은 형성되지 않고, 표면 영역은 채널 영역 및 소스/드레인 확산 영역으로서 사용된다.
도 18a, 도 18b, 도 18c, 및 도 18d는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 다양한 도면을 도시한다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 이 실시형태에서는, 매립된 절연층과 함께 핀 FET(Fin FET)이 채택된다.
도 18a는 평면도이고, 도 18b는 도 18a의 Y1-Y1를 따른 단면도이며, 도 18c는 도 18a의 X1-X1를 따른 단면도이고, 도 18d는 도 18a의 Y2-Y2를 따른 단면도이다.
도 18a 및 도 18c에 도시하는 바와 같이, 채널 영역(핀 구조)(225)이 X 방향을 따라 연장되고, Y 방향을 따라 연장되는 금속 게이트 구조(260)가 핀 구조(225) 위에 배치된다. 핀 구조의 소스/드레인 영역에서, 도 18b에 도시하는 바와 같이 에피택셜층(275)이 핀 구조(225) 주위에 형성된다. 또한, 소스/드레인 컨택층(280)이 형성된다. 소스/드레인 컨택층(280)의 전도성 재료는 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN, 또는 기타 적절한 재료의 하나 이상의 층을 포함한다.
일부 실시형태에서는, 전도성 재료를 형성하기 전에, 도 18a와 도 18b에 도시하는 바와 같이, 핀 구조(225) 위에 실리사이드층이 형성된다. 실리사이드층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 핀 구조(225)가 Ge가 포함할 경우, Ge과 금속의 합금(예컨대, TiGe, NiGe, 또는 CoGe)이 형성되고, 에피택셜층이 Si과 Ge을 포함할 경우, Si, Ge 및 금속의 합금(예컨대, NiSiGe 또는 TiSiGe)이 형성된다. 핀 구조(225)가 III-V족 반도체를 포함할 경우, Ni-InAlAs와 같은 합금이 형성된다.
게이트 전극층(260)은 게이트 측벽 스페이서(248) 사이에 배치되고 게이트 유전체층(223) 상에 형성된다. 게이트 유전체층(223)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 기타 적절한 유전체 재료, 및/또는 이들의 조합 등의 유전체 재료로 된 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시형태에 있어서, 게이트 유전체층(223)은 채널층과 유전체 재료 사이에 형성된 계면층을 포함한다. 게이트 유전체층(223)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시형태에 있어서, 게이트 유전체층(223)은, 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 확실하게 하기 위해 ALD 등의 고등각 퇴적 공정을 사용하여 형성된다. 게이트 유전체층(223)의 두께는 일부 실시형태에서 약 1 nm 내지 약 6 nm의 범위이다.
게이트 전극층(260)은 폴리실리콘, 알루미늄, 구리, 티탄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적절한 재료, 및/또는 이들의 조합 같은 전도성 재료의 하나 이상의 층을 포함한다. 게이트 전극층(260)은 CVD, ALD, 전기 도금, 또는 기타 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층 및 전극층은 ILD(250)의 상부면 위에도 퇴적된다. 그런 다음, ILD층(250) 위에 형성된 게이트 전극층 및 게이트 유전체층은 ILD층(250)의 상부 표면이 드러날 때까지, 예컨대 CMP를 사용해서 평탄화된다.
본 개시내용의 소정의 실시형태에 있어서, 하나 이상의 일함수 조절층(도시 생략)이 게이트 유전체층(223)과 게이트 전극층(260) 사이에 개재된다. 일함수 조절층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC으로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 된 다층과 같은 전도성 재료로 이루어진다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 사용되고, p채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 사용된다. 일함수 조절층은 ALD, PVD, CVD, e-빔 증발, 또는 기타 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조절층은 상이한 금속층을 사용할 수 있는 n채널 FET와 p채널 FET마다 별도로 형성될 수도 있다.
도 18b와 도 18d에 도시하는 바와 같이, 기판(210) 위에 격리 절연층(230)(예컨대, STI)이 형성된다. 도 18b 내지 도 18d에 도시하는 바와 같이, 핀 구조(225)는 전술한 실시형태에서 격리 절연층(30)의 횡방향 부분에 대응하는, 매립된 절연층(270)에 의해 기판(210) 또는 하부 핀 구조(220)로부터 절연된다. 일부 실시형태에서, 매립된 절연층(270)은 에어 스페이서(110)와 유사한 에어 스페이서를 포함한다. 일부 실시형태에서, 하나 이상의 핀 라이너층(228)이 하부 핀 구조(220) 위에 형성된다. 핀 라이너층(228)은 SiN 또는 실리콘 질화물계 재료(예컨대, SiON 또는 SiCN)로 제조될 수 있다. 일부 실시형태에서, 인접한 핀 구조들 사이에 도핑층(213)(후술하는 희생층의 일부)이 배치된다. 일부 실시형태에서, 도핑층은 매립된 절연층(270)과 핀 구조(225)의 하부 및/또는 하부 핀 구조(220)의 상부 사이에 배치된다. 일부 실시형태에서, 매립된 절연층(270)과 격리 절연층(230)은 동일한 절연층에 의해 연속으로 형성된다.
도 19a 및 도 19b는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 다양한 도면을 도시한다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 이 실시형태에서는, 매립된 절연층과 함께 게이트-올-어라운드 FET(GAA FET)이 채택된다.
도 19a와 도 19b에 도시하는 바와 같이, 하부 핀 구조(315)가 기판(310) 위에 형성되고, 하나 이상의 반도체 와이어 또는 시트(320)가 하부 핀 구조(315) 위에 형성된다. 와이어 또는 시트(320) 각각의 채널 영역은 게이트 유전체층(342)과 게이트 전극층(340)을 포함하는 게이트 구조로 둘러싸여진다. 일부 실시형태에서, 게이트 전극층(340)은 하나 이상의 일함수 조절층을 포함한다. 도 19a와 도 19b에 도시하는 바와 같이, 게이트 구조는 게이트 측벽 스페이서(348)에 의해 둘러싸이고, 격리 절연층(330)이 기판(310) 위에 배치된다.
일부 실시형태에 있어서, 소스/드레인 에피택셜층(360)이 와이어 또는 시트(320)의 측면 단부 상에 형성된다. 다른 실시형태에서는, 소스/드레인 에피택셜층(360)이 와이어 또는 시트(320)의 소스/드레인 영역 주위를 둘러싼다.
도 19a 내지 도 19b에 도시하는 바와 같이, 소스/드레인 에피택셜층(360)은 전술한 실시형태에서 격리 절연층(30)의 횡방향 부분에 대응하는, 매립된 절연층(300)에 의해 기판(310) 또는 하부 핀 구조(315)로부터 절연된다. 일부 실시형태에서, 매립된 절연층(300)은 에어 스페이서(110)와 유사한 에어 스페이서(320)를 포함한다.
도 20 내지 도 25는 본 개시내용의 일 실시형태에 따른 FET 디바이스를 제조하기 위한 다양한 스테이지에서의 단면도를 도시한다. 도 20 내지 도 25에 나타내는 공정의 이전, 동안, 이후에 추가 작업들이 제공될 수 있으며, 후술하는 작업들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제되는 것이 이해될 것이다. 작업/공정의 순서는 교체될 수도 있다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 도 20 내지 도 25의 반도체 디바이스는 도 18a 내지 도 18d의 반도체 디바이스에 대응한다.
도 4에서와 유사하게, 하나 이상의 리소그래피 작업을 사용하여, 도 20에 도시하는 바와 같이 제1 마스크 패턴(18')으로서 포토 레지스트 패턴이 커버층(204) 위에 형성된다. 일부 실시형태에서는 얼라인먼트 키(202)가 형성된다.
도 5 및 도 6에서와 유사하게, 도 21에 도시하는 바와 같이 도펀트를 함유한 희생 영역(212)을 형성하기 위해 하나 이상의 이온 주입 작업이 행해진다. 일부 실시형태에서, 이온 주입 작업 및 마스크층(18')의 제거 후에, 열 공정, 예컨대 어닐링 공정이 도 6에서와 유사하게 행해진다. 뿐만 아니라, 일부 실시형태에서는, PFET을 위한 n웰(200N) 그리고 NFET을 위한 p웰(200P)을 형성하기 위해 웰 주입 작업이 행해진다.
그런 다음, 도 7에서와 유사하게, 도 22에 도시하는 바와 같이, 희생층(212)을 포함한 기판(10) 위에 에피택셜 반도체층(225)이 형성된다. 후속하여 에피택셜 반도체층이 기판에 형성되기 때문에, 충분히 두꺼운 에피택셜층(225)이 형성된다.
그런 다음, 도 23에 도시하는 바와 같이, 하나 이상의 포토리소그래피 및 에칭 작업에 의해 핀 구조(235)가 형성된다. 핀 구조(235)는 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀 구조는 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 셀프얼라인 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 더미층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 셀프얼라인 공정을 사용하여, 패터닝된 더미층과 나란히 스페이서가 형성된다. 그런 다음, 더미층은 제거되고, 잔여 스페이서가 이어서 핀 구조를 패터닝하는데 사용될 수 있다. 일부 실시형태에서는, 하드 마스크 패턴(229)이 사용된다.
도 23에 도시하는 바와 같이, 핀 구조(225) 각각은 에피택셜층(225)의 일부, 희생층(212) 및 기판의 일부를 하부 핀 구조(201)로서 포함한다.
그런 다음, 일부 실시형태에서, 핀 구조(235)의 단부를 지지하고 채널 영역 및 소스/드레인 영역을 노출시키는 지지층(225)이 도 24a와 도 24b에 도시하는 바와 같이 형성된다. 도 24a는 Y 방향을 따른 단면도이고, 도 24b는 도 24a의 Z1-Z1 라인에 대응하는 X 방향을 따른 단면도이다. 일부 실시형태에서, 지지층은 실리콘 질화물, SiON, 또는 기타 적절한 유전체 재료로 제조되며 CVD, ALD, 또는 기타 저절한 성막법에 의해 형성된다. 퇴적된 유전체 재료는 하나 이상의 리소그래피 작업에 의해 패터닝된다. 일부 실시형태에서, 지지층(225)은 핀 구조(235)의 가장자리부를 약 1-10 nm 덮는다. 일부 실시형태에서, 하나 이상의 지지층(255)은 핀 구조(235)의 하나 이상의 중간 부분 위에 형성된다.
핀 구조(235)의 형성 중에 또는 형성 후에, 하드 마스크 패턴(229)이 제거된 다음 도 24a와 도 24b에 도시하는 바와 같이 지지층(255)이 형성된다. 다른 실시형태에서는, 지지층(255)이 형성된 후에, 하드 마스크 패턴(229)이 제거된다. 이 경우에, 하드 마스크 패턴(229)의 일부가 지지층 아래에 남는다.
지지층(255)이 형성된 후에, 도 25a 내지 도 25c에 도시하는 바와 같이 희생층(212)이 제거된다. 도 25a는 X 방향을 따른 단면도이고, 도 25b는 Y 방향을 따른 단면도이다. 도 25c는 도 25b의 Z1-Z1 라인에 대응하는 X 방향을 따른 단면도이다. 일부 실시형태에서는, 희생층(212)이 완전히 제거된다. 다른 실시형태에서는, 희생층(212)의 일부는 도 25d와 도 25e에 도시하는 바와 같이 지지층(225) 아래에 잔여부(213)로서 남는다. 일부 실시형태에서, 희생층(212)의 잔여부(214)는 도 25d와 도 25e에 도시하는 바와 같이, 패터닝된 에피택셜 반도체층(225)의 하부 및/또는 하부 핀 구조(201)의 상부에 남는다.
다음으로, 도 26a 내지 도 26c에 도시하는 바와 같이 격리 절연층(230)이 형성된다. 격리 절연층(230)은 기판(200) 위에 형성된 절연 재료의 하나 이상의 층을 포함한다. 제1 절연 재료층(29)의 절연층은 LPCVD(저압 화학적 기상 퇴적), 플라즈마-CVD 또는 유동성 CVD 또는 기타 적절한 성막법에 의해 형성되는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우-K 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제1 절연 재료층(230)은 실리콘 산화물로 제조된다. 제1 절연 재료층(230)이 형성된 후에는 어닐링 작업이 행해질 수 있다. 일부 실시형태에서, 도 26c에 도시하는 바와 같이, 에어 스페이서(110)와 유사한 에어 스페이서(232)가 핀 구조 아래에서 제1 절연 재료층(230)에 형성된다. 일부 실시형태에서는, 희생층(212)의 일부는 도 26d와 도 26e에 도시하는 바와 같이 지지층(225) 아래에 잔여부(213)로서 남는다. 일부 실시형태에서, 희생층(212)의 잔여부(214)는 도 26d와 도 26e에 도시하는 바와 같이, 제1 절연 재료층(230)과 패터닝된 에피택셜 반도체층(225)의 하부 및/또는 하부 핀 구조(201)의 상부 사이에 남는다.
격리 절연층(230)이 형성된 후에는, 더미 게이트 구조가 형성된다. 더미 게이트 구조는 더미 게이트 유전체층 및 더미 게이트 전극층을 포함한다. 더미 게이트 유전체층은 실리콘 산화물계 재료와 같은 절연층의 하나 이상의 층을 포함한다. 일 실시형태에서는, CVD에 의해 형성된 실리콘 산화물이 사용된다. 더미 게이트 유전체층의 두께는 일부 실시형태에서 약 1 nm 내지 약 5 nm의 범위이다.
더미 게이트 구조가 형성된 후에, CVD 또는 기타 적절한 방법을 사용하여 측벽 스페이서를 위한 절연층의 블랭킷층이 등각으로 형성된다. 블랭킷층은 측벽 등의 수직면, 수평면, 및 더미 게이트 구조의 상부 상에 실질적으로 같은 두께로 형성되도록 등각 방식으로 퇴적된다. 일부 실시형태에 있어서, 블랭킷층은 약 2 nm 내지 약 20 nm 범위의 두께로 퇴적된다. 일 실시형태에서, 블랭킷층의 절연층은 제1 격리 절연층 및 제2 격리 절연층의 재료와는 상이하고, SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 재료로 제조된다. 일부 실시형태에서는, 블랭킷층(측벽 스페이서(245))이 SiN으로 제조된다. 측벽 스페이서(245)는 더미 게이트 구조의 양 측벽 상에 비등방성 에칭에 의해 형성된다.
측벽 스페이서(245)가 형성된 후에, 층간 유전체(ILD)층(250)이 형성된다. ILD층(250)의 재료는 Si, O, C 및/또는 H를 포함하는 화합물, 예컨대 실리콘 산화물, SiCOH 및 SiOC를 포함한다. 폴리머 등의 유기 재료가 ILD층(250)에 사용될 수도 있다. ILD층(250)이 형성된 후에, CMP와 같은 평탄화 작업이 수행되어 더미 게이트 구조의 더미 게이트 전극층의 상단부가 노출된다.
일부 실시형태에서는, 그런 다음 소스/드레인 에피택셜층(275)이 핀 구조(225)의 소스/드레인 영역 상에 형성된다. 일부 실시형태에서, 소스/드레인 에피택셜층(275)은 SiP, SiC, SiCP, SiGe, Ge 또는 기타 적절한 재료의 하나 이상의 층을 포함한다.
다음으로, 더미 게이트 구조가 금속 게이트 구조로 대체되고 도 18a 내지 도 18d에 도시하는 바와 같이 소스/드레인 컨택층(280)이 형성된다.
도 27 내지 도 30은 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 제조하기 위한 다양한 스테이지에서의 단면도를 도시한다. 도 27 내지 도 30에 나타내는 공정의 이전, 동안, 이후에 추가 작업들이 제공될 수 있으며, 후술하는 작업들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제되는 것이 이해될 것이다. 작업/공정의 순서는 교체될 수도 있다. 전술한 실시형태에서 설명하는 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서도 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다. 도 27 내지 도 30의 반도체 디바이스는 도 19a 내지 도 19b의 반도체 디바이스에 대응한다.
희생층(212)이 형성되고 커버층(15)이 형성된 후에, 교번으로 적층된 제1 반도체층(223)과 제2 반도체층(222)의 다층을 포함하는 에피택셜층이 기판(200) 상에 형성된다. 일 실시형태에서, 제1 반도체층(223)은 SiGe으로 제조되고 제2 반도체층(222)은 Si로 제조된다. 제1 및 제2 반도체층은 도 27에 도시하는 바와 같이 기판(200) 위에 교번으로 에피택셜로 형성된다. 일부 실시형태에서는 도 13 내지 도 16에서와 유사하게 희생층(212)의 일부가 핀 구조 내에 남는다.
그런 다음, 도 23에서와 유사하게, 도 28에 도시하는 바와 같이 패터닝 작업에 의해 핀 구조(235)가 형성된다. 핀 구조(235)의 형성 중에 또는 형성 후에, 도 29에 도시하는 바와 같이 희생층(225)이 제거된다. 다음으로, 도 25에서와 유사하게, 도 30에 도시하는 바와 같이 격리 절연층(230)이 형성된다.
후속으로, 더미 게이트 구조가 형성되고, 게이트 측벽 스페이서(348)가 형성되고, 소스/드레인 에피택셜층(360)이 형성되며, ILD층(380)이 형성된다. 일부 실시형태에서, 소스/드레인 영역이 에칭된 다음 소스/드레인 에피택셜층(360)이 형성된다.
그런 다음, 더미 게이트 구조가 제거되어 게이트 공간을 형성하고, 제1 반도체층(223)이 게이트 공간에서 제거되어, 제2 반도체층(222)이 반도체 와이어 또는 시트(320)로서 남는다. 그런 다음, 도 19a와 도 19b에 도시하는 바와 같이, 게이트 유전체층(342)과 게이트 전극(340)이 형성된다.
일부 실시형태에서, 희생층(212)의 일부가 도 31a와 도 31b에 도시하는 바와 같이 지지층(225) 아래에 잔여부(213)로서 남는다. 일부 실시형태에서, 희생층(212)의 잔여부(214)는 도 31a와 도 31b에 도시하는 바와 같이, 제1 절연 재료층(230)과 패터닝된 에피택셜 반도체층(225)의 하부 및/또는 하부 핀 구조(201)의 상부 사이에 남는다. 일부 실시형태에서, 도 31b에 도시하는 바와 같이, 매립된 절연층(270)은 에어 스페이서(110)와 유사한 에어 스페이서(232)를 포함한다.
도 32a, 도 32b, 도 32c, 도 32d, 및 도 32e는 본 개시내용의 일 실시형태에 따른 반도체 디바이스를 위한 제조 작업의 다양한 스테이지에서의 단면도를 도시한다. 일부 실시형태에서, 전술한 바와 같이 희생층(225)와 유사하게, 희생층(225)이 에칭에 의해 제거되기 전에, 지지층(255)이 핀 구조(235)의 양쪽 단부 상에 형성되어 채널 영역 및 소스/드레인 영역을 노출시킨다. 일부 실시형태에 있어서, 지지층(255)은 실리콘 질화물로 제조된다.
도 32a에 도시하는 바와 같이 핀 구조(235)가 형성된 후에, 도 32b에 도시하는 바와 같이 지지 구조(255)를 위한 블랭킷층이 형성되고, 그런 다음 도 32c에 도시하는 바와 같이 포토 레지스트 패턴과 같은 마스크층(256)이 형성된다. 그런 다음, 블랭킷층은 도 32d에 도시하는 바와 같이 지지 구조(255)를 형성하기 위해 에칭된다. 도 32e에 도시하는 바와 같이, 희생층과 제2 반도체층(222)이 제거된 후에, 핀 구조의 단부는 지지 구조(255)에 의해 지지된다.
본 개시내용의 실시형태에 있어서, 에어 스페이서 및/또는 매립된 절연층이 소스/드레인 확산 영역 및/또는 게이트 전극 아래에 배치되고, 그래서 소스/드레인 확산 영역 및/또는 게이트 전극 및 기판 사이의 기생 커패시턴스가 억제 또는 제거될 수 있으며, 따라서 전력 소비를 줄이고 반도체 디바이스의 속도를 높일 수 있다.
본 명세서에서 전체 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태 또는 실시예에서 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일 양태에 따르면, 전계 효과 트랜지스터(FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 희생 영역이 기판에 형성되고, 기판과 희생 영역을 패터닝함으로써 핀 구조가 형성된다. 희생 영역을 적어도 부분적으로 에칭함으로써 공간이 형성된다. 절연 재료를 이용하여, 격리 절연층이 기판 위에 형성되고, 공간을 충전함으로써, 매립된 절연층이 형성되며, 게이트 구조 및 소스/드레인 영역이 형성된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 희생층은 이온 주입 작업에 의해 형성된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 비소 이온이 이온 주입 작업에 의해 주입된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 이온 주입 작업에서의 도우즈량은 5×1013 원자/cm2 내지 5×1015 원자/cm2 범위이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 이온 주입 작업에서의 가속 전압은 0.5 keV 내지 10 keV 범위이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 희생 영역을 적어도 부분적으로 에칭하는 것은 염소 함유 가스를 사용한 건식 에칭 작업을 포함한다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 매립된 절연층은 상기 격리 절연층의 상부면 아래에 위치한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 희생 영역을 적어도 부분적으로 에칭하는 것은 테트라메틸암모늄 하이드록사이드(TMAH) 수용액을 사용한 습식 에칭 작업을 포함한다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 매립된 절연층은 상기 격리 절연층에 연결된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 에어 스페이서가 상기 매립된 절연층에 형성된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 에어 스페이서는 상기 매립된 절연층의 절연 재료에 의해 완전히 둘러싸인다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 기판보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 공간과 상기 기판 사이에 배치된다.
본 개시내용의 다른 양태에 따르면, FET를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 희생 영역이 기판에 형성되고, 제1 에피택셜 반도체층과 제2 에피택셜 반도체층이 상기 기판 위에 교번으로 형성되어 스택형 층을 형성하고, 스택형 층, 희생 영역, 및 기판의 일부를 패터닝함으로써 핀 구조가 형성된다. 상기 희생 영역을 적어도 부분적으로 에칭함으로써 공간이 형성되고, 격리 절연층이 기판 위에 형성되며, 상기 공간을 절연 재료로 충전함으로써, 매립된 절연층이 형성되고, 더미 게이트 구조 및 소스/드레인 영역이 형성되며, 더미 게이트 구조는 게이트 공간을 형성하기 위해 제거되고, 제1 반도체층이 게이트 공간에서 제거되며, 금속 게이트 구조가 게이트 공간 내의 제2 반도체층 위에 형성된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 희생층은 이온 주입 작업에 의해 형성된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 희생 영의 불순물 양은 1×1019 원자/cm3 내지 5×1021 원자/cm3 범위이다. 하나 이상의 전술한 실시형태 또는 이하의 실시형태에 있어서, 에피택셜 반도체층의 두께는 5 nm 내지 100 nm 범위이다. 하나 이상의 전술한 실시형태 또는 이하의 실시형태에 있어서, 상기 매립된 절연층은 에어 스페이서를 포함하고, 상기 에어 스페이서의 폭은 평면도에서 제1 방향을 따라 변한다. 하나 이상의 전술한 실시형태 또는 이하의 실시형태에 있어서, 상기 매립된 절연층은 에어 스페이서를 포함하고, 상기 에어 스페이서는 평면도에서 소스/드레인 영역 아래에서 제1 방향을 따라 불연속적이다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 FinFET을 포함한다. FinFET은 기판 위에 제공된 하부 핀 구조 위에 배치되는 반도체 핀 구조와, 상기 기판 위에 배치되는 격리 절연층과, 상기 반도체 핀 구조의 채널 영역 위에 배치되는 게이트 유전체층과, 상기 게이트 유전체층 위에 배치되는 게이트 전극과, 상기 채널 영역에 인접하여 배치되는 소스 및 드레인과, 상기 핀 구조의 하부와 하부 핀 구조의 상부 사이에 배치되며 상기 격리 절연층과 동일한 재료로 연속으로 제조되는 매립된 절연층을 포함한다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 매립된 절연층은 상기 채널 영역 및 상기 핀 구조의 소스/드레인 영역 아래에 연속으로 배치된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 에어 스페이서가 상기 매립된 절연층에 형성된다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 상기 에어 스페이서는 상기 매립된 절연층의 절연 재료에 의해 완전히 둘러싸인다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 하부 핀 구조보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 매립된 절연층과 상기 하부 핀 구조 사이에 배치된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 제공된 하부 핀 구조 위에 배치되는 반도체 와이어와, 상기 기판 위에 배치되는 격리 절연층과, 상기 반도체 와이어의 각각의 채널 영역의 주위를 둘러싸는 게이트 유전체층과, 상기 게이트 유전체층 위에 배치되는 게이트 전극과, 상기 채널 영역에 인접하여 배치되는 소스 및 드레인과, 상기 반도체 와이어 아래에 배치되며 상기 격리 절연층과 동일한 재료로 연속으로 제조되는 매립된 절연층을 포함한다. 전술한 실시형태 및 이하의 실시형태 중 하나 이상에 있어서, 에어 스페이서가 상기 매립된 절연층에 형성되고, 상기 하부 핀 구조보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 매립된 절연층과 상기 하부 핀 구조 사이에 배치된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (20)

  1. 전계 효과 트랜지스터(fin field effect transistor)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판에 희생 영역을 형성하는 단계와,
    상기 기판과 상기 희생 영역을 패터닝하여 핀 구조를 형성하는 단계와,
    상기 희생 영역을 적어도 부분적으로 에칭함으로써 공간을 형성하는 단계와,
    절연 재료를 이용하여, 상기 기판 위에 격리 절연층을 형성하고, 상기 공간을 충전하여 매립된 절연층을 형성하는 단계와,
    게이트 구조 및 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 희생 영역은 이온 주입 작업에 의해 형성되는, 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 이온 주입 작업에 의해 비소 이온이 주입되는, 반도체 디바이스 제조 방법.
  4. 제2항에 있어서, 상기 이온 주입 작업에서의 도우즈량은 5×1013 원자/cm2 내지 5×1015 원자/cm2 범위인, 반도체 디바이스 제조 방법.
  5. 제2항에 있어서, 상기 이온 주입 작업에서의 가속 전압은 0.5 keV 내지 10 keV 범위인, 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 희생 영역을 적어도 부분적으로 에칭하는 것은 염소 함유 가스를 사용한 건식 에칭 작업을 포함하는, 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 매립된 절연층은 상기 격리 절연층의 상부면 아래에 위치하는, 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 희생 영역을 적어도 부분적으로 에칭하는 것은 테트라메틸암모늄 하이드록사이드(TMAH) 수용액을 사용한 습식 에칭 작업을 포함하는, 반도체 디바이스 제조 방법.
  9. 제1항에 있어서, 상기 매립된 절연층은 상기 격리 절연층에 연결되는, 반도체 디바이스 제조 방법.
  10. 제1항에 있어서, 에어 스페이서가 상기 매립된 절연층에 형성되는, 반도체 디바이스 제조 방법.
  11. 제10항에 있어서, 상기 에어 스페이서는 상기 매립된 절연층의 절연 재료에 의해 완전히 둘러싸이는, 반도체 디바이스 제조 방법.
  12. 제1항에 있어서, 상기 기판보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 공간과 상기 기판 사이에 배치되는, 반도체 디바이스 제조 방법.
  13. Fin FET을 포함하는 반도체 디바이스에 있어서,
    기판 위에 제공된 하부 핀 구조 위에 배치되는 반도체 핀 구조와,
    상기 기판 위에 배치되는 격리 절연층과,
    상기 반도체 핀 구조의 채널 영역 위에 배치되는 게이트 유전체층과,
    상기 게이트 유전체층 위에 배치되는 게이트 전극과,
    상기 채널 영역에 인접하여 배치되는 소스 및 드레인과,
    상기 핀 구조의 하부와 상기 하부 핀 구조의 상부 사이에 배치되며, 상기 격리 절연층과 동일한 재료로 연속으로 제조되는 매립된 절연층
    을 포함하는 반도체 디바이스.
  14. 제13항에 있어서, 상기 매립된 절연층은 상기 채널 영역 및 상기 핀 구조의 소스/드레인 영역 아래에 연속으로 배치되는, 반도체 디바이스.
  15. 제13항에 있어서, 에어 스페이서가 상기 매립된 절연층에 형성되는, 반도체 디바이스.
  16. 제15항에 있어서, 상기 에어 스페이서는 상기 매립된 절연층의 절연 재료에 의해 완전히 둘러싸이는, 반도체 디바이스.
  17. 제13항에 있어서, 상기 하부 핀 구조보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 매립된 절연층과 상기 하부 핀 구조 사이에 배치되는, 반도체 디바이스.
  18. Fin FET을 포함하는 반도체 디바이스에 있어서,
    기판 위에 제공된 하부 핀 구조 위에 배치되는 반도체 와이어와,
    상기 기판 위에 배치되는 격리 절연층과,
    상기 반도체 와이어의 각각의 채널 영역 주위를 둘러싸는 게이트 유전체층과,
    상기 게이트 유전체층 위에 배치되는 게이트 전극과,
    상기 채널 영역에 인접하여 배치되는 소스 및 드레인과,
    상기 반도체 와이어 아래에 배치되며, 상기 격리 절연층과 동일한 재료로 연속으로 제조되는 매립된 절연층
    을 포함하는, 반도체 디바이스.
  19. 제18항에 있어서, 에어 스페이서가 상기 매립된 절연층에 형성되는, 반도체 디바이스.
  20. 제18항에 있어서, 상기 하부 핀 구조보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 매립된 절연층과 상기 하부 핀 구조 사이에 배치되는, 반도체 디바이스.
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