KR20210113127A - 내산화성을 위한 실리콘 산화물 층 및 그 형성 방법 - Google Patents

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Abstract

집적 회로 구조물은 벌크 반도체 영역, 벌크 반도체 영역 위에 있으며 벌크 반도체 영역에 접속된 제 1 반도체 스트립, 및 실리콘 산화물을 포함하는 유전체 층을 포함한다. 실리콘 산화물에는 탄소 원자가 도핑된다. 유전체 층은 벌크 반도체 영역의 상단 표면 위에 있으며 상단 표면과 접촉하는 수평 부분, 및 수평 부분의 일 단부에 접속된 수직 부분을 포함한다. 수직 부분은 제 1 반도체 스트립의 하부 부분의 측벽과 접촉한다. 제 1 반도체 스트립의 상단 부분은 수직 부분의 상단 표면보다 높게 돌출되어 반도체 핀을 형성한다. 수평 부분 및 수직 부분은 동일한 두께를 가진다. 게이트 스택은 반도체 핀의 측벽 및 상단 표면 상으로 연장된다.

Description

내산화성을 위한 실리콘 산화물 층 및 그 형성 방법{SILICON OXIDE LAYER FOR OXIDATION RESISTANCE AND METHOD FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 다음의 가출원된 미국 특허 출원: "Silicon Oxide Film with Good Oxidation Resistance and Method Forming Same"이라는 명칭으로 2018년 11월 21일자로 출원된 미국 특허 출원 제62/770,429호의 우선권을 주장하며, 그 출원은 참조에 의해 본 명세서에 통합된다.
집적 회로의 다운스케일링이 증가하고 집적 회로의 속도에 대한 요건이 점점 더 많아짐에 따라, 트랜지스터는 점점 더 작은 치수를 가지고 더 높은 구동 전류를 가져야 했다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. FinFET는 기판 위의 수직 반도체 핀을 포함한다. 반도체 핀은 소스 및 드레인 영역을 형성하고 소스 및 드레인 영역 사이에 채널 영역을 형성하는데 사용된다. 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역은 반도체 핀을 규정하기 위해 형성된다. FinFET는 또한 반도체 핀의 측벽 및 상단 표면에 형성된 게이트 스택을 포함한다.
STI 영역 및 각각의 FinFET의 형성에 있어서, STI 영역이 먼저 형성되고, 그 후 반도체 핀을 형성하기 위해 리세스되고, 그에 기초하여 FinFET이 형성된다. STI 영역의 형성은 격리 라이너를 형성하는 것, 및 그 후 유동성 화학 기상 증착을 사용하여 격리 라이너 위에 산화물 영역을 형성하는 것을 포함할 수 있다.
본 개시의 양상은 첨부 도면과 함께 읽었을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7 내지 도 12, 도 13a, 도 13b 및 도 13c는 일부 실시예에 따른 쉘로우 트렌치 격리(STI) 영역 및 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서 중간 단계의 사시도 및 단면도이다.
도 14는 일부 실시예에 따른 SiNOC 막의 형성에 있어서 원자 층 증착(ALD) 사이클을 예시한다.
도 15는 일부 실시예에 따른 복수의 ALD 사이클에 의해 형성된 중간 구조를 예시한다.
도 16은 일부 실시예에 따라 저온 습식 어닐링 공정 및 고온 습식 어닐링 공정이 수행된 후의 개략적인 구조물을 예시한다.
도 17은 일부 실시예에 따른 건식 어닐링 공정 후의 실리콘 산화물의 개략적 인 화학 구조를 예시한다.
도 18 및 도 19는 일부 실시예에 따른 헥사클로로디실란(HCD)의 화학 구조 및 트리에틸아민의 심볼을 각각 도시한다.
도 20 내지 도 22는 일부 실시예에 따른 STI 영역 및 FinFET의 형성에 있어서 중간 단계의 사시도이다.
도 23 내지 도 26은 일부 실시예에 따른 STI 영역 및 FinFET의 형성에 있어서 중간 단계의 사시도이다.
도 27 내지 29는 일부 실시예에 따른 일부 실험 결과를 예시한다.
도 30은 일부 실시예에 따른 STI 영역 및 FinFET을 형성하기 위한 공정 흐름을 예시한다.
이하의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 그 형성 방법이 제공된다. STI 영역 및 FinFET의 형성에 있어서 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 몇몇의 변형이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 이용된다. 본 발명의 일부 실시예에 따르면, STI 영역의 형성은 SiOCN 막(SiOCNH 막일 수 있음)을 형성하는 것, 및 그 후 어닐링 공정을 수행하여 SiOCN 막을 실리콘 산화물 층으로 변환하는 것을 포함한다. SiOCN 막 및 결과의 실리콘 산화물 층은 양호한 내산화성(oxidation resistance)을 가지며, STI 영역들 사이의 반도체 스트립이 산화되는 것을 방지할 수 있다. 논의된 실시예의 개념은 또한 그 구조물, 및 실리콘 산화물이 충전되는 임의의 다른 갭-충전 공정 및 실리콘 산화물 층이 형성될 수 있는 임의의 다른 공정를 포함하지만 이에 제한되지 않는, 다른 구조의 처리 공정에 적용될 수 있다. 본 명세서에서 논의된 실시예는 본 개시의 특허 대상을 제조하거나 사용할 수 있는 예시들을 제공하고, 본 분야의 당업자들은 상이한 실시예의 고려된 범위 내에 있으면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 이하 도면에서의 유사한 참조 번호 및 문자는 유사한 컴포넌트를 지칭한다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7 내지 도 12, 도 13a, 도 13b 및 도 13c는 일부 실시예에 따른 STI 영역 및 FinFET의 형성에 있어서 중간 단계의 사시도 및 단면도를 예시한다. 대응하는 공정은 또한 도 30에 도시된 바와 같은 공정 흐름(200)에 개략적으로 반영된다.
도 1은 초기 구조물의 사시도를 도시한다. 초기 구조물은 기판(20)을 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 기판(부분)(20-1)을 더 포함할 수 있다. 기판(20-1)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20-1)은 또한 벌크 기판 또는 반도체-온-인슐레이터 기판일 수 있다.
본 개시의 일부 실시예에 따르면, 도시된 영역은 p형 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)와 같은 p형 트랜지스터가 형성될 p형 디바이스 영역이다. 에피택시 반도체 층(20-2)이 기판(20-1)의 상단에서 에피택셜 성장될 수 있다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(202)으로서 예시된다. 설명 전체에서, 에피택시 반도체 층(20-2) 및 기판(20-1)은 총괄적으로 기판(20)으로 지칭된다. 에피택시 반도체 층(20-2)은 실리콘 게르마늄(SiGe) 또는 게르마늄(실리콘이 없는)으로 형성될 수 있다. 에피택시 반도체 층(20-2)에서의 게르마늄 원자 백분율은 기판 부분(20-1)에서의 게르마늄 원자 백분율(존재한다면)보다 높을 수 있다. 본 개시의 일부 실시예에 따르면, 에피택시 반도체 층(20-2)(SiGe로 형성되는 경우)의 원자 백분율은 약 30 % 내지 100 %의 범위 내에 있다. 에피택시 반도체 층(20-2)은 또한 SiP, SiC, SiPC, SiGeB 또는 III-V 화합물 반도체, 예를 들어 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등으로 형성되거나 이들로 형성된 층을 포함할 수 있다. 에피택시 반도체 층(20-2)은 또한 실리콘을 실질적으로 포함하지 않을 수 있으며, 예를 들어 실리콘 백분율은 약 1 % 미만이다.
본 개시의 일부 실시예에 따르면, 도시된 디바이스 영역은 p형 FinFET와 같은 p형 트랜지스터가 형성되는 p형 디바이스 영역이다. 이에 따라, 에피택시 반도체 층(20-2)이 형성될 수 있다. 동일한 웨이퍼 및 동일한 디바이스 다이 상에, n형 FinFET이 형성될 수 있고, n형 FinFET을 형성하기 위한 각각의 디바이스 영역에는 에피택시 층(20-2)이 형성되지 않을 수 있다.
패드 층(22) 및 마스크 층(24)이 반도체 기판(20) 상에 형성될 수 있다. 패드 층(22)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따르면, 패드 산화물 층(22)은 열 산화 공정으로 형성되며, 여기서 반도체 기판(20)의 상단 표면 층이 산화된다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이의 접착 층으로서 작용한다. 패드 층(22)은 또한 마스크 층(24)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 마스크 층(24)은 예를 들어, 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물로 셩성된다. 본 개시의 다른 실시예들에 따르면, 마스크 층(24)은 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법을 통해 형성된다. 마스크 층(24)은 후속 포토리소그래피 공정 동안 하드 마스크로서 사용된다.
도 2를 참조하면, 마스크 층(24) 및 패드 층(22)이 에칭되어 하부 반도체 기판(20)을 노출시킨다. 이어서, 노출된 반도체 기판(20)이 에칭되어 트렌치(31)를 형성한다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(204)로서 예시된다. 이웃하는 트렌치(31)들 사이의 반도체 기판(20)의 부분은 이하 반도체 스트립(30)으로 지칭되며, 이는 반도체 기판(20)의 하부 벌크 부분에 중첩 접합(joining)된다. 트렌치(31)는 (웨이퍼(10)의 상면도에서 보여질 때) 서로 평행하는 스트립의 형상을 가질 수 있다. 하나의 반도체 스트립(30)이 도 2에 도시되지만, 복수의 반도체 스트립(30)(도 3b 참조)이 서로 평행한 것으로 형성될 수 있고, 트렌치(31)는 복수의 반도체 스트립(30)을 서로 분리시킨다. 에피택시 반도체 층(20-2)이 형성되는 일부 실시예에 따르면, 트렌치(31)의 하단은 기판 부분(20-1)과 에피택시 반도체 층(20-2) 사이의 계면(23)보다 낮을 수 있다.
도 3a 및 도 3b를 참조하면, 일부 실시예에 따라 실리콘 층(32)이 퇴적된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(205)로서 예시된다. 다른 실시예에 따르면, 실리콘 층(32)을 퇴적하는 단계는 생략된다. 퇴적은 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD), 화학 기상 증착(Chemical Vapor Deposition; CVD) 등과 같은 컨포멀 퇴적 공정를 통해 수행될 수 있다. 실리콘 층(32)은 게르마늄, 탄소 등과 같은 다른 원소를 포함하지 않거나 실질적으로 포함하지 않을 수 있다. 예를 들어, 실리콘 층(32)에서 실리콘의 원자 백분율은 약 95 %보다 높을 수 있다. 실리콘 층(32)은 결정질 실리콘 층 또는 폴리실리콘 층으로서 형성될 수 있으며, 이는 예를 들어 퇴적 공정에서 온도 및 성장 레이트를 조정함으로써 달성될 수 있다. 실리콘 층(32)의 두께는 약 10 Å 내지 약 25 Å의 범위 내일 수 있다.
선행 단계에서 에피택시 층(20-2)이 형성될 때, 실리콘 층(32)이 형성된다. 에피택시 층(20-2)이 형성되지 않고 반도체 스트립(30) 전체가 실리콘으로 형성되는 영역에서, 실리콘 층(32)은 형성되거나 형성되지 않을 수 있다. 도 3a에서, 실리콘 층(32)은 다양한 실시예에 따라 형성되거나 형성되지 않을 수 있음을 나타내기 위해 점선을 사용하여 도시된다.
도 3a 및 도 3b는 또한 유전체 층(34)의 성장/퇴적에 있어서 중간 단계의 사시도 및 단면도를 각각 도시한다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(206)로서 예시된다. 웨이퍼(10)는 원자 층 증착(Atomic Layer Deposition; ALD) 챔버(도시되지 않음) 내에 배치되고, 여기서 ALD 사이클이 수행되어 유전체 층(34)을 성장시킨다. ALD 공정은 컨포멀 퇴적 공정이다. 따라서, 유전체 층(34)의 수평 부분의 두께(T1)(도 3B)는 유전체 층(34)의 수직 부분의 두께(T2)와 동등하다. 두께(T1 및 T2)는 일부 실시예에 따르면 약 15 Å 내지 약 50 Å의 범위 내에 있을 수 있다.
도 3b는 도 3a의 기준 단면(3B-3B)의 단면도를 예시하며, 여기서 복수의 밀접하게 위치된 반도체 스트립(30)이 그룹으로 형성되고 좁은 트렌치(31A)에 의해 서로 분리된다. 일부 실시예에 따르면, 좁은 트렌치(31A)는 약 160_Å보다 작거나, 또는 약 100_Å 내지 약 250_Å의 범위 내에 있을 수 있는 작은 폭(W1)을 가진다. 예를 들어, 밀접하게 위치된 반도체 스트립(30)의 그룹의 대향하는 외측에 넓은 트렌치(31B)가 있을 수 있다. 넓은 트렌치(31B)의 폭(W2)은 폭(W1)보다 크고, 예를 들어, W2/W1의 비가 약 2.0보다 큰다. 폭(W2)은 또한 약 150_Å보다 클 수 있다. 트렌치(31A 및 31B)는 총괄적으로 트렌치(31)로 지칭된다.
유전체 층(34)(도 3a 및 도 3b에 도시됨)의 형성 동안의 중간 화학 구조는 도 14 및 도 15에 도시된다. 도 14는 유전체 층(34)을 퇴적하기 위한 제 1 ALD 공정을 도시한다. 도 14에서 도시된 중간 구조는 상이한 단계에 의해 생성된 구조들을 서로 구별하기 위해 참조 번호(112, 114, 116 및 118)를 사용하여 식별된다. 웨이퍼(10)는 도 3a 및 도 3b에서 기판(20), 반도체 스트립(30) 및 실리콘 층(32)(또는 실리콘 층(32)이 형성되지 않은 경우 패드 층(22) 및 하드 마스크(24))을 포함하는 노출된 피처를 나타낼 수 있는, 베이스 층(110)을 포함한다. 도 14의 초기 구조물은 구조물(112)로서 지칭된다. 도시된 예에서,베이스 층(110)은 결정질 실리콘, 비정질 실리콘, 폴리실리콘 등의 형태일 수 있는 실리콘을 포함하는 것으로 도시된다. 베이스 층(110)은 또한 실리콘 산화물, 실리콘 질화물, 실리콘 산-탄화물(oxy-carbide), 실리콘 산질화물 등과 같은 다른 유형의 실리콘-함유 화합물을 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 자연 산화물의 형성과 수분 노출로 인해, Si-OH 결합이 실리콘 함유 베이스 층(110)의 표면에 형성된다.
다시 도 14를 참조하면, 공정(130)에서, 헥사클로로디실란(HCD)이 ALD 챔버 내로 도입/펄싱(pulsing)되고, 여기서 웨이퍼(10)(도 3a 및 도 3b)가 배치된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(208)으로서 도시된다. HCD는 (SiCl3)2의 화학식를 가지며, 도 18은 HCD 분자의 화학식을 도시한다. 화학식은 HCD 분자가 서로 결합된 2개의 실리콘 원자에 결합된 염소 원자를 포함함을 보여준다. HCD가 ALD 챔버 내로 펄싱될 때, 웨이퍼(10)는 예를 들어 약 550 ℃ 내지 약 670 ℃ 범위 내의 온도로 가열될 수 있다. 구조(112)에 도시된 OH 결합이 파괴되고, 이들에 결합된 염소 원자와 함께 실리콘 원자가 산소 원자에 결합되어 O-Si-Cl 결합을 형성한다. 결과의 구조는 구조(114)로 지칭된다. 본 개시의 일부 실시예에 따르면, HCD가 도입될 때 플라즈마는 턴 온되지 않는다. HCD 가스는 약 20 초 내지 약 25 초의 기간 동안 ALD 챔버에 유지될 수 있다. 일부 실시예에 따라, ALD 챔버의 압력은 약 100 Pa 내지 약 150 Pa의 범위 내에 있을 수 있다.
다음으로, ACD 챔버로부터 HCD가 퍼지된다. 각각의 퍼지 공정은 또한 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(208)으로서 예시된다. 공정(132)에서, 알킬기와 결합된 질소 원자를 포함하는 공정 가스가 ALD 챔버 내로 펄싱될 수 있다. 예를 들어, 트리에틸아민이 펄싱될 수 있다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(210)으로서 예시된다. 트리에틸아민은 3개의 에틸기(CH2CH3)에 결합된 질소 원자를 포함하는 N(CH2CH3)3의 화학식을 가질 수 있다. 도 19는 일부 실시예에 따른 트리에틸아민의 심볼을 예시한다. 심볼은 트리에틸아민이 3개의 에틸기에 결합된 질소 원자를 포함함을 도시하고, 각각의 "<" 심볼은 에틸기(CH2CH3 또는 CH3 분자와 결합된 CH2 분자)를 나타내는 질소(N) 원자에 연결된다. 트리에틸아민의 도입/펄싱에 의해, 웨이퍼(10)의 온도는 또한 예를 들어 약 550 ℃ 내지 약 670 ℃ 범위 내로 상승된 상태로 유지된다. 온도는 또한 HCD를 펄싱하는 공정에서와 동일하게 유지될 수 있다. 본 개시의 일부 실시예에 따르면, 트리에틸아민이 도입될 때 플라즈마는 턴 온되지 않는다. 트리에틸아민의 펄싱 동안, ALD 챔버는 약 800 Pa 내지 약 1,000 Pa 범위 내의 압력을 가질 수 있다.
구조(114)는 트리에틸아민과 반응한다. 결과의 구조는 도 14에 도시된 바와 같이 구조(116)로 지칭된다. 반응 동안, 구조(114)에서 Si-Cl 결합이 파괴되어 질소 원자(예를 들어, 트리에틸아민에서)가 실리콘 원자에 결합될 수 있다. 실리콘 원자는 3개의 질소 원자에 결합될 수 있으며, 각각의 질소 원자는 2개의 에틸기에 또한 결합된다. 트리에틸아민은 약 5 초 내지 약 15 초의 범위 내의 시간 동안 ALD 챔버에서 유지될 수 있고, 그 후 ALD 챔버로부터 퍼지된다. 각각의 퍼지 공정은 또한 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(210)로서 예시된다.
다음으로, 도 14의 공정(134)에 도시된 바와 같이, 산소(O2)가 ALD 챔버 내로 펄싱된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(212)으로서 예시된다. 공정(212) 동안, 구조(116)는 산소와 반응하여 구조(118)를 생성한다. 구조(116)에서 에틸기와 같은 알킬기는 Si-N 결합이 Si-O 결합으로 변환하도록, 예를 들어, 구조(116)에서 Si-N 결합의 일부가 파괴되어 실리콘 원자가 산소 원자에 결합되도록 돕는다. 그들의 결합한 에틸기와 함께 일부 질소 원자는 또한 실리콘 원자에 결합된 채로 남을 수 있다. 일부 산소 원자는 2개의 실리콘 원자에 결합되어 일부 실리콘 원자 사이에 가교(cross-link)를 생성할 수 있다. 본 개시의 일부 실시예에 따르면, 산소가 도입될 때 플라즈마는 턴 온되지 않는다. 산소 펄싱 동안, ALD 챔버는 약 800 Pa 내지 약 1,000 Pa 범위 내의 압력을 가질 수 있다. 산소는 약 5 초 내지 약 15 초의 기간 동안 ALD 챔버에서 유지될 수 있고, 그 후 ALD 챔버로부터 퍼지된다. 각각의 퍼지 공정은 또한 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(212)로서 예시된다.
상기 논의된 공정에서, 공정(130 및 132)의 조합은 ALD 사이클(136)로 지칭될 수 있으며, ALD 사이클(136)은 실리콘 원자 및 대응하는 결합된 질소 원자 및 에틸기를 포함하는 원자 층의 성장을 발생시킨다. 또한, 공정(130, 132 및 134)의 조합은 ALD 사이클(138)로 지칭될 수 있으며, ALD 사이클(138)은 실리콘 원자 및 대응하는 결합된 질소 원자 및 에틸기, 및 결합하는 산소 원자를 포함하는 원자 층의 성장을 발생시킨다. 일부 실시예에 따르면, ALD 사이클(138)로부터 생성된 원자 층은 약 1 Å의 두께를 가진다.
공정(134)이 완료된 후에, ALD 사이클(138)이 반복되어, 도 3a 및 도 3b에 도시된 바와 같이, 복수의 원자 층이 유전체 층(34)을 형성하기 위해 퇴적된다. 후속 ALD 사이클에서, 이전 ALD 사이클에서 형성된 Si-O 결합 및 Si-N 결합은 파괴될 수 있고, HCD의 펄싱으로 인해 Si-Cl 결합이 형성될 수 있다. Si-Cl 결합은 Si-N 결합 및 대응하는 에틸기로 대체될 수 있다. 산소는 Si-O 결합을 형성하는데 사용될 수 있으며, Si-O 결합은 일부 Si-N 결합을 대체한다. 도 15는 결과의 유전체 층(34)의 화학 구조를 도시한다.
결과의 유전체 층(34)이 바람직한 두께를 가질 때까지 ALD 사이클(138)이 반복된다. 바람직한 유전체 층(34)의 두께에 따라, 많은 원자 층이 퇴적될 수 있음이 인지된다. 본 개시의 일부 실시예에 따르면, 유전체 층(34)의 두께는 예를 들어 약 15 Å 내지 약 50 Å의 범위 내일 수 있다. 퇴적된 유전체 층(34)은 SiNOC 층이며, 또한 알킬기에서 수소의 존재로 인해 SiNOCH 층일 수 있다.
본 개시의 일부 실시예에 따르면, ALD 사이클(138) 후에, 결과의 유전체 층(34)은 약 1 % 내지 약 15 % 범위 내의 탄소(원자) 백분율을 가진다. 유전체 층(34)의 질소 원자 백분율은 너무 높거나 낮을 수 없다. 질소 원자 백분율이 너무 높으면, 후속 공정에서 반도체 스트립(30)이 구부러 질 수 있다. 질소 원자 백분율이 너무 낮으면, 결과의 유전체 층(34) 및 결과의 실리콘 산화물 층은 적절한 내산화성을 갖지 않으며, 후속 어닐링 공정 동안 반도체 스트립(30)이 산화되는 것을 적절히 방지할 수 없다. 예를 들어, 유전체 층(34)의 질소(원자) 백분율은 약 5 % 내지 약 20 %의 범위 내일 수 있다. 유전체 층(34)의 나머지 원소의 대부분은 실리콘과 산소이며, 실리콘 대 산소의 원자 비는 약 1.5 : 2 내지 약 1 : 2.5, 예를 들어 대략 1 : 2일 수 있다 . 예를 들어, 실리콘의 원자 백분율은 약 20 % 내지 약 40 %의 범위 내일 수 있다. 산소의 원자 백분율은 약 50 % 내지 약 70 %의 범위 내일 수 있다.
유전체 층(34)의 증착(성장) 후에, 어닐링 공정이 수행된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(214)로서 예시된다. 본 개시의 일부 실시예에 따르면, 어닐링 공정은 저온 습식 어닐링 공정, 고온 습식 어닐링 공정, 및 건식 어닐링 공정을 포함한다. 저온 습식 어닐링 공정 및 고온 습식 어닐링 공정은 공정 가스로서 증기(H2O)를 사용하여 수행될 수 있다. 건식 어닐링 공정은 캐리어 가스로서 질소(N2), 아르곤 등을 사용하여 수행될 수 있다. 어닐링 공정은 도 16 및 도 17을 참조하여 이하 논의된다.
본 발명의 일부 실시예에 따르면, 저온 습식 어닐링 공정이 먼저 수행된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(216)으로서 예시된다. 저온 습식 어닐링 공정은 비교적 낮은 온도, 예를 들어 약 300 ℃ 내지 약 450 ℃의 범위 내에서 수행된다. 저온 습식 어닐링 공정은 약 3 시간 내지 약 5 시간 범위 내의 시구간 동안 지속될 수 있다. 저온 어닐링 동안의 압력은 약 1 기압 일 수 있다. 저온 습식 어닐링 공정에는 두 가지 기능이 있다. 제 1 기능은 물/증기(H2O) 분자가 유전체 층(34)으로 침투하도록 구동하는 것이다. 제 2 기능은 유전체 층(34)의 Si-N-C 결합, Si-CH3 결합 및 Si-N-Si 결합을 Si-OH 결합으로 부분적으로 변환하는 것이다. 온도는 적어도 부분적인 변환을 발생시키기에 충분히 높게 제어된다. 한편, 저온 어닐링의 온도는 너무 높을 수 없다. 그렇지 않으면, 유전체 층(34)의 표면 층은 물 분자가 유전체 층(34)의 내부 부분으로 침투하는 것을 방지하기 위해 팽창될 것이다. 따라서, 약 300 ℃ 내지 약 450 ℃ 사이의 온도 범위가 실험 결과에 따라 선택된다.
저온 습식 어닐링 공정 후에, 고온 습식 어닐링 공정이 수행된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(218)으로서 예시된다. 고온 습식 어닐링 공정은 저온 습식 어닐링 공정의 온도보다 비교적 높은 온도에서 수행된다. 예를 들어, 고온 습식 어닐링 공정의 온도는 약 450 ℃ 내지 약 650 ℃의 범위 내일 수 있다. 고온 습식 어닐링 공정은 약 1.5 시간 내지 약 2.5 시간의 범위 내의 시구간 동안 지속될 수 있다. 고온 어닐링 공정의 압력은 약 1 기압일 수 있다. 도 16에 개략적으로 도시된 바와 같이, 온도는 유전체 층(34)의 Si-CN 결합을 Si-OH 결합으로 효율적으로 변환시키기에 충분히 높다. 반면에, 온도는 반도체 재료의 과도한 산화를 발생시키도록 너무 높을 수 없다 . 예를 들어, 반도체 스트립(30)이 SiGe를 포함하는 경우, 고온 어닐링 공정의 온도는 약 650 ℃보다 낮아야 한다. 그렇지 않으면, SiGe가 산화될 수 있다. 실리콘은 또한 약 650 ℃보다 높은 온도에서, 그렇지만 더 낮은 레이트로 산화될 수 있다. 따라서, 고온 습식 어닐링 공정의 온도는 높은 변환 레이트를 위해 약간의 공정 마진을 가지면서, 약 500 ℃ 내지 약 650 ℃, 또는 약 500 ℃ 내지 약 600 ℃의 범위 내에 있을 수 있다.
고온 습식 어닐링 공정은 Si-N 결합 및 Si-O 결합을 파괴시키는 결과를 가져온다. N 원자에 부착된 알킬기는 또한 질소 원자와 함께 분리된다. OH기는 파괴된 결합에 부착된다. 결과의 화학 구조는 도 16에 개략적으로 도시될 수 있다. 고온 습식 어닐링 공정 동안, 유전체 층(34)은 팽창하고, 부피의 팽창 레이트는 약 10 % 이하일 수 있다.
고온 습식 어닐링 공정 후에, 건식 어닐링 공정이 수행되어 실리콘 산화물을 형성한다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(220)으로서 도시된다. 공정 가스로서 질소(N2), 아르곤 등과 같은 무산소(oxygen-free) 공정 가스가 사용될 수 있다. 건조 어닐링 온도는 너무 높거나 낮을 수 없다. 온도가 너무 낮으면, OH 결합이 적절히 파괴되지 않을 수 있고, Si-OH에서 Si-O-Si로의 변환 레이트는 낮다. 온도가 너무 높으면, 반도체 스트립(30)(예를 들어, SiGe)은 주위 재료와 혼합될 수 있다. 본 개시의 일부 실시예에 따르면, 건식 어닐링 공정은 약 600 ℃ 내지 약 800 ℃ 범위 내의 온도에서 수행된다. 건식 어닐링 공정은 약 0.5 시간 내지 약 1.5 시간 범위 내의 시구간 동안 지속될 수 있다. 압력은 약 1 기압일 수 있다. 발생된 H2O 증기를 운반하기 위해 캐리어 가스가 사용될 수 있다. 캐리어 가스는 질소, 아르곤 등일 수 있다.
건식 어닐링 공정에서, OH 결합 및 Si-O 결합(도 16)이 파괴되고, 파괴된 H 및 OH의 조합으로 H2O 분자를 형성한다. H 원자의 손실로 인해 결합이 댕글링(dangling)되는 산소 원자는 Si와 결합하여 Si-O-Si 결합을 형성할 수 있고, 실리콘 산화물(SiO2)이 형성된다. 결과의 유전체 층은 이하에서 실리콘 산화물 층(34')으로 지칭되며, 이는 도 4에 도시된다. 건식 어닐링 공정이 완료된 후에, 실리콘 산화물 층(34')에 적은 비율의 탄소 및 질소 원자가, 각각 약 1 %보다 작고, 아마도 약 0.5 % 내지 약 1.0 % 사이의 탄소 및 질소의 원자 백분율로 존재할 수 있다. 이것은 탄소가 존재하지 않는 종래의 방법을 사용하여 형성된 STI 영역과는 상이하다. 또한, 탄소 및 질소 원자가 퇴적된 유전체 층(34)의 잔기 원자이기 때문에, 탄소 및 질소 원자의 분포는 실질적으로 평편할 수 있다. 또한, HCD가 염소 원자를 포함하기 때문에, 유전체 층(34)은 염소 원자를 포함하고, 따라서 실리콘 산화물 층(34')은 또한 내부에 소량의 염소 원자, 예를 들어 약 1 %보다 작고, 아마도 약 0.5 % 내지 약 1.0 %를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 남아있는 트렌치(31)는 유전체 층(영역)(40)으로 충전된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(222)로서 도시된다. 유전체 층(40)은 예를 들어, ALD, 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 질화물 층, 탄소 함유 유전체 등일 수 있다. 유전체 층(40)은 또한 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅 등을 사용하여 형성될 수 있다. 유전체 층(40)은 실리콘 산화물 층(34')의 상단 표면보다 높은 레벨로 퇴적된다. 유전체 층(40)은 내부에 탄소를 포함하지 않고, 내부에 염소를 포함하지 않고, 내부에 질소 원자를 포함하거나 포함하지 않을 수 있다. 질소를 포함하는 경우, 질소의 원자 백분율은 실리콘 산화물 층(34')의 질소의 원자 백분율보다 높다. 예를 들어, 유전체 영역(40)에서 질소의 원자 백분율은 약 30 %보다 높을 수 있다. 또한, 형성 방법으로 인해, 유전체 영역(40)은 실리콘 산화물 층(34')의 밀도보다 작은 밀도를 가질 수 있다.
유전체 층(40)의 형성은 예를 들어 수증기를 이용한 습식 어닐링을 수반할 수 있은 어닐링 공정을 포함할 수 있다. 유전체 층(34)을 실리콘 산화물 층(34')으로 변환하기 위한 어닐링 공정를 포함하는 상기 논의된 어닐링 공정 동안, SiOCN 층(34) 및 결과의 변환된 실리콘 산화물 층(34')은 반도체 스트립(30)의 산화를 방지하는 우수한 능력을 가진다. 이러한 능력은 내산화성으로 칭한다.
그 후, 실리콘 산화물 층(34') 및 유전체 층(40)을 포함하는 유전체 재료의 과잉 부분을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정와 같은 평탄화 공정이 수행된다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(222)으로서 예시된다. 유전체 재료(들)의 남아있는 부분은 STI 영역이다. 평탄화 공정은 CMP 정지 층으로서 하드 마스크(30)를 사용하여 수행될 수 있다.
후속 공정에서, 도 6a, 도 6b 및 도 6c에 도시된 바와 같이, 선행 공정에서 형성된 STI 영역(42)이 리세스되어, 반도체 스트립(30)의 상단 부분이 실리콘 산화물 층(34')의 상단 표면(34S)(도 6b 및 도 6c)보다 높게 돌출되어 돌출 핀(44)을 형성하게 한다. 각각의 공정은 도 30에 도시된 바와 같은 공정 흐름(200)에서 공정(224)으로서 예시된다. 유전체 영역의 리세스는 건식 에칭 공정을 사용하여 수행될 수 있으며, 여기서 HF3는 HF3가 에칭 가스로서 사용된다. 본 개시의 대안적인 실시예들에 따르면, 유전체 층(34)의 리세스는 습식 에칭 공정를 사용하여 수행된다. 에칭 화학 물질은 예를 들어 HF 용액을 포함할 수 있다. 하드 마스크(24) 및 패드 산화물 층(22)(도 5a 및 5b)이 또한 제거된다. 본 발명의 일부 실시예에 따르면, 돌출 핀(44)의 하단은 에피택시 층(20-2)(형성되면)의 하단 표면(23)보다 높은 레벨에 있다.
일부 실시예에 따르면, 실리콘 산화층(34') 및 유전체 영역(40)은 도 6b에 도시된 바와 같이 리세스된다. 대안적인 실시예에 따르면, 도 6c에 도시된 바와 같이, 실리콘 산화물 층(34')이 리세스되고, 유전체 영역(40)이 에칭되지 않고, 그 결과 더미 유전체 핀(45)이 실리콘 산화물 층(34')의 남아있는 부분의 상단 표면(34S)보다 높게 돌출되게 한다. 더미 유전체 핀(45)은, 후속하여 형성된 게이트 스택 및 게이트 스페이서가 돌출 반도체 핀(44)과 더미 유전체 핀(45) 사이의 공간을 충전할 수 있도록 실리콘 산화물 층(34')이 충분히 두꺼운 경우 형성될 수 있다. 이들 실시예에 따르면, 실리콘 산화물 층(34'의 두께(T3)는, 예를 들어 약 30 Å보다 크도록 증가될 수 있고, 약 10 Å 내지 약 100 Å의 범위내 에 있을 수 있다. 유전체 층(34)의 컨포멀 퇴적으로 인해, 좁은 트렌치(31A)가 유전체 층(34)에 의해 충전될 때 넓은 트렌치(31B)(도 2b)는 완전히 충전되지 않는다. 이는 실리콘 산화물 층(34')이 두꺼울 때 유전체 층(40)의 충전을 가능하게 하고 더미 유전체 핀(45)의 형성을 가능하게 한다. 더미 핀의 생성은 FinFET의 치수가 매우 작은 경우 FinFET의 디바이스 성능을 향상시키는데 도움이 된다.
상술된 실시예에서, 반도체 핀은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 반도체 핀은 이중 패터닝 또는 다중 패터닝 공정를 포함하는 하나 이상의 포토리소그래피 공정를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정를 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정를 사용하여 패터닝된다. 스페이서는 자체 정렬 공정를 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 후, 희생 층이 제거되고, 그 후 남아있는 스페이서 또는 맨드릴은 핀을 패터닝하는데 사용될 수 있다.
도 7을 참조하면, 더미 게이트 스택(46)은 돌출 핀(44)을 가로지르도록 형성된다. 더미 게이트 스택(46)은 더미 게이트 유전체(48) 및 더미 게이트 유전체(48) 위의 더미 게이트 전극(50)을 포함할 수 있다. 더미 게이트 유전체(48)는 실리콘 산화물 또는 다른 유전체 재료로 형성될 수 있다. 더미 게이트 전극(50)은 예를 들어 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있고, 다른 재료가 또한 사용될 수 있다. 더미 게이트 스택(46) 각각은 또한 더미 게이트 전극(50) 위에 하나(또는 복수의) 하드 마스크 층(52)을 포함할 수 있다. 하드 마스크 층(52)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄-질화물(carbo-nitride) 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(46)은 단 하나의 또는 복수의 돌출 핀(44) 및/또는 STI 영역(42)을 가로지를 수 있다. 더미 게이트 스택(46)은 또한 돌출 핀(44)의 길이 방향에 직교하는 길이 방향을 가진다. 더미 게이트 스택(46)의 형성은 더미 게이트 유전체 층을 퇴적하는 단계, 더미 게이트 유전체 층 위에 게이트 전극 층을 퇴적하는 단계, 하드 마스크 층을 퇴적하는 단계 및 스택 층을 패터닝하여 더미 게이트 스택(46)을 형성하는 단계를 포함한다.
다음으로, 도 8을 참조하면, 게이트 스페이서(54)는 더미 게이트 스택(46)의 측벽 상에 형성된다. 게이트 스페이서(54)의 형성은 블랭킷 유전체 층을 퇴적하는 단계, 및 이방성 에칭을 수행하여 더미 게이트 스택(46)의 측벽 상에서 게이트 스페이서(54)를 남겨두면서 유전체 층의 수평 부분을 제거하는 단계를 포함할 수 있다. 본 발명의 일부 실시예에 따르면, 게이트 스페이서(54)는 SiO2, SiOC, SiOCN와 같은 산소 함유 유전체 재료(산화물)로 형성된다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(54)는 또한 실리콘 질화물과 같은 비산화물 유전체 재료를 포함할 수 있다.
그 후, 더미 게이트 스택(46) 및 게이트 스페이서(54)에 의해 커버되지 않은 돌출 핀(44)의 부분을 에칭하도록 에칭 공정이 수행되어, 도 9에 도시된 구조물이 얻어진다. 돌출 핀(44)의 리세스는 이방성 에칭 공정을 통해 수행될 수 있고, 따라서 더미 게이트 스택(46) 및 게이트 스페이서(54) 바로 아래에 있는 돌출 핀(44)의 부분은 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세스된 반도체 스트립(30)의 상단 표면은 STI 영역(42)의 상단 표면(42A)보다 낮을 수 있다. 돌출 핀(44)의 에칭된 부분에 의해 이전에 점유된 공간은 이하 리세스(60)로 지칭된다. 리세스(60)는 STI 영역(42) 사이의 일부 부분(도 9에 도시된 바와 같이) 및 게이트 스택(46) 사이의 STI 영역(42)보다 높은 일부 부분을 포함한다. 리세스 공정에서, 리세스(60)의 하단 표면(60A)보다 높은 실리콘 층(32)의 부분은 에칭되고, 따라서 실리콘 산화물 층(34')의 측벽은 노출될 수 있다. 실리콘 산화물 층(34')이 매우 얇은 경우, 실리콘 산화물 층(34')의 노출된 부분은 또한 리세스(60)의 형성에서 소비될 수 있다. 하단 표면(60A)은 또한 계면(23)보다 높거나, 같은 레벨이거나, 그보다 낮을 수 있다. 따라서, 리세스(60) 바로 아래에 있는 에피택시 반도체 층(20-2)의 남아있는 부분은 있을 수 있거나 없을 수 있다.
다음으로, 에피택시 영역(소스/드레인 영역)(62)은 리세스(60)로부터 반도체 재료를 선택적으로 성장시킴으로써 형성되며, 도 10의 구조물이 얻어진다. 본 개시의 일부 실시예에 따르면, 에피택시 영역(62)은 실리콘 게르마늄, 실리콘 또는 실리콘 탄소를 포함한다. 결과의 FinFET이 p형 FinFET인지 n형 FinFET인지에 따라, p형 또는 n형 불순물이 에피택시의 진행에 따라 인-시튜(in-situ) 도핑될 수 있다. 예를 들어, 결과의 FinFET이 p형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장될 수 있다. 반대로, 경과의 FinFET이 n형 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역(62)은 InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP와 같은 III-V 화합물 반도체, 또는 이들의 조합, 또는 이들의 다중 층으로 형성된다. 에피택시 영역(62)이 리세스(60)를 완전히 충전한 후에, 에피택시 영역(62)은 수평으로 팽창하기 시작하고, 패싯(facet)이 형성될 수 있다.
에피택시 공정 후에, 에피택시 영역(62)은 소스 및 드레인 영역을 형성하기 위해 p형 또는 n형 불순물로 추가로 주입될 수 있으며, 이는 또한 참조 번호(62)를 사용하여 표시된다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역(62)이 에피택시 동안 p형 또는 n형 불순물로 인-시튜 도핑될 때 주입 공정은 스킵된다.
도 11은 콘택 에칭 정지 층(Contact Etch Stop Layer; CESL)(66) 및 층간 유전체(Inter-Layer Dielectric; ILD)(68)를 형성한 후의 구조물의 사시도를 도시한다. CESL(66)은 실리콘 질화물, 실리콘 탄-질화물 등으로 형성될 수 있다. CESL(66)은 예를 들어 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 형성될 수 있다. ILD(68)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(68)는 또한 실리콘 산화물, 테트라 에틸 오르토 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화물, 플라즈마 강화 CVD(Plasma-Enhanced CVD; PECVD) 산화물(SiO2), 포스포-실리케이트 글래스(Pohospho-Silicate Glass; PSG), 보로-실리케이트 글래스(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포-실리케이트 글래스(Boron-Doped Phospho-Silicate Glass; BPSG) 등과 같은 실리콘 산화물 기반 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. ILD(68), 더미 게이트 스택(46) 및 게이트 스페이서(54)의 상단 표면을 서로 평평하게하기 위해 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행된다. ILD(68)의 형성에서, 어닐링 공정이 채택될 수 있다.
다음으로, 하드 마스크 층(52), 더미 게이트 전극(50) 및 더미 게이트 유전체(48)를 포함하는 더미 게이트 스택(46)이 하나 또는 복수의 에칭 공정에서 에칭되어, 그 결과 도 12에 도시된 바와 같이, 게이트 스페이서(54)의 대향하는 부분 사이에 트렌치(70)가 형성된다. 에칭 공정은 예를 들어 건식 에칭을 사용하여 수행될 수 있다.
다음으로, 도 13a를 참조하면, 게이트 유전체(74) 및 (대체 금속) 게이트 전극(76)을 포함하는 (대체) 게이트 스택(72)이 형성된다. 게이트 스택(72)의 형성은 복수의 층을 형성/퇴적하는 단계, 및 그 후 CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하는 단계를 포함한다. 게이트 유전체(74)는 트렌치(70) 내로 연장된다(도 12). 본 개시의 일부 실시예에 따르면, 게이트 유전체(74)는 그들 하부 부분으로서 계면 층(IL)을 포함한다. IL은 돌출 핀(44)의 노출된 표면 상에 형성된다. IL은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체(74)는 또한 IL 위에 형성된 하이 k 유전체 층을 포함할 수 있다. 하이 k 유전체 층은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등과 같은 하이 k 유전체 재료를 포함할 수 있다. 게이트 전극(76)은 티타늄 실리콘 질화물(TSN) 층, 탄탈륨 질화물(TaN) 층, 티타늄 질화물(TiN) 층, 티타늄 알루미늄(TiAl) 층, 추가의 TiN 및/또는 TaN 층, 및 충전 금속을 포함하지만, 이들에 제한되지 않는 복수의 층을 포함할 수 있다. 이들 층 중 일부는 각각의 FinFET의 일 함수를 정의한다. 또한, p형 FinFET의 금속층과 n형 FinFET의 금속층은 서로 상이하여 금속층의 일 함수가 각각의 p형 또는 n형 FinFET에 적합하다. 충전 금속은 알루미늄, 구리 또는 코발트를 포함할 수 있다. 따라서, FinFET(80)가 형성된다.
도 13b는 FinFET(80)의 단면도를 도시하며, 여기서 게이트 유전체(74) 및 게이트 전극(76)을 포함하는 게이트 스택(72)은 STI 영역(42)과 중첩되고 실리콘 산화물 층(34')의 상단 표면(34S)과 접촉한다. 도 13c는 FinFET(80)의 단면도를 도시하고, 여기서 게이트 유전체(74) 및 게이트 전극(76)을 포함하는 게이트 스택(72)은 STI 영역(42) 및 더미 유전체 핀(45)과 중첩하고 실리콘 산화물 층(34')의 상단 표면(34S)과 접촉한다.
도 20 내지 도 22는 대안적인 실시예에 따른 STI 영역 및 FinFET의 형성에 서 중간 단계의 단면도를 도시한다. 이들 실시예는 전체 STI 영역이 유전체 층(34')으로 형성되고 격리 라이너가 형성되지 않는다는 것을 제외하고 도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7 내지 도 12, 도 13a, 도 13b 및 도 13c에 도시된 선행 실시예의 실시예와 유사하다. 달리 명시되지 않는 한, 이들 실시예에서 컴포넌트의 재료 및 형성 공정은 상기 실시예에서 유사한 참조 번호로 표시된 유사함 컴포넌트와 본질적으로 동일한 것이다. 따라서, 도 20 내지 22(및 도 23 내지 26)에 도시된 컴포넌트의 형성 공정 및 재료에 관한 세부 사항은 상기한 실시예의 논의에서 찾을 수 있다.
이들 실시예의 초기 단계는 유전체 층(34)의 일부분이 형성된 도 1, 도 2, 도 3a 및 도 3b에 도시된 것과 본질적으로 동일하다. 트렌치(31)가 유전체 층(34)으로 완전히 충전될 때까지 형성이 계속된다. 다음으로, 어닐링 공정(도 30의 공정(214))가 수행되어, 퇴적된 유전체 층(34)이 도 20에 도시된 바와 같이 실리콘 산화물 층(34')으로 변환된다. 실리콘 산화물 층(34')의 형성 공정은 상기 실시예에서 논의된 것과 본질적으로 동일하며, 여기에 반복되지 않는다. 실리콘 산화물 층(34')은 트렌치(31)(도 2, 도 3a 및 도 3b)의 전체를 충전한다. 도 20에 도시된 바와 같이, 실리콘 산화물 층(34')의 상단 표면(34S')은 하드 마스크(24)의 상단 표면보다 높다. 실리콘 산화물 층(34')의 형성에서, 저온 어닐링 공정은 물 분자가 유전체 층(34) 내로 깊이 침투할 수 있게 할 수 있고, 고온 어닐링 공정은 결과의 유전체 층(34)을 팽창시킨다. 유전체 층(34)은 트렌치(31)(도 3b)를 완전히 충전하기 때문에, 이웃하는 반도체 스트립(30)으로부터 성장된 유전체 층(34)의 부분은 결국 서로 접촉할 것이며, 그들 사이에 심즈(seams)가 형성될 수 있다. 고온 어닐링 공정은 이웃하는 유전체 층(34)이 확장될 때 이웃하는 돌출 반도체 핀으로부터 성장된 유전체 층(34)의 부분이 서로 밀접하게 접촉하게 할 수 있다. 후속 건식 어닐링 공정에서, 이웃하는 돌출 반도체 핀으로부터 성장된 유전체 층(34)의 부분을 가교시키기 위해 가교가 보다 효과적으로 확립된다. 따라서, 트렌치(31) 내의 실리콘 산화물 층(34')의 결과의 부분에서, 심즈 및 공극은 실질적으로 없다.
다음으로, 도 20에 도시된 구조물에 대해 평탄화 공정이 수행되고, STI 영역(42)이 형성된다. 따라서, STI 영역(42) 전체가 실리콘 산화물 층(34')으로 형성된다. 이어서, STI 영역(42)이 리세스될 수 있고, 반도체 스트립(30)의 상단 부분은 도 21에 도시된 바와 같이 돌출 핀(44)을 형성한다. 도 22는 게이트 스택(46)의 형성을 도시한다. 후속 공정은 도 8 내지 도 12, 도 13a, 도 13b, 및 도 13c에 도시된 것과 본질적으로 동일하고, 여기서 반복되지 않는다. 결과의 구조물은 또한 전체 STI 영역(42)이 소량의 탄소를 갖는(예를 들어, 약 1 원자% 보다 낮은) 동질의(homogeneous) 실리콘 산화물(34')로 형성된다는 것을 제외하고는 도 13a, 도 13b 및 도 13c에 도시된 것과 유사하다.
도 23 내지 도 26은 대안적인 실시예에 따른 STI 영역 및 FinFET의 형성에 있어서 중간 단계의 단면도를 도시한다. 이들 실시예는 격리 라이너가 퇴적을 통해 형성되고 유전체 층(34')이 격리 라이너 위에 형성된다는 것을 제외하고는, 도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7 내지 도 12, 도 13a, 도 13b 및 도 13c에 도시된 선행 실시예의 실시예와 유사하다. 이들 실시예의 초기 단계는 도 1 및 2에 도시된 것과 본질적으로 동일하다. 다음으로, 도 23에 도시된 바와 같이, 실리콘 층(32)이 형성될 수 있다(또는 형성되지 않을 수 있다). 그 후, 절연 라이너(35)가 형성된다. 격리 라이너(35)는 ALD, CVD, LPCVD 등을 사용하여 실리콘 산화물로 형성될 수 있다. 격리 라이너(35)는 변환 및 어닐링의 공정없이 (증착된) 실리콘 산화물로서 형성될 수 있다. 격리 라이너(35)는 또한 실리콘 질화물과 같은 다른 재료로 형성될 수 있다.
다음으로, 도 24에 도시된 바와 같이, 실리콘 산화물 층(34')이 격리 라이너(35) 위에 형성된다. 형성 공정은 상기 실시예에서 논의된 것과 본질적으로 동일하며, 여기서 반복되지 않는다. 실리콘 산화물 층(34')은 남아있는 트렌치(31)(도23)의 전체를 충전한다. 도 24에 도시된 바와 같이, 실리콘 산화물 층(34')의 상단 표면(34S)은 하드 마스크(24)의 상단 표면보다 높다. 실리콘 산화물 층(34')의 형성에서, 저온 어닐링 공정은 물 분자가 유전체 층(34)에 침투하게 할 수 있고, 고온 어닐링 공정은 결과의 유전체 층(34)을 팽창시킨다. 이는 이웃하는 돌출 반도체 핀으로부터 성장된 컨포멀 유전체 층(34)이 서로 밀접하게 접촉하게 하고, 후속 건식 어닐링 공정에서의 가교가 보다 효과적이 되도록 한다. 따라서, 실리콘 산화물 층(34') 및 유전체 층(35)을 포함하는 결과의 STI 영역(42)에서, 심즈 및 공극이 없다.
다음으로, 도 24에 도시된 구조물에 대해 평탄화 공정이 수행되고, STI 영역(42)이 형성된다. 그 후, STI 영역(42)이 리세스될 수 있고, 도 25에 도시된 바와 같이, 반도체 스트립(30)의 상단 부분은 돌출 핀(44)을 형성한다. 도 26은 게이트 스택(46)의 형성을 도시한다. 후속 공정은 도 8 내지 도 12, 도 13a, 도 13b, 및 도 13c에 도시된 것과 본질적으로 동일하고, 여기서 반복되지 않는다. 결과의 구조물은 또한 STI 영역(42)이 유전체 격리 라이너(35) 및 상부 실리콘 산화물(34')을 포함한다는 것을 제외하고는 도 13a, 도 13b 및 도 13c에 도시된 것과 유사하다. 또한, 실리콘 산화물 층(34')은 내부에 소량의 탄소를 가질 수 있다(예를 들어, 약 1 원자% 미만).
도 27, 도 28 및 도 29는 샘플 웨이퍼로부터 얻은 실험 결과이며, Y 축은 각각 라인(150, 152, 154, 156 및 158)로 도시된 원소 Si, Ge, O, N 및 C의 신호 강도(양)를 나타낸다. X 축은 샘플에서 상이한 영역을 나타낸다. 유전체 영역(40)(도 5b)를 형성하기 위해 FCVD 공정 및 어닐링 공정 이후에 샘플이 측정된다. 도 27은 LPCVD를 사용하여 퇴적된 17 Å 실리콘 층(32), 및 통상적인 LPCVD를 사용하여 퇴적된 30 Å 실리콘 산화물 층을 갖는 제 1 샘플로부터 얻어진 결과를 도시한다. 마킹된 영역(140, 142 및 144)은 각각 반도체 스트립(36)(예를 들어, 도 3b), 실리콘 층(32) 및 퇴적된 실리콘 산화물 층에 대응한다. 도 28은 LPCVD를 사용하여 퇴적된 17 Å 실리콘 층(32) 및 도 30(ALD 사이클을 포함하지만 어닐링 공정은 포함하지 않음)의 공정(206)를 사용하여 형성된 30 Å SiOCN 층(34)을 갖는 제 2 샘플로부터 얻어진 결과를 도시한다. 마킹된 영역(140, 142 및 146)은 각각 반도체 스트립(36)(예를 들어, 도 3b), 실리콘 층(32) 및 SiOCN 층(34)(도 3a)에 대응한다. 도 29는 LPCVD를 사용하여 퇴적된 17 Å 실리콘 층(32) 및 본 개시의 일부 실시예(ALD 사이클 및 어닐링 공정를 포함함)에 따라 형성된 30 Å 실리콘 산화물 층(34')을 갖는 제 3 샘플로부터 얻어진 결과를 도시한다. 마킹된 영역(140, 142 및 148)은 각각 반도체 스트립(36)(예를 들어, 도 3b), 실리콘 층(32) 및 실리콘 산화물(34')(도 5a)에 대응한다. 제 2 샘플은 실리콘 산화물 층(34')으로 변환하기 위해 SiOCN 층(34)의 형성 후 및 어닐링 공정 전에 얻어진 반면, 제 3 샘플은 어닐링 공정 후에 얻어진다.
도 27, 도 28 및 도 29에서의 실리콘 층의 두께는 각각 T4, T5 및 T6으로 마킹된다. 두께 T5는 T6과 동등하며, 어닐링 공정 및 후속 FCVD에서 실리콘 층(32)의 두께가 감소되지 않음을 나타낸다. 이것은 SiOCN 층(34) 및 변환된 실리콘 산화물 층(34')이 양호한 내산화성을 가지며, 실리콘 층(32) 및 하부 반도체 스트립(36)(SiGe, 예를 들어,도 3B)이 산화되는 것을 방지할 수 있음을 증명한다. 비교하여, 두께 T4(도 27)는 두께 T6보다 작으며, 이는 종래의 LPCVD를 사용하여 형성된 실리콘 산화물 층의 내산화성이 본 발명의 실시예의 층(34 및 34')만큼 좋지 않다는 것을 나타낸다.
본 개시의 실시예는 몇몇 유리한 특징을 가진다. 본 발명의 실시예에서, STI 영역은 SiOCN 층(또한 SiOCNH 층임)을 형성하고 SiOCN 층을 실리콘 산화물 층으로 변환함으로써 형성된다. 본 발명의 실시예에 따라 형성된 SiOCN 층 및 결과의 실리콘 산화물 층은 조밀하고 내산화성에 탁월한 능력을 가진다. 따라서, STI 영역의 형성에 의해 야기되는 반도체 스트립의 바람직하지 않은 산화가 제거되거나 적어도 감소될 수 있다.
본 개시의 일부 실시예에 따르면, 집적 회로 구조물은 벌크 반도체 영역; 벌크 반도체 영역 위에 있으며 그 벌크 반도체 영역에 접속되는 제 1 반도체 스트립;실리콘 산화물을 포함하는 유전체 층 - 실리콘 산화물에 탄소 원자가 도핑되고, 유전체 층은, 벌크 반도체 영역의 상단 표면 위에 있으며 그 상단 표면과 접촉하는 수평 부분, 및 수평 부분의 일 단부에 접속된 수직 부분으로서, 수직 부분은 제 1 반도체 스트립의 하부 부분의 측벽과 접촉하고, 제 1 반도체 스트립의 상단 부분은 수직 부분의 상단 표면보다 높게 돌출되어 반도체 핀을 형성하고, 수평 부분과 수직 부분은 동일한 두께를 가지는, 수직 부분을 포함함 - ; 및 반도체 핀의 측벽 및 상단 표면 상에서 연장되는 게이트 스택을 포함한다. 일 실시예에서, 집적 회로 구조물은 유전체 층의 탄소 원자 백분율이 약 1 % 미만인 것을 포함한다. 일 실시예에서, 집적 회로 구조물은 유전체 층이 내부에 염소를 더 포함하는 것을 포함한다. 일 실시예에서, 집적 회로 구조물은 수평 부분과 중첩 및 접촉하는 유전체 영역 - 유전체 영역은 실리콘 산화물을 포함하고, 내부에 탄소를 포함하지 않음 - 을 더 포함한다. 일 실시예에서, 집적 회로 구조물은 유전체 영역의 상단 부분이 수직 부분의 상단 표면보다 높게 돌출되어 더미 유전체 핀을 형성하고, 게이트 스택이 유전체 핀의 측벽 및 상단 표면 상에서 더 연장되는 것을 포함한다. 일 실시예에서, 집적 회로 구조물은 벌크 반도체 영역 위에 있으며 그 벌크 반도체 영역에 접속되는 제 2 반도체 스트립 및 제 3 반도체 스트립; 및 제 2 반도체 스트립과 제 3 반도체 스트립 사이에 있으며 그 제 2 반도체 스트립 및 제 3 반도체 스트립 양자 모두와 접촉하는 격리 영역 - 상기 격리 영역의 전체는 유전체 층과 동일한 동질의 유전체 재료로 형성되고, 상기 격리 영역은 내부에 심즈가 없음 - 을 더 포함한다.
본 개시의 일부 실시예에 따르면, 집적 회로 구조물은 벌크 반도체 기판; 및
벌크 반도체 기판 위에 있으며 그 벌크 반도체 기판과 접촉하는 격리 영역을 포함하고, 격리 영역은, 실리콘 산화물을 포함하는 유전체 라이너 - 실리콘 산화물에 탄소 원자가 도핑됨 - , 및 유전체 라이너의 대향하는 수직 부분들 사이의 영역을 충전하는 유전체 영역 - 유전체 영역은 실리콘 산화물을 포함하고 내부에 탄소를 포함하지 않음 - 을 포함한다. 일 실시예에서, 집적 회로 구조물은 유전체 영역이 질소 원자, 염소 원자 및 이들의 조합으로 이루어진 그룹으로부터 선택된 원자를 더 포함하는 것을 포함한다. 일 실시예에서, 집적 회로 구조물은 유전체 라이너의 측벽과 접촉하는 측벽을 갖는 반도체 스트립 - 반도체 스트립의 상단 부분은 격리 영역의 상단 표면보다 높게 돌출되어 반도체 핀을 형성함 - 을 더 포함한다. 일 실시예에서, 집적 회로 구조물은 격리 영역이 유전체 영역 위에 있으며 유전체 영역에 접합되는 돌출 부분을 더 포함하고, 돌출 부분 및 유전체 영역이 동일한 유전체 재료로 형성되는 것을 포함한다. 일 실시예에서, 집적 회로 구조물은 격리 영역의 일 측 상의 반도체 핀 - 상기 돌출부의 상단 표면은 상기 반도체 핀의 상단 표면과 실질적으로 동일 평면에 있음 - 을 더 포함한다. 일 실시예에서, 집적 회로 구조물은 돌출 부분 위에 있으며 그 돌출 부분과 접촉하는 콘택 에칭 정지 층; 및 콘택 에칭 정지 층과 중첩 및 접촉하는 층간 유전체를 더 포함한다.
본 개시의 일부 실시예에 따르면, 방법은 반도체 기판을 에칭하여 트렌치를 형성하는 단계; ALD 사이클을 통해 제 1 유전체 층을 형성하는 단계 - 제 1 유전체 층은 상기 트렌치 내로 연장되고, ALD 사이클은, HCD을 반도체 기판에 펄싱하는 단계, HCD를 퍼지하는 단계, HCD를 퍼지한 후에, 트리에틸아민을 반도체 기판에 펄싱하는 단계, 및 트리에틸아민을 퍼지하는 단계를 포함함 - ; 제 1 유전체 층에 대해 어닐링 공정를 수행하는 단계; 및 제 1 유전체 층에 대해 평탄화 공정를 수행하는 단계 - 어닐링된 제 1 유전체 층의 남아있는 부분은 격리 영역의 일부분을 형성함 - 를 포함한다. 일 실시예에서, ALD 사이클은, 트리에틸아민이 퍼지된 후에, 산소(O2)를 반도체 기판에 펄싱하는 단계, 및 산소를 퍼지하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 산소를 펄싱하는 단계를 포함하는 ALD 사이클을 반복하는 단계를 더 포함한다. 일 실시예에서, 어닐링 공정은, 제 1 온도에서 수행되는 저온 습식 어닐링 공정, 및 제 1 온도보다 높은 제 2 온도에서 수행되는 고온 습식 어닐링 공정, 및 제 1 온도보다 높은 제 3 온도에서 수행되는 건식 어닐링 공정을 포함한다. 일 실시예에서, 상기 방법은 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계 - 제 2 유전체 층을 형성하는 단계는 제 1 유전체 층을 형성하는 방법과는 상이한 방법을 사용하여 수행됨 - 를 더 포함한다. 일 실시예에서, 제 2 유전체 층을 형성하는 단계는 유동성 화학 기상 증착을 사용하여 수행된다. 일 실시예에서, 상기 방법은 제 1 유전체 층이 퇴적되기 전에, 상기 제 1 유전체 층을 형성하는 방법과는 상이한 방법을 사용하여 트렌치 내로 연장되는 격리 라이너를 퇴적하는 단계를 더 포함한다. 일 실시예에서, 제 1 유전체 층은 트렌치의 전체를 충전한다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 발명개시를 기초로서 여기에 개시된 실시예들과 동일한 목적을 수행하고/수행하거나 동일한 이점를 성취하는 다른 공정 및 구조들을 설계하거나 수정하기 위해 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 집적 회로 구조물에 있어서,
벌크 반도체 영역;
상기 벌크 반도체 영역 위에 있으며 상기 벌크 반도체 영역에 접속되는 제 1 반도체 스트립;
실리콘 산화물을 포함하는 유전체 층 - 상기 실리콘 산화물에 탄소 원자가 도핑되고, 유전체 층은,
상기 벌크 반도체 영역의 상단 표면 위에 있으며 상기 상단 표면과 접촉하는 수평 부분, 및
상기 수평 부분의 일 단부에 접속된 수직 부분으로서, 상기 수직 부분은 상기 제 1 반도체 스트립의 하부 부분의 측벽과 접촉하고, 상기 제 1 반도체 스트립의 상단 부분은 상기 수직 부분의 상단 표면보다 높게 돌출되어 반도체 핀을 형성하고, 상기 수평 부분과 상기 수직 부분은 동일한 두께를 가지는, 상기 수직 부분을 포함함 - ; 및
상기 반도체 핀의 측벽 및 상단 표면 상에서 연장되는 게이트 스택
을 포함하는, 직접 회로 구조물.
2. 제 1 항에 있어서,
상기 유전체 층의 탄소 원자 백분율은 약 1 % 미만인 것인, 집적 회로 구조물.
3. 제 1 항에 있어서,
상기 유전체 층은 내부에 염소를 더 포함하는 것인, 집적 회로 구조물.
4. 제 1 항에 있어서,
상기 수평 부분과 중첩 및 접촉하는 유전체 영역 - 상기 유전체 영역은 실리콘 산화물을 포함하고, 내부에 탄소를 포함하지 않음 -
을 더 포함하는, 집적 회로 구조물.
5. 제 4 항에 있어서,
상기 유전체 영역의 상단 부분은 상기 수직 부분의 상단 표면보다 높게 돌출되어 더미 유전체 핀을 형성하고, 상기 게이트 스택은 상기 더미 유전체 핀의 측벽 및 상단 표면 상에서 더 연장되는 것인, 집적 회로 구조물.
6. 제 1 항에 있어서,
상기 벌크 반도체 영역 위에 있으며 상기 벌크 반도체 영역에 접속되는 제 2 반도체 스트립 및 제 3 반도체 스트립; 및
상기 제 2 반도체 스트립과 상기 제 3 반도체 스트립 사이에 있으며 상기 제 2 반도체 스트립 및 상기 제 3 반도체 스트립 양자 모두와 접촉하는 격리 영역 - 상기 격리 영역의 전체는 상기 유전체 층과 동일한 동질의(homogenous) 유전체 재료로 형성되고, 상기 격리 영역은 내부에 심즈(seams)가 없음 -
을 더 포함하는 것인, 직접 회로 구조물.
7. 집적 회로 구조물에 있어서,
벌크 반도체 기판; 및
상기 벌크 반도체 기판 위에 있으며 상기 벌크 반도체 기판과 접촉하는 격리 영역
을 포함하고,
상기 격리 영역은,
실리콘 산화물을 포함하는 유전체 라이너 - 상기 실리콘 산화물에 탄소 원자가 도핑됨 - , 및
상기 유전체 라이너의 대향하는 수직 부분들 사이의 영역을 충전하는 유전체 영역 - 상기 유전체 영역은 실리콘 산화물을 포함하고 내부에 탄소를 포함하지 않음 - 을 포함하는 것인, 직접 회로 구조물.
8. 제 7 항에 있어서,
상기 유전체 영역은 질소 원자, 염소 원자 및 이들의 조합으로 이루어진 그룹으로부터 선택된 원자를 더 포함하는 것인, 집적 회로 구조물.
9. 제 7 항에 있어서,
상기 유전체 라이너의 측벽과 접촉하는 측벽을 갖는 반도체 스트립 - 상기 반도체 스트립의 상단 부분은 상기 격리 영역의 상단 표면보다 높게 돌출되어 반도체 핀을 형성함 -
을 더 포함하는, 집적 회로 구조물.
10. 제 7 항에 있어서,
상기 격리 영역은 상기 유전체 영역 위에 있으며 상기 유전체 영역에 접합(joining)되는 돌출 부분을 더 포함하고, 상기 돌출 부분 및 상기 유전체 영역은 동일한 유전체 재료로 형성되는 것인, 집적 회로 구조물.
11. 제 10 항에 있어서,
상기 격리 영역의 일 측 상의 반도체 핀 - 상기 돌출부의 상단 표면은 상기 반도체 핀의 상단 표면과 실질적으로 동일 평면에 있음 -
을 더 포함하는, 집적 회로 구조물.
12. 제 10 항에 있어서,
상기 돌출 부분 위에 있으며 상기 돌출 부분과 접촉하는 콘택 에칭 정지 층; 및
상기 콘택 에칭 정지 층과 중첩 및 접촉하는 층간 유전체
를 더 포함하는, 집적 회로 구조물.
13. 방법에 있어서,
반도체 기판을 에칭하여 트렌치를 형성하는 단계;
원자 층 증착(Atomic Layer Deposition; ALD) 사이클을 통해 제 1 유전체 층을 형성하는 단계 - 상기 제 1 유전체 층은 상기 트렌치 내로 연장되고, 상기 ALD 사이클은,
헥사클로로디실란(HCD)을 반도체 기판에 펄싱(pulsing)하는 단계,
상기 HCD를 퍼지하는 단계,
상기 HCD를 퍼지한 후에, 트리에틸아민을 상기 반도체 기판에 펄싱하는 단계, 및
상기 트리에틸아민을 퍼지하는 단계를 포함함 - ;
상기 제 1 유전체 층에 대해 어닐링 공정를 수행하는 단계; 및
상기 제 1 유전체 층에 대해 평탄화 공정를 수행하는 단계 - 상기 어닐링된 제 1 유전체 층의 남아있는 부분은 격리 영역의 일부분을 형성함 -
를 포함하는, 방법.
14. 제 13 항에 있어서,
상기 ALD 사이클은,
상기 트리에틸아민이 퍼지된 후에, 산소(O2)를 상기 반도체 기판에 펄싱하는 단계, 및
상기 산소를 퍼지하는 단계를 더 포함하는 것인, 방법.
15. 제 14 항에 있어서,
상기 산소를 펄싱하는 단계를 포함하는 상기 ALD 사이클을 반복하는 단계
를 더 포함하는, 방법.
16. 제 13 항에 있어서,
상기 어닐링 공정은,
제 1 온도에서 수행되는 저온 습식 어닐링 공정, 및
상기 제 1 온도보다 높은 제 2 온도에서 수행되는 고온 습식 어닐링 공정, 및
상기 제 1 온도보다 높은 제 3 온도에서 수행되는 건식 어닐링 공정을 포함하는 것인, 방법.
17. 제 13 항에 있어서,
상기 어닐링된 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계 - 상기 제 2 유전체 층을 형성하는 단계는 상기 제 1 유전체 층을 형성하는 방법과는 상이한 방법을 사용하여 수행됨 - 를 더 포함하는, 방법.
18. 제 17 항에 있어서,
상기 제 2 유전체 층을 형성하는 단계는 유동성 화학 기상 증착을 사용하여 수행되는 것인, 방법.
19. 제 13 항에 있어서,
상기 제 1 유전체 층이 퇴적되기 전에, 상기 제 1 유전체 층을 형성하는 방법과는 상이한 방법을 사용하여 상기 트렌치 내로 연장되는 격리 라이너를 퇴적하는 단계
를 더 포함하는, 방법.
20. 제 13 항에 있어서,
상기 제 1 유전체 층은 상기 트렌치의 전체를 충전하는 것인, 방법.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    벌크 반도체 영역;
    상기 벌크 반도체 영역 위에 있으며 상기 벌크 반도체 영역에 접속되는 제 1 반도체 스트립;
    실리콘 산화물을 포함하는 유전체 층 - 상기 실리콘 산화물에 탄소 원자가 도핑되고, 상기 유전체 층은,
    상기 벌크 반도체 영역의 상단 표면 위에 있으며 상기 상단 표면과 접촉하는 수평 부분, 및
    상기 수평 부분의 단부에 접속된 수직 부분으로서, 상기 수직 부분은 상기 제 1 반도체 스트립의 하부 부분의 측벽과 접촉하고, 상기 제 1 반도체 스트립의 상단 부분은 상기 수직 부분의 상단 표면보다 높게 돌출되어 반도체 핀을 형성하고, 상기 수평 부분과 상기 수직 부분은 동일한 두께를 가지는, 상기 수직 부분을 포함함 - ; 및
    상기 반도체 핀의 측벽 및 상단 표면 상에서 연장되는 게이트 스택
    을 포함하는, 직접 회로 구조물.
  2. 제 1 항에 있어서,
    상기 유전체 층은 내부에 염소를 더 포함하는 것인, 집적 회로 구조물.
  3. 제 1 항에 있어서,
    상기 수평 부분과 중첩 및 접촉하는 유전체 영역 - 상기 유전체 영역은 실리콘 산화물을 포함하고, 내부에 탄소를 포함하지 않음 -
    을 더 포함하는, 집적 회로 구조물.
  4. 제 3 항에 있어서,
    상기 유전체 영역의 상단 부분은 상기 수직 부분의 상단 표면보다 높게 돌출되어 더미 유전체 핀을 형성하고, 상기 게이트 스택은 상기 더미 유전체 핀의 측벽 및 상단 표면 상에서 더 연장되는 것인, 집적 회로 구조물.
  5. 제 1 항에 있어서,
    상기 벌크 반도체 영역 위에 있으며 상기 벌크 반도체 영역에 접속되는 제 2 반도체 스트립 및 제 3 반도체 스트립; 및
    상기 제 2 반도체 스트립과 상기 제 3 반도체 스트립 사이에 있으며 상기 제 2 반도체 스트립 및 상기 제 3 반도체 스트립 양자 모두와 접촉하는 격리 영역 - 상기 격리 영역의 전체는 상기 유전체 층과 동일한 동질의(homogenous) 유전체 재료로 형성되고, 상기 격리 영역은 내부에 심즈(seams)가 없음 -
    을 더 포함하는 것인, 직접 회로 구조물.
  6. 집적 회로 구조물에 있어서,
    벌크 반도체 기판; 및
    상기 벌크 반도체 기판 위에 있으며 상기 벌크 반도체 기판과 접촉하는 격리 영역
    을 포함하고,
    상기 격리 영역은,
    실리콘 산화물을 포함하는 유전체 라이너 - 상기 실리콘 산화물에 탄소 원자가 도핑됨 - , 및
    상기 유전체 라이너의 양 수직 부분들 사이의 영역을 충전하는 유전체 영역 - 상기 유전체 영역은 실리콘 산화물을 포함하고 내부에 탄소를 포함하지 않음 - 을 포함하는 것인, 직접 회로 구조물.
  7. 제 6 항에 있어서,
    상기 유전체 영역은 질소 원자, 염소 원자 및 이들의 조합으로 이루어진 그룹으로부터 선택된 원자를 더 포함하는 것인, 집적 회로 구조물.
  8. 제 6 항에 있어서,
    상기 유전체 라이너의 측벽과 접촉하는 측벽을 갖는 반도체 스트립 - 상기 반도체 스트립의 상단 부분은 상기 격리 영역의 상단 표면보다 높게 돌출되어 반도체 핀을 형성함 -
    을 더 포함하는, 집적 회로 구조물.
  9. 제 6 항에 있어서,
    상기 격리 영역은 상기 유전체 영역 위에 있으며 상기 유전체 영역에 접합(joining)되는 돌출 부분을 더 포함하고, 상기 돌출 부분 및 상기 유전체 영역은 동일한 유전체 재료로 형성되는 것인, 집적 회로 구조물.
  10. 제 9 항에 있어서,
    상기 격리 영역의 측부 상의 반도체 핀 - 상기 돌출부의 상단 표면은 상기 반도체 핀의 상단 표면과 실질적으로 동일 평면에 있음 -
    을 더 포함하는, 집적 회로 구조물.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393711B2 (en) * 2018-11-21 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxide layer for oxidation resistance and method forming same
US11211243B2 (en) 2018-11-21 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of filling gaps with carbon and nitrogen doped film
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11996317B2 (en) 2021-01-15 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming isolation regions by depositing and oxidizing a silicon liner
US12051594B2 (en) * 2021-03-05 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
US11908751B2 (en) 2021-05-05 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor isolation regions and methods of forming the same
US20230143986A1 (en) * 2021-11-09 2023-05-11 Invention And Collaboration Laboratory Pte. Ltd. Transistor structure
KR102603515B1 (ko) * 2022-11-03 2023-11-20 (주)이큐테크플러스 고밀도 라디컬을 이용하여 개선된 계면 및 박막을 형성하는 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100109884A (ko) * 2010-09-14 2010-10-11 시너스 테크놀리지, 인코포레이티드 기판 구조의 형성 방법 및 이를 포함하는 소자의 제조 방법
US20150228534A1 (en) * 2014-02-13 2015-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device With Shallow Trench Isolation
US20170033199A1 (en) * 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming finfet gate oxide
US20170077094A1 (en) * 2013-05-02 2017-03-16 United Microelectronics Corp. Semiconductor integrated circuit
KR20180068844A (ko) * 2016-12-14 2018-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법
US20180247935A1 (en) * 2013-07-19 2018-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Forming STI Regions in Integrated Circuits

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
KR100468729B1 (ko) 2002-04-25 2005-01-29 삼성전자주식회사 Ｈｃｄ 소스를 이용하여 실리콘 산화막을 원자층 증착하는방법
US20080179715A1 (en) * 2007-01-30 2008-07-31 Micron Technology, Inc. Shallow trench isolation using atomic layer deposition during fabrication of a semiconductor device
US20110065287A1 (en) 2009-09-11 2011-03-17 Tokyo Electron Limited Pulsed chemical vapor deposition of metal-silicon-containing films
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
JP5869923B2 (ja) * 2012-03-09 2016-02-24 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US8993417B2 (en) * 2013-06-28 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET fin bending reduction
CN104282561B (zh) 2013-07-02 2018-11-06 中国科学院微电子研究所 FinFET器件及其制作方法
US9184089B2 (en) 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US9768072B1 (en) * 2016-06-30 2017-09-19 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations
US10037884B2 (en) * 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
CN108281479A (zh) * 2017-01-06 2018-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10312132B2 (en) * 2017-01-25 2019-06-04 International Business Machines Corporation Forming sacrificial endpoint layer for deep STI recess
US9887094B1 (en) 2017-05-03 2018-02-06 Globalfoundries Inc. Methods of forming EPI semiconductor material on the source/drain regions of a FinFET device
US10847409B2 (en) * 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11393711B2 (en) * 2018-11-21 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxide layer for oxidation resistance and method forming same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100109884A (ko) * 2010-09-14 2010-10-11 시너스 테크놀리지, 인코포레이티드 기판 구조의 형성 방법 및 이를 포함하는 소자의 제조 방법
US20170077094A1 (en) * 2013-05-02 2017-03-16 United Microelectronics Corp. Semiconductor integrated circuit
US20180247935A1 (en) * 2013-07-19 2018-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Forming STI Regions in Integrated Circuits
US20150228534A1 (en) * 2014-02-13 2015-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device With Shallow Trench Isolation
US20170033199A1 (en) * 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming finfet gate oxide
KR20180068844A (ko) * 2016-12-14 2018-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

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