CN107346762A - 鳍式场效应管的形成方法 - Google Patents

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Abstract

一种鳍式场效应管的形成方法，包括：在NMOS区域的鳍部上形成第一掩膜层；刻蚀去除位于NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，暴露出NMOS区域栅极结构两侧的鳍部顶部，且还刻蚀去除NMOS区域的部分厚度鳍部，刻蚀后的NMOS区域鳍部与第一掩膜层构成第一凹槽；对NMOS区域鳍部上的第一掩膜层侧壁进行减薄处理；形成填充满第一凹槽的原位掺杂外延层。本发明增加了第一凹槽的体积容量，使得相应形成的N型源漏的电阻减小，另外N型源漏掺杂区表面积也会增加，使得金属硅化物与N型源漏掺杂区的接触电阻也会相应减小，从而提高形成的鳍式场效应管的性能。

Description

鳍式场效应管的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的性能有待进一步提高。
发明内容
本发明解决的问题是提供一种鳍式场效应管的形成方法，改善形成的鳍式场效应管的性能。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供包括NMOS区域的衬底，所述衬底上形成有分立的鳍部，所述衬底上还形成有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；在所述隔离结构上形成栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层；刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，暴露出NMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除所述NMOS区域的部分厚度鳍部，刻蚀后的NMOS区域鳍部与所述第一掩膜层构成第一凹槽；在形成所述第一凹槽之后，对所述NMOS区域鳍部上的第一掩膜层侧壁进行减薄处理，所述减薄处理适于增加所述第一凹槽的宽度尺寸；形成填充满所述第一凹槽的原位掺杂外延层，所述原位掺杂外延层的掺杂离子为N型离子。
可选的，在进行所述减薄处理之前，所述第一掩膜层的厚度为60埃～120埃；在进行所述减薄处理之后，所述第一掩膜层的厚度为20埃～60埃。
可选的，所述减薄处理采用的工艺为湿法刻蚀。
可选的，所述第一掩膜层的材料为氮化硅。
可选的，采用湿法刻蚀工艺进行所述减薄处理，所述减薄处理采用的刻蚀液体为磷酸溶液。
可选的，在进行所述减薄处理之前，还包括步骤：对所述第一凹槽暴露出的鳍部表面进行氧化处理，在所述第一凹槽暴露出的鳍部上形成氧化层。
可选的，在进行所述减薄处理之后、形成所述原位掺杂外延层之前，对所述第一凹槽进行清洗处理，去除所述氧化层。
可选的，在形成所述第一掩膜层之前，还包括步骤：在所述NMOS区域栅极结构两侧的鳍部内形成N型源漏轻掺杂区。
可选的，所述原位掺杂外延层的材料为SiP或SiCP。
可选的，在刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层之前，所述第一掩膜层还位于隔离结构上以及NMOS区域栅极结构上；在刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层的工艺过程中，还刻蚀去除位于所述NMOS区域栅极结构顶部上以及部分隔离结构上的第一掩膜层。
可选的，所述衬底还包括PMOS区域；还包括步骤：在所述PMOS区域的鳍部顶部和侧壁上形成第二掩膜层；刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，暴露出PMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除PMOS区域的部分厚度的鳍部，刻蚀后的PMOS区域鳍部内形成第二凹槽；形成填充满所述第二凹槽的P型源漏掺杂区。
可选的，先形成所述第二凹槽、后形成所述第一凹槽；形成所述第一掩膜层、第一凹槽、第二掩膜层和第二凹槽的工艺步骤包括：在所述PMOS区域的鳍部顶部和侧壁上形成第二掩膜层，所述第二掩膜层还位于所述NMOS区域的鳍部顶部和侧壁上；刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，形成所述第二凹槽；接着，形成所述P型源漏掺杂区；在形成所述P型源漏掺杂区之后，在所述NMOS区域的第二掩膜层上形成第三掩膜层，其中，位于所述NMOS区域的第二掩膜层和第三掩膜层作为所述第一掩膜层；接着，形成所述第一凹槽以及进行所述减薄处理；形成填充满所述第一凹槽的原位掺杂外延层。
可选的，所述第三掩膜层还位于所述P型源漏掺杂区上以及PMOS区域的隔离结构上。
可选的，在形成所述第三掩膜层之前，对所述P型源漏掺杂区表面进行氧化处理；在形成所述原位掺杂外延层之后，对所述原位掺杂外延层表面进行氧化处理。
可选的，在形成所述第二凹槽之前，在所述NMOS区域上形成第一图形层，所述第一图形层覆盖所述NMOS区域的第二掩膜层；在形成所述第二凹槽之后，去除所述第一图形层；在形成所述第一凹槽之前，在所述PMOS区域上形成第二图形层，所述第二图形层覆盖所述P型源漏掺杂区；在形成所述第一凹槽之后，去除所述第二图形层。
可选的，先形成所述第一凹槽、后形成所述第二凹槽；形成所述第一掩膜层、第一凹槽、第二掩膜层和第二凹槽的工艺步骤包括：在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层，所述第一掩膜层还位于PMOS区域的鳍部顶部和侧壁上；刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，形成所述第一凹槽；接着，对所述第一凹槽进行所述减薄处理；形成填充满所述第一凹槽的原位掺杂外延层；位于所述PMOS区域的第一掩膜层作为所述第二掩膜层；刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，形成所述第二凹槽；形成填充满所述第二凹槽的P型源漏掺杂区。
可选的，在形成所述第一凹槽之前，在所述PMOS区域上形成第一图形层，所述第一图形层覆盖所述PMOS区域的第一掩膜层；在进行所述减薄处理之后，去除所述第一图形层；在形成所述第二凹槽之前，在所述NMOS区域上形成第二图形层，所述第二图形层覆盖所述原位掺杂外延层；在形成所述P型源漏掺杂区之后，去除所述第二图形层。
可选的，所述P型源漏掺杂区内形成有应力层；在形成所述应力层的工艺过程中，原位自掺杂P型离子形成所述P型源漏掺杂区；或者，在形成所述应力层之后，对所述应力层进行P型离子掺杂形成P型源漏掺杂区。
可选的，在形成所述原位掺杂外延层之后，还包括步骤，刻蚀去除所述第一掩膜层；形成覆盖所述栅极结构、隔离结构以及原位掺杂外延层的层间介质层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，由于在刻蚀形成第一凹槽的过程中，NMOS区域鳍部上的第一掩膜层的宽度尺寸较大，使得第一掩膜层具有较强的机械强度，防止发生第一掩膜层脱落的问题；并且，在形成第一凹槽之后，对位于NMOS区域鳍部上的第一掩膜层侧壁进行了减薄处理，所述减薄处理适于增加第一凹槽的宽度尺寸，因此第一凹槽的容量体积变大，形成原位掺杂外延层的体积变大，因此相应形成的N型源漏极电阻减小，且在第一凹槽内形成的N型源漏掺杂区顶部表面面积增加，因此形成的N型源漏掺杂区表面与金属硅化物之间的接触电阻变小，从而改善了形成的鳍式场效应管的性能。
进一步，在进行所述减薄处理之前，所述第一掩膜层的厚度为60埃～120埃，使得的鳍部侧壁上的第一掩膜层的机械强度强，有效的避免了第一掩膜层脱落的问题；在进行所述减薄处理之后，所述第一掩膜层的厚度为20埃～60埃，使得第一凹槽的宽度尺寸增加40埃～120埃，并且剩余的第一掩膜层仍具有一定的机械强度，防止在形成原位掺杂外延层的工艺过程中发生第一掩膜层脱落的问题。
附图说明
图1至图12为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应管的性能有待进一步提高。特别是NMOS鳍式场效应管的运行速率较慢。
经分析发现，导致NMOS鳍式场效应管的运行速率较慢的主要原因在于：位于鳍部内的N型源漏掺杂区的表面与金属硅化物(metallic silicide)接触电阻过大。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供包括NMOS区域的衬底，所述衬底上形成有分立的鳍部，所述衬底上还形成有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；在所述隔离结构上形成栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层；刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，暴露出NMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除所述NMOS区域的部分厚度鳍部，刻蚀后的NMOS区域鳍部与所述第一掩膜层构成第一凹槽；在形成所述第一凹槽之后，对所述NMOS区域鳍部上的第一掩膜层侧壁进行减薄处理，所述减薄处理适于增加所述第一凹槽的宽度尺寸；形成填充满所述第一凹槽的原位掺杂外延层。
由于在刻蚀形成第一凹槽的过程中，所述鳍部上的第一掩膜层的宽度尺寸较大，使得第一掩膜层具有较强的机械强度，防止发生第一掩膜层脱落的问题；并且，在形成第一凹槽之后，对位于NMOS区域鳍部上的第一掩膜层侧壁进行了减薄处理，所述减薄处理适于增加第一凹槽的宽度尺寸，因此第一凹槽的容量体积变大，N型源漏掺杂区的电阻相应减小，且在第一凹槽内形成的N型源漏掺杂区顶部表面面积增加，因此形成的N型源漏掺杂区表面与金属硅化物的接触电阻变小，从而改善了形成的鳍式场效应管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图1，包括NMOS区域II的衬底101，所述衬底101上形成有分立的鳍部102，所述衬底101上还形成有覆盖鳍部102侧壁的隔离结构103，且所述隔离结构103顶部低于鳍部102顶部。
本实施例中，以形成的鳍式场效应管为CMOS器件为例，所述衬底101还包括PMOS区域I，所述PMOS区域I和NMOS区域II的衬底101上均形成有分立的鳍部102。在其他实施例中，形成的鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。
所述隔离结构103覆盖鳍部102部分侧壁表面，且所述隔离结构103顶部低于鳍部102顶部。所述隔离结构103起到电隔离相邻鳍部102的作用，所述隔离结构103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离结构103的材料为氧化硅。
参考图2，在所述隔离结构103上形成栅极结构110，所述栅极结构110横跨所述鳍部102，且覆盖鳍部102的部分顶部和侧壁。
本实施例中，所述NMOS区域II和PMOS区域I的隔离结构103上均形成有栅极结构110。具体的，所述PMOS区域I的栅极结构110位于PMOS区域I部分隔离结构103表面，且横跨PMOS区域I鳍部102，还覆盖PMOS区域I鳍部102部分顶部表面和侧壁表面；所述NMOS区域II的栅极结构110位于NMOS区域II部分隔离结构103表面，且横跨NMOS区域II鳍部102，还覆盖NMOS区域II鳍部102部分顶部表面和侧壁表面。
在一个实施例中，所述栅极结构110为伪栅结构(dummy gate)，后续会去除所述伪栅结构110，然后在所述栅极结构110所在的位置重新形成半导体器件的金属栅极结构，所述栅极结构110为单层结构或叠层结构，所述栅极结构110包括伪栅层，或者所述栅极结构110包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述栅极结构110还能够为半导体器件的金属栅极结构，所述栅极结构110包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
本实施例中，以所述栅极结构110为伪栅结构作为示例。形成所述一栅极结构110的工艺步骤包括：在所述隔离结构103上形成伪栅膜，所述伪栅膜横跨鳍部102，且覆盖鳍部102顶部表面和侧壁表面；在所述伪栅膜表面形成硬掩膜层104，所述硬掩膜层104定义出待形成的栅极结构110的图形；以所述硬掩膜层104为掩膜，图形化所述伪栅膜，在所述PMOS区域I隔离结构103表面形成栅极结构110，且还在NMOS区域II隔离结构103表面形成栅极结构110。
本实施例中，保留位于栅极结构110顶部表面的硬掩膜层104，使得所述硬掩膜层104在后续工艺过程中相应对栅极结构110顶部起到保护作用。所述硬掩膜层104的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。
在形成所述栅极结构110之后，还包括步骤，在所述栅极结构110侧壁表面形成偏移侧墙(offset spacer)；以所述PMOS区域I的偏移侧墙为掩膜，对所述PMOS区域I栅极结构110两侧的鳍部102内形成P型源漏轻掺杂区；以所述NMOS区域II的偏移侧墙为掩膜，对所述NMOS区域II栅极结构110两侧的鳍部102内形成N型源漏轻掺杂区。
后续的工艺步骤还包括：在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层；刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，暴露出NMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除所述NMOS区域的部分厚度鳍部，刻蚀后的NMOS区域鳍部与所述第一掩膜层构成第一凹槽；在形成所述第一凹槽之后，对所述NMOS区域鳍部侧壁上的第一掩膜层侧壁进行减薄处理，所述减薄处理适于增加所述第一凹槽的宽度尺寸；形成填充满所述第一凹槽的原位掺杂外延层；在所述PMOS区域的鳍部顶部和侧壁上形成第二掩膜层；刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，暴露出PMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除PMOS区域的部分厚度的鳍部，刻蚀后的PMOS区域鳍部内形成第二凹槽；形成填充满所述第二凹槽的P型源漏掺杂区。
本实施例中，以下将以先形成所述第二凹槽、后形成所述第一凹槽作为示例进行详细说明。
结合参考图3及图4，其中，图3为在图2基础上的示意图，图3和图4为同一立体结构图中沿不同切割线切割得到的剖面结构示意图，在所述PMOS区域I的鳍部102顶部和侧壁上形成第二掩膜层106，所述第二掩膜层106还位于所述NMOS区域II的鳍部102顶部和侧壁上。
本实施例中，所述第二掩膜层106还位于PMOS区域I的栅极结构110顶部和侧壁、NMOS区域II的栅极结构110顶部和侧壁，且还位于隔离结构103上。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二掩膜层106。本实施例中，采用原子层沉积工艺形成所述第二掩膜层106。
所述第二掩膜层106的作用包括：后续在刻蚀PMOS区域I部分厚度的鳍部102时，位于PMOS区域I鳍部102侧壁上的第二掩膜层106作为掩膜，使得后续形成的第二凹槽与前述形成的P型源漏轻掺杂区之间具有一定距离，避免P型源漏轻掺杂区被完全刻蚀去除；并且，位于PMOS区域I鳍部102侧壁上的第二掩膜层106能够起到保护鳍部102侧壁的作用，同时还能够避免后续在PMOS区域I鳍部102侧壁上进行外延生长工艺；此外，位于NMOS区域II的第二掩膜层106后续还将作为第一掩膜层的一部分。
所述第二掩膜层106的材料为氮化硅、氧化硅、氮化硼或氮氧化硅。所述第二掩膜层106的材料与鳍部102的材料不同，所述第二掩膜层106的材料与所述隔离结构103的材料也不相同。本实施例中，所述第二掩膜层106的材料为氮化硅，所述第二掩膜层106的厚度为3nm～6nm。
如无特别说明，后续工艺过程中提供的剖面结构示意图均为在图4基础上的示意图。
参考图5，刻蚀去除位于所述PMOS区域I栅极结构110(参考图3)两侧的鳍部102顶部上的第二掩膜层106，暴露出PMOS区域I栅极结构110两侧的鳍部102顶部表面，且还刻蚀去除PMOS区域I的部分厚度的鳍部102形成第二凹槽202，其中，刻蚀后的PMOS区域I鳍部102内形成第二凹槽202。
在刻蚀位于PMOS区域I栅极结构110两侧的鳍部102顶部上的第二掩膜层106之前，在所述NMOS区域II上形成第一图形层107，所述第一图形层107覆盖所述NMOS区域II的第二掩膜层106。所述第一图形层107起到保护NMOS区域II第二掩膜层106的作用，所述第一图形层107还可以覆盖PMOS区域I中不期望被刻蚀的区域。
本实施例中，所述第一图形层107的材料为光刻胶材料。在形成所述第二凹槽202之后，去除所述第一图形层107，采用湿法去胶或灰化工艺去除所述第一图形层107。
采用干法刻蚀工艺刻蚀去除位于PMOS区域I栅极结构110两侧的鳍部102顶部上的第二掩膜层106，在刻蚀去除位于所述PMOS区域I栅极结构110两侧的鳍部102顶部上的第二掩膜层106的工艺过程中，还刻蚀去除位于PMOS区域I栅极结构110顶部上以及部分隔离结构103上的第二掩膜层106；在所述PMOS区域I栅极结构110两侧的鳍部102顶部被暴露出来后，继续刻蚀所述PMOS区域I部分厚度的鳍部102，形成所述第二凹槽202。
在一个具体实施例中，采用各向异性刻蚀工艺刻蚀去除部分厚度的鳍部102，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。
需要说明的是，本实施例中，为了增加后续在第二凹槽202内形成的P型源漏掺杂区的体积，在刻蚀PMOS区域I鳍部102的同时，还刻蚀位于PMOS区域I鳍部102侧壁上的第二掩膜层106，使得形成第二凹槽202后位于PMOS区域I鳍部102侧壁上的第二掩膜层106与鳍部102顶部齐平。
参考图6，形成填充满所述第二凹槽202(参考图5)的P型源漏掺杂区212。
采用选择性外延工艺形成所述P型源漏掺杂区212；所述P型源漏掺杂区212的材料为P型掺杂的Si或SiGe。本实施例中，所述P型源漏掺杂区212内形成有应力层，所述应力层为PMOS区域I的沟道区提供压应力作用，从而提高PMOS区域II载流子迁移率。所述P型源漏掺杂区212顶部高于第二凹槽202顶部。
本实施例中，采用选择性外延工艺形成所述应力层，在形成所述应力层的过程中，原位自掺杂P型离子形成所述P型源漏掺杂区。在其他实施例中，还可以在形成应力层之后，对所述应力层进行P型离子掺杂形成P型源漏掺杂区。
本实施例中，所述P型源漏掺杂区212顶部高于第一凹槽202顶部，且由于选择性外延工艺的特性，所述高于第二凹槽202的P型源漏掺杂区212侧壁表面具有向远离鳍部202方向突出的顶角；在其他实施例中，所述P型源漏掺杂区顶部还可以与第一凹槽顶部齐平。
为了避免后续工艺对所述P型源漏掺杂区212表面造成工艺损伤，在形成所述P型源漏掺杂区212之后、形成后续的第三掩膜层之前，还可以对所述P型源漏掺杂区212表面进行氧化处理，在所述P型源漏掺杂区212表面形成氧化保护层(未图示)，所述氧化处理为干氧氧化、湿氧氧化或水汽氧化。
参考图7，在形成所述P型源漏掺杂区212之后，在所述NMOS区域II的鳍部102顶部和侧壁上形成第一掩膜层。
具体的，形成所述第一掩膜层的工艺步骤包括：在形成所述P型源漏掺杂区212之后，在所述NMOS区域II的第二掩膜层106上形成第三掩膜层108，其中，位于所述NMOS区域II的第二掩膜层106和第三掩膜层108作为所述第一掩膜层。
本实施例中，所述第三掩膜层108还位于P型源漏掺杂区212上以及PMOS区域I的隔离结构103上，且还位于PMOS区域I的栅极结构110顶部上。
有关第三掩膜层108的材料和形成工艺可参考前述第一掩膜层106的材料和形成工艺。本实施例中，所述第三掩膜层108的材料为氮化硅，采用原子层沉积工艺形成所述第三掩膜层108。
若所述第一掩膜层的厚度过薄，位于NMOS区域II鳍部102侧壁上的第一掩膜层的机械强度弱，第一掩膜层与NMOS区域II鳍部102之间的粘附性差，后续在刻蚀形成第一凹槽的工艺过程中，位于NMOS区域II鳍部102侧壁上的第一掩膜层容易发生脱落问题；若所述第一掩膜层的厚度过厚，则隔离结构103与鳍部102交界的拐角处的第一掩膜层填充效果变差。
为此，本实施例中，在进行后续减薄处理之前，所述第一掩膜层的厚度为60埃～120埃，保证在形成第一凹槽的工艺过程中不会发生第一掩膜层脱落的问题，并且第一掩膜层对所述鳍部102与隔离结构103交界的拐角处的填充效果好。
依据位于NMOS区域II鳍部102上的第二掩膜层106的厚度，以及对第一掩膜层厚度的要求，确定所述第三掩膜层108的厚度。本实施例中，所述第三掩膜层108的厚度为30埃～60埃。
参考图8，刻蚀去除位于所述NMOS区域II栅极结构110(参考图3)两侧的鳍部102顶部上的第一掩膜层，暴露出NMOS区域II栅极结构110两侧的鳍部102顶部表面，且还刻蚀去除所述NMOS区域II的部分厚度的鳍部102，刻蚀后的NMOS区域II鳍部102与第一掩膜层构成第一凹槽201。
在形成所述第一凹槽201之前，在所述PMOS区域I上形成第二图形层109，所述第二图形层109覆盖所述P型源漏掺杂区212，所述第二图形层109还覆盖PMOS区域I的栅极结构110，所述第二图形层109位于PMOS区域I的第三掩膜层108表面。所述第二图形层109起到保护PMOS区域I的作用，所述第二图形层109还可以覆盖NMOS区域II中不期望被刻蚀的区域。
本实施例中，所述第二图形层109的材料为光刻胶材料。
在刻蚀去除所述NMOS区域II栅极结构110两侧的鳍部102顶部上的第一掩膜层之前，所述第一掩膜层还位于隔离结构103上以及NMOS区域栅极结构110上；在刻蚀去除位于NMOS区域II栅极结构110两侧的鳍部102顶部上的第一掩膜层的工艺过程中，还去除位于所述NMOS区域II栅极结构110顶部上以及部分隔离结构103上的第一掩膜层。在所述NMOS区域II栅极结构110两侧的鳍部102顶部被暴露出来后，继续刻蚀所述NMOS区域II部分厚度的鳍部102，形成所述第一凹槽201。
有关刻蚀去除部分厚度的鳍部102的工艺可参考前述形成第二凹槽202(参考图5)中的相应描述，在此不再赘述。
在形成所述第一凹槽201之后，采用湿法去胶或灰化工艺去除所述第二图形层109。
参考图9，在形成所述第一凹槽201之后，对所述NMOS区域II鳍部102上的第一掩膜层侧壁进行减薄处理，所述减薄处理适于增加所述第一凹槽201的宽度尺寸。
在对所述NMOS区域II鳍部102上的第一掩膜层侧壁进行减薄处理的过程中，暴露在所述减薄处理工艺环境中的PMOS区域I的第三掩膜层108厚度也会变薄。且所述位于NMOS区域II鳍部102上的第一掩膜层高度也会相应减小。
本实施例中，为了避免所述减薄处理对所述第一凹槽201底部的鳍部102造成损伤，在进行所述减薄处理之前，对所述第一凹槽201暴露出的鳍部102表面进行氧化处理，在所述第一凹槽201暴露出的鳍部102上形成氧化层(未图示)。所述氧化处理为干氧氧化、湿氧氧化或水汽氧化。
所述减薄处理适于增加第一凹槽201的宽度尺寸，因此在进行减薄处理后，第一凹槽201的体积容量增加了，后续在所述第一凹槽201内形成的原位掺杂外延层的体积增加，所述原位掺杂外延层用于形成N型源漏掺杂区；因此，相应的，N型源漏掺杂区的电阻减小，且所述N型源漏掺杂区的表面面积增加，继而使得N型源漏掺杂区的表面与金属硅化物之间的接触电阻减小，从而改善NMOS区域II器件的性能。
所述减薄处理采用的工艺为湿法刻蚀。本实施例中，所述减薄处理的刻蚀速率为0.5埃/秒至2埃/秒。本实施例中，所述第一掩膜层的材料为氮化硅，所述减薄处理采用的刻蚀液体为磷酸溶液，所述磷酸溶液中的磷酸浓度为75％～85％，溶液温度为80摄氏度至200摄氏度。为了使得所述减薄处理的刻蚀速率较小，还可以向磷酸溶液中添加悬浮颗粒物，例如添加纳米氧化硅颗粒。
后续会在第一凹槽201内形成原位掺杂外延层，为了避免在形成原位掺杂外延层的过程中，所述NMOS区域II鳍部102上的第一掩膜层不会发生脱落问题，所述减薄处理后的第一掩膜层的厚度尺寸不宜过小；并且，考虑到若减薄处理后的第一掩膜层的厚度尺寸仍较大，对减小原位掺杂外延层表面接触电阻起到的效果不显著，本实施例中，在进行减薄处理后，所述第一掩膜层的厚度为20埃～60埃。
参考图10，形成填充满所述第一凹槽201(参考图9)的原位掺杂外延层211，所述原位掺杂外延层211内的掺杂离子为N型离子。
在形成所述原位掺杂外延层211之前，还包括步骤，对所述第一凹槽201进行清洗处理，所述清洗处理既适于去除第一凹槽201表面的杂质，还适于去除位于鳍部102表面的氧化层301(参考图9)。
本实施例中，所述原位掺杂外延层211顶部高于所述第一凹槽201顶部。
采用选择性外延工艺形成所述原位掺杂外延层211；所述原位掺杂外延层211的材料为SiP或SiCP。由于所述原位掺杂外延层211中掺杂有N型离子，因此在采用选择性外延工艺形成原位掺杂外延层211过程中，选择性外延工艺的薄膜生长速率较快；因此，第一掩膜层需高于刻蚀后的NMOS区域II鳍部102顶部，所述第一掩膜层起到限制原位掺杂外延层211过度生长的作用，将位于第一凹槽201内的原位掺杂外延层211限制在第一掩膜层和NMOS区域II鳍部102包围的区域内，避免NMOS区域II鳍部102上的原位掺杂外延层211宽度尺寸过大。
并且，由于位于第一凹槽201内原位掺杂外延层211的生长受到限制，相应的高于第一凹槽201的原位掺杂外延层211的顶部表面面积也将比较小。为此，本实施例中，对第一掩膜层进行减薄处理，以增加第一凹槽201的宽度尺寸，因此在所述第一凹槽201内生长的原位掺杂外延层211的宽度尺寸也将增加，进而使得高于第一凹槽201的原位掺杂外延层211的顶部表面面积相对较大。同时仍能够满足第一掩膜层起到限制原位掺杂外延层211过度生长的作用。
在采用选择性外延工艺形成所述原位掺杂外延层211时，所述原位掺杂外延层211顶部表面面积与所述第一凹槽201的宽度尺寸有关；所述第一凹槽201的宽度尺寸越大所述原位掺杂外延层211顶部表面面积越大。
本实施例中，所述原位掺杂外延层211顶部高于所述第一凹槽201顶部，受到选择性外延工艺特性的影响，所述原位掺杂外延层211顶部表面为平滑过渡的伞状表面。还需要说明的是，在其他实施例中，所述原位掺杂外延层顶部与第一凹槽顶部之间距离较大时，所述高于第一凹槽顶部的原位掺杂外延层侧壁具有向远离鳍部方向突出的顶角。在形成所述原位掺杂外延层211之后，还可以对所述原位掺杂外延层211进行N型掺杂，提高形成的N型源漏掺杂区的掺杂浓度，并且还可以像原位掺杂外延层211下方的鳍部102内进行掺杂。
为了避免后续的工艺对所述原位掺杂外延层211表面造成工艺损伤，还可以包括步骤，对所述原位掺杂外延层211表面进行氧化处理，在所述原位掺杂外延层211表面形成氧化保护层。
需要说明的是，本实施例中以先形成第二凹槽后形成第一凹槽为例，在其他实施例中，还可以先形成第一凹槽后形成第二凹槽，具体的形成所述第一掩膜层、第一凹槽、第二掩膜层和第二凹槽的工艺步骤包括：
在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层，所述第一掩膜层还位于PMOS区域的鳍部顶部和侧壁上；刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，形成所述第一凹槽；接着，对所述第一凹槽进行所述减薄处理；形成填充满所述第一凹槽的原位掺杂外延层；位于所述PMOS区域的第一掩膜层作为所述第二掩膜层；刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，形成所述第二凹槽；形成填充满所述第二凹槽的P型源漏掺杂区。
其中，在形成所述第一凹槽之前，在所述PMOS区域上形成第一图形层，所述第一图形层覆盖所述PMOS区域的第一掩膜层；在进行所述减薄处理之后，去除所述第一图形层；在形成所述第二凹槽之前，在所述NMOS区域上形成第二图形层，所述第二图形层覆盖所述原位掺杂外延层；在形成所述P型源漏掺杂区之后，去除所述第二图形层。
参考图11，去除所述第一掩膜层。
本实施例中，刻蚀去除第三掩膜层108(参考图10)和第二掩膜层106(参考图10)。采用湿法刻蚀工艺刻蚀去除所述第一掩膜层，所述湿法刻蚀工艺采用的刻蚀液体为磷酸溶液。
刻蚀去除所述第一掩膜层，为后续形成层间介质层提供工艺基础，使得后续形成层间介质层的工艺窗口较大。
参考图12，形成覆盖所述栅极结构110(参考图3)、隔离结构103以及原位掺杂外延层211的层间介质层402。
所述层间介质层402还位于P型源漏掺杂区212上。
本实施例中，在形成所述层间介质层402之前，还在所述栅极结构110上、隔离结构103上、外延掺杂层211上以及P型源漏掺杂区212上形成刻蚀停止层401。所述刻蚀停止层401的材料为氮化硅。
本实施例中，所述栅极结构110为伪栅结构，在形成所述层间介质层401之后，还包括步骤：刻蚀去除所述栅极结构110，在所述PMOS区域I的层间介质层401内形成第一开口，在所述NMOS区域II的层间介质层401内形成第二开口；形成填充满所述第一开口的第一金属栅极结构；形成填充满所述第二开口的第二金属栅极结构。
本实施例形成的鳍式场效应管中，原位掺杂外延层的体积较大因此所述原位掺杂外延层的电阻较小，且由于形成的原位掺杂外延层表面面积较大，使得相应形成的N型源漏掺杂区表面与金属硅化物之间的接触电阻较小，从而改善形成的鳍式场效应管的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供包括NMOS区域的衬底，所述衬底上形成有分立的鳍部，所述衬底上还形成有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；
在所述隔离结构上形成栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；
在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层；
刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，暴露出NMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除所述NMOS区域的部分厚度鳍部，刻蚀后的NMOS区域鳍部与所述第一掩膜层构成第一凹槽；
在形成所述第一凹槽之后，对所述NMOS区域鳍部上的第一掩膜层侧壁进行减薄处理，所述减薄处理适于增加所述第一凹槽的宽度尺寸；
形成填充满所述第一凹槽的原位掺杂外延层，所述原位掺杂外延层的掺杂离子为N型离子。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在进行所述减薄处理之前，所述第一掩膜层的厚度为60埃～120埃；在进行所述减薄处理之后，所述第一掩膜层的厚度为20埃～60埃。
3.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述减薄处理采用的工艺为湿法刻蚀。
4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一掩膜层的材料为氮化硅。
5.如权利要求4所述的鳍式场效应管的形成方法，其特征在于，采用湿法刻蚀工艺进行所述减薄处理，所述减薄处理采用的刻蚀液体为磷酸溶液。
6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在进行所述减薄处理之前，还包括步骤：对所述第一凹槽暴露出的鳍部表面进行氧化处理，在所述第一凹槽暴露出的鳍部上形成氧化层。
7.如权利要求6所述的鳍式场效应管的形成方法，其特征在于，在进行所述减薄处理之后、形成所述原位掺杂外延层之前，对所述第一凹槽进行清洗处理，去除所述氧化层。
8.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一掩膜层之前，还包括步骤：在所述NMOS区域栅极结构两侧的鳍部内形成N型源漏轻掺杂区。
9.如权利要求1或8所述的鳍式场效应管的形成方法，其特征在于，所述原位掺杂外延层的材料为SiP或SiCP。
10.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层之前，所述第一掩膜层还位于隔离结构上以及NMOS区域栅极结构上；在刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层的工艺过程中，还刻蚀去除位于所述NMOS区域栅极结构顶部上以及部分隔离结构上的第一掩膜层。
11.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述衬底还包括PMOS区域；还包括步骤：在所述PMOS区域的鳍部顶部和侧壁上形成第二掩膜层；刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，暴露出PMOS区域栅极结构两侧的鳍部顶部表面，且还刻蚀去除PMOS区域的部分厚度的鳍部，刻蚀后的PMOS区域鳍部内形成第二凹槽；形成填充满所述第二凹槽的P型源漏掺杂区。
12.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，先形成所述第二凹槽、后形成所述第一凹槽；形成所述第一掩膜层、第一凹槽、第二掩膜层和第二凹槽的工艺步骤包括：
在所述PMOS区域的鳍部顶部和侧壁上形成第二掩膜层，所述第二掩膜层还位于所述NMOS区域的鳍部顶部和侧壁上；
刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，形成所述第二凹槽；接着，形成所述P型源漏掺杂区；
在形成所述P型源漏掺杂区之后，在所述NMOS区域的第二掩膜层上形成第三掩膜层，其中，位于所述NMOS区域的第二掩膜层和第三掩膜层作为所述第一掩膜层；
接着，形成所述第一凹槽以及进行所述减薄处理；形成填充满所述第一凹槽的原位掺杂外延层。
13.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，所述第三掩膜层还位于所述P型源漏掺杂区上以及PMOS区域的隔离结构上。
14.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，在形成所述第三掩膜层之前，对所述P型源漏掺杂区表面进行氧化处理；在形成所述原位掺杂外延层之后，对所述原位掺杂外延层表面进行氧化处理。
15.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，在形成所述第二凹槽之前，在所述NMOS区域上形成第一图形层，所述第一图形层覆盖所述NMOS区域的第二掩膜层；在形成所述第二凹槽之后，去除所述第一图形层；在形成所述第一凹槽之前，在所述PMOS区域上形成第二图形层，所述第二图形层覆盖所述P型源漏掺杂区；在形成所述第一凹槽之后，去除所述第二图形层。
16.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，先形成所述第一凹槽、后形成所述第二凹槽；形成所述第一掩膜层、第一凹槽、第二掩膜层和第二凹槽的工艺步骤包括：
在所述NMOS区域的鳍部顶部和侧壁上形成第一掩膜层，所述第一掩膜层还位于PMOS区域的鳍部顶部和侧壁上；
刻蚀去除位于所述NMOS区域栅极结构两侧的鳍部顶部上的第一掩膜层，形成所述第一凹槽；接着，对所述第一凹槽进行所述减薄处理；形成填充满所述第一凹槽的原位掺杂外延层；
位于所述PMOS区域的第一掩膜层作为所述第二掩膜层；
刻蚀去除位于所述PMOS区域栅极结构两侧的鳍部顶部上的第二掩膜层，形成所述第二凹槽；形成填充满所述第二凹槽的P型源漏掺杂区。
17.如权利要求16所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一凹槽之前，在所述PMOS区域上形成第一图形层，所述第一图形层覆盖所述PMOS区域的第一掩膜层；在进行所述减薄处理之后，去除所述第一图形层；在形成所述第二凹槽之前，在所述NMOS区域上形成第二图形层，所述第二图形层覆盖所述原位掺杂外延层；在形成所述P型源漏掺杂区之后，去除所述第二图形层。
18.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，所述P型源漏掺杂区内形成有应力层；在形成所述应力层的工艺过程中，原位自掺杂P型离子形成所述P型源漏掺杂区；或者，在形成所述应力层之后，对所述应力层进行P型离子掺杂形成P型源漏掺杂区。
19.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述原位掺杂外延层之后，还包括步骤，刻蚀去除所述第一掩膜层；形成覆盖所述栅极结构、隔离结构以及原位掺杂外延层的层间介质层。
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