CN110137137B - 包括金属氧化物半导体晶体管的集成电路半导体器件 - Google Patents

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Abstract

一种集成电路半导体器件包括：第一区域，具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；以及第二区域，具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分。第一栅极图案在第一突出部分上。第二栅极图案在第二突出部分上。第一源极/漏极区域在第一有源图案的第一凹陷部分之一上且在第一栅极图案中的两个之间。第一源极/漏极区域在其上部具有第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分之一上且在第二栅极图案中的两个之间。第二源极/漏极区域具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的外延生长表面。

Description

包括金属氧化物半导体晶体管的集成电路半导体器件
技术领域
本发明构思涉及集成电路半导体器件，更具体地，涉及包括金属氧化物半导体(MOS)晶体管的集成电路半导体器件。
背景技术
随着电子产业的发展，期望包括多个MOS晶体管的集成电路半导体器件的提高的可靠性。例如，会要求集成电路半导体器件中包括的每个MOS晶体管具有高性能以及在MOS晶体管之间的一致的性能。
发明内容
本发明构思提供具有高可靠性的包括金属氧化物半导体(MOS)晶体管的集成电路半导体器件。
根据本发明构思的一个方面，提供一种集成电路半导体器件，该集成电路半导体器件包括：第一区域，在第一方向上延伸并具有第一有源图案，第一有源图案具有第一突出部分和第一凹陷部分；第二区域，在第一方向上延伸并具有第二有源图案，第二有源图案具有第二突出部分和第二凹陷部分；第一栅极图案，在第一区域中在与第一方向交叉的第二方向上延伸，其中第一栅极图案在第一突出部分中的相应第一突出部分上并彼此间隔开；以及第二栅极图案，在第二区域中在第二方向上延伸，其中第二栅极图案在第二突出部分上并彼此间隔开。集成电路半导体器件可以包括在第一有源图案的第一凹陷部分中的第一凹陷部分上的第一源极/漏极区域，其中第一源极/漏极区域在第一区域中的第一栅极图案中的两个之间并具有在第一源极/漏极区域的上部处的第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分中的第二凹陷部分上。第二源极/漏极区域在第二区域中的第二栅极图案中的两个之间并具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的第二外延生长表面。
根据本发明构思的一方面，提供一种集成电路半导体器件，该集成电路半导体器件包括：基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有第一突出部分和第一深度的第一凹陷部分，该第二有源图案在第一方向上延伸并具有第二突出部分和第二深度的第二凹陷部分，其中第二深度大于第一深度；第一栅极图案，在与第一方向交叉的第二方向上延伸并在第一突出部分中的相应第一突出部分上，其中第一栅极图案彼此间隔开第一距离；第二栅极图案，在第二方向上延伸并在第二突出部分中的相应第二突出部分上，其中第二栅极图案彼此间隔开等于第一距离的第二距离；第一源极/漏极区域，在第一有源图案的第一凹陷部分中的第一凹陷部分上且在第一栅极图案中的两个之间，其中第一源极/漏极区域包括在其上部的第一增强外延层；以及第二源极/漏极区域，在第二有源图案的第二凹陷部分中的第二凹陷部分上且在第二栅极图案中的两个之间，其中第二源极/漏极区域包括在其上部的第二增强外延层。
根据本发明构思的一方面，提供了一种集成电路半导体器件，该集成电路半导体器件包括：基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有第一突出部分和第一凹陷部分，该第二有源图案在第一方向上延伸并具有第二突出部分和第二凹陷部分；第一栅极图案，在与第一方向交叉的第二方向上延伸并在第一突出部分中的相应第一突出部分上，其中第一栅极图案彼此间隔开第一距离；第二栅极图案，在第二方向上延伸并在相应的第二突出部分上，其中第二栅极图案彼此间隔开大于第一距离的第二距离；第一源极/漏极区域，在第一有源图案的第一凹陷部分中的第一凹陷部分上且在第一栅极图案中的两个之间，其中第一源极/漏极区域包括在其上部的第一增强外延层；以及第二源极/漏极区域，在第二有源图案的第二凹陷部分中的第二凹陷部分上且在第二栅极图案中的两个之间，其中第二源极/漏极区域包括在其上部的第二增强外延层。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是根据本发明构思的实施方式的集成电路半导体器件的布局图；
图2是根据本发明构思的实施方式的集成电路半导体器件的布局图；
图3A是沿着图2的线Y1-Y1'截取的截面图，图3B是沿着图2的线X1-X1'截取的截面图，图3C是沿着图2的线X2-X2'截取的截面图，图3D是沿着图2的线X3-X3'截取的截面图；
图4A是沿着图2的线Y2-Y2'截取的截面图，图4B是沿着图2的线Y3-Y3'截取的截面图，图4C是沿着图2的线Y4-Y4'截取的截面图；
图5至图10是示出根据本发明构思的实施方式的制造集成电路半导体器件的方法的截面图；
图11是示出包括根据本发明的一些实施方式的具有半导体器件的集成电路的电子装置的配置的方框图；以及
图12是使用根据本发明构思的一些实施方式的集成电路半导体器件的静态随机存取存储器(SRAM)单元的等效电路图。
具体实施方式
在下文，将参照附图详细描述本发明构思的实施方式。本发明构思的以下实施方式可以通过它们中的任何一个来实施，并且以下实施方式可以通过组合它们中的一个或更多个来实施。因此，本发明构思不限于仅一个实施方式。
图1是根据本发明构思的实施方式的集成电路半导体器件200的布局图。
具体地，本发明构思的集成电路半导体器件200可以包括提供在基板100上的逻辑单元C1、C2、C3和C4。逻辑单元C1、C2、C3和C4中的每个可以包括MOS晶体管。集成电路半导体器件200可以包括第一逻辑单元C1、在第一方向(X方向)上与第一逻辑单元C1间隔开的第三逻辑单元C3、在第二方向(Y方向)上与第一逻辑单元C1间隔开的第二逻辑单元C2、以及在第一方向(X方向)上与第二逻辑单元C2间隔开的第四逻辑单元C4。
逻辑单元C1、C2、C3和C4中的每个可以包括由隔离层IS分隔的有源区域和/或有源图案。逻辑单元C1、C2、C3和C4中的每个可以包括由隔离层IS分隔的PMOS晶体管区域PR和NMOS晶体管区域NR。PMOS晶体管区域PR和NMOS晶体管区域NR可以分别是PMOS场效应晶体管(PMOSFET)区域和NMOS场效应晶体管(NMOSFET)区域。
在一实施方式中，PMOS晶体管区域PR和NMOS晶体管区域NR可以在第二方向(例如Y方向)上间隔开。第一逻辑单元C1的PMOS晶体管区PR可以在第二方向(例如Y方向)上与第二逻辑单元C2的PMOS晶体管区PR相邻。在下文，逻辑单元可以指用于执行至少一个逻辑操作的单元。逻辑单元的数量被示出为四个，但是本发明构思不限于此。
图2是根据本发明构思的实施方式的集成电路半导体器件200的布局图。
具体地，图2的集成电路半导体器件200可以是图1的第一逻辑单元C1至第四逻辑单元C4中的任何一个的布局。集成电路半导体器件200可以包括设置在基板100上的第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3。
第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3可以分别被称为第一区域、第二区域和第三区域。
第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3可以包括关于图1描述的PMOS晶体管区域PR和NMOS晶体管区域NR。为了便于说明，分开地示出第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3。
第一MOS晶体管区域TREG1可以包括在第一方向(例如X方向)上延伸的第一有源图案AP1。第一有源图案AP1可以包括在第一方向上彼此相邻的第一突出部分AF1和第一凹陷部分RE1。第一突出部分AF1和第一凹陷部分RE1可以在第一方向上顺序地且重复地形成。多个第一有源图案AP1可以形成为在垂直于第一方向和/或与第一方向交叉的第二方向(例如Y方向)上彼此分隔开。
第一MOS晶体管区域TREG1可以在第二方向(例如Y方向)上延伸，并且第一栅极图案GP1可以形成为在第一有源图案AP1的第一突出部分AF1上，并且在一些实施方式中，第一栅极图案GP1可以形成为围绕第一有源图案AP1的第一突出部分AF1。多个第一栅极图案GP1可以布置在第一方向上并在第一方向上彼此间隔开第一距离S1。第一MOS晶体管的第一沟道区域CHR1可以形成在第一突出部分AF1中。
第一MOS晶体管的第一源极和/或漏极区域SD1(这里称为源极/漏极区域)可以形成在第一凹陷部分RE1中。在一些实施方式中，第一源极和/或漏极区域SD1可以配置为用作第一MOS晶体管的源极或漏极。第一源极/漏极区域SD1可以在其上部形成有第一增强外延层(图3B和图4A中的SD1r)。将参照图3A、图3B和图4A详细描述第一突出部分AF1、第一凹陷部分RE1、第一栅极图案GP1和第一源极/漏极区域SD1的垂直结构。
除了第二凹陷部分RE2的深度可以形成得比第一凹陷部分RE1的深度深之外，第二MOS晶体管区域TREG2可以与第一MOS晶体管区域TREG1相同或相似。将参照图3C和图4B更详细地描述第二MOS晶体管区域TREG2的第二凹陷部分RE2的深度。
第二MOS晶体管区域TREG2可以包括在第一方向(例如X方向)上延伸的第二有源图案AP2。第二有源图案AP2可以包括布置在第一方向上的第二突出部分AF2和第二凹陷部分RE2。第二突出部分AF2和第二凹陷部分RE2可以在第一方向上顺序地且重复地形成。第二有源图案AP2可以形成为在垂直于第一方向和/或与第一方向交叉的第二方向(例如Y方向)上彼此分隔开。
第二MOS晶体管区域TREG2可以在第二方向(例如Y方向)上延伸，并且第二栅极图案GP2可以形成为在第二有源图案AP2的第二突出部分AF2上，并且在一些实施方式中，第二栅极图案GP2可以形成为围绕第二有源图案AP2的第二突出部分AF2。多个第二栅极图案GP2可以在第一方向上彼此间隔开第一距离S1。第二MOS晶体管的第二沟道区域CHR2可以形成在第二突出部分AF2中。
第二MOS晶体管的第二源极/漏极区域SD2可以形成在第二凹陷部分RE2中。第二源极/漏极区域SD2可以在其上部形成有第二增强外延层(图3C和图4B中的SD2r)。将参照图3C和图4B更详细地描述第二突出部分AF2、第二凹陷部分RE2、第二栅极图案GP2和第二源极/漏极区域SD2的垂直结构。
第三MOS晶体管区域TREG3可以包括在第一方向(例如X方向)上延伸的第三有源图案AP3。第三有源图案AP3可以包括布置在第一方向上的第三突出部分AF3和第三凹陷部分RE3。多个第三有源图案AP3可以形成为在垂直于第一方向和/或与第一方向交叉的第二方向(例如Y方向)上彼此分隔开。
第三MOS晶体管区域TREG3可以在第二方向(例如Y方向)上延伸，并可以具有第三栅极图案GP3，第三栅极图案GP3形成为在第三有源图案AP3的第三突出部分AF3上，并且在一些实施方式中，第三栅极图案GP3形成为围绕第三有源图案AP3的第三突出部分AF3。第三栅极图案GP3可以形成在第一方向上彼此间隔开第二距离S2的多个位置，第二距离S2大于第一距离S1。第三MOS晶体管的第三沟道区域CHR3可以形成在第三突出部分AF3中。
第三MOS晶体管区域TREG3可以形成为使得第三凹陷部分RE3的深度比第一凹陷部分RE1的深度和第二凹陷部分RE2的深度更深。分隔第三MOS晶体管区域TREG3的第三栅极图案GP3的第二距离S2可以大于第一栅极图案GP1和第二栅极图案GP2的第一距离S1。将参照图3D和图4C更详细地描述第三MOS晶体管区域TREG3的第三凹陷部分RE3的深度和第三栅极图案GPE的第二距离S2。
第三MOS晶体管的第三源极/漏极区域SD3可以形成在第三凹陷部分RE3中。第三源极/漏极区域SD3可以在其上部形成有第三增强外延层(图3D和图4C中的SD3r)，第三增强外延层具有与第一增强外延层(图3B和图4A中的SD1r)和第二增强外延层(图3C和图4B中的SD2r)的上外延生长表面不同的上外延生长表面。将参照图3D和图4C更详细地描述第三突出部分AF3、第三凹陷部分RE3、第三栅极图案GP3和第三源极/漏极区域SD3的垂直结构。
图3A是沿着图2的线Y1-Y1'截取的截面图，图3B是沿着图2的线X1-X1'截取的截面图，图3C是沿着图2的线X2-X2'截取的截面图，图3D是沿着图2的线X3-X3'截取的截面图。
图3A和图3B是第一MOS晶体管区域TREG1分别沿着图2的线Y1-Y1'和X1-X1'截取的截面图。参照图3A和图3B，基板100可以包括第一有源图案AP1，第一有源图案AP1包括第一突出部分AF1和第一凹陷部分RE1。第一有源图案AP1可以由器件隔离层IS限定，如图3A所示。第一突出部分AF1可以是从基板100的上表面突出的部分，如图3A所示。第一突出部分AF1可以是形成在第一有源图案AP1的上部上的鳍型有源图案。第一栅极图案GP1可以形成在第一有源图案AP1的第一突出部分AF1上，并且在一些实施方式中，围绕第一有源图案AP1的第一突出部分AF1。第一栅极图案GP1可以包括栅极绝缘层GI、栅电极GE、栅极覆盖层GC和栅极间隔物GS。第一栅极图案GP1可以彼此间隔开第一距离S1。在一些实施方式中，第一距离S1可以是相邻的第一栅极图案GP1的最靠近部分之间的距离。
第一栅极图案GP1可以形成在第一突出部分AF1上，如图3B所示。第一凹陷部分RE1可以形成在从第一突出部分AF1的第一上表面APS1到第一底表面APB1凹陷至第一深度RD1的部分中，如图3B所示。第一源极/漏极区域SD1可以形成在第一凹陷部分RE1之上。第一源极/漏极区域SD1可以包括具有不同杂质浓度的多个第一基底外延层SD1a和SD1b。在图3B中，示出两个第一基底外延层(SD1a、SD1b)，但是这是为了方便而示出，本发明构思不限于此。
第一源极/漏极区域SD1可以在第一基底外延层SD1a和SD1b上形成有第一增强外延层SD1r。第一增强外延层SD1r可以形成在通过使第一基底外延层SD1a和/或SD1b的上表面凹陷而形成的第一外延凹陷部分ERE1上。
第一增强外延层SD1r可以形成为具有比第一栅极图案GP1之间的第一有源图案AP1的第一突出部分AF1的第一上表面APS1高的上表面。第一增强外延层SD1r的最上表面可以定位为高于第一栅极图案GP1的下表面。第一增强外延层SD1r的最下表面可以定位为低于第一有源图案AP1的第一突出部分AF1的第一上表面APS1。第一接触部分CA1可以连接到第一源极/漏极区域SD1的第一增强外延层SD1r。
在一些实施方式中，第一增强外延层SD1r的上部形状可以具有尖峰形状。例如，在一些实施方式中，第一增强外延层SD1r的上部形状可以形成为锥形。也就是，第一增强外延层SD1r的上外延生长表面可以形成为锥形。由于锥形的第一增强外延层SD1r的形成，第一源极/漏极区域SD1上的第一接触部分CA1可以通过加宽第一源极/漏极区域SD1的表面区域而可靠地形成。
第一基底外延层SD1a和SD1b以及第一增强外延层SD1r可以通过外延生长方法形成。第一基底外延层SD1a和SD1b以及第一增强外延层SD1r可以包括例如硅层(Si)、锗层(Ge)、硅锗层(SiGe)、硅硼层(SiB)、硅磷层(SiP)、硅碳磷层(SiCP)和/或其组合。
图3C是第二MOS晶体管区域TREG2沿着图2的线X2-X2'截取的截面图。沿着第二MOS晶体管区域TREG2的第二栅极图案GP2截取的截面图可以与图3A的截面图相同和/或类似。因此，在图3C的描述中，将简要描述或省略与图3A和图3B重复的描述。
参照图3C，基板100可以包括第二有源图案AP2，第二有源图案AP2包括第二突出部分AF2和第二凹陷部分RE2。第二突出部分AF2可以是形成在第二有源图案AP2的上部上的鳍型有源图案。
第二栅极图案GP2可以形成在第二突出部分AF2上，如图3C所示。第二栅极图案GP2可以彼此间隔开第一距离S1。第二凹陷部分RE2可以是从第二有源图案AP2的第二突出部分AF2的第二上表面APS2到第二底表面APB2凹陷至第二深度RD2的部分。第二深度RD2可以大于图3B的第一深度RD1。
第二源极/漏极区域SD2可以形成在第二凹陷部分RE2上。第二源极/漏极区域SD2可以包括具有不同杂质浓度的多个第二基底外延层SD2a、SD2b和SD2c。在图3C中，示出三个第二基底外延层SD2a、SD2b和SD2c。然而，这是为了方便而示出，本发明构思不限于此。
第二源极/漏极区域SD2可以在第二基底外延层SD2a、SD2b和SD2c上形成有第二增强外延层SD2r。第二增强外延层SD2r可以形成在通过使第二基底外延层SD2a、SD2b和/或SD2c的上表面凹陷而形成的第二外延凹陷部分ERE2上。
第二增强外延层SD2r可以形成为具有比第二栅极图案GP2之间的第二有源图案AP2的第二突出部分AF2的第二上表面APS2略高的上表面。第二增强外延层SD2r的最上表面可以定位得高于第二栅极图案GP2的下表面。第二增强外延层SD2r的最下表面可以定位得低于第二有源图案AP2的第二突出部分AF2的第二上表面APS2。第二接触部分CA2可以连接到第二源极/漏极区域SD2的第二增强外延层SD2r。
第二增强外延层SD2r可以将其上部形状(即上外延生长表面)形成为锥形。由于锥形的第二增强外延层SD2r的形成，形成在第二源极/漏极区域SD2上的第二接触部分CA2可以通过加宽第二源极/漏极区域SD2的表面区域而可靠地形成。
第二基底外延层SD2a、SD2b和SD2c以及第二增强外延层SD2r可以通过外延生长方法形成。第二基底外延层SD2a、SD2b和SD2c以及第二增强外延层SD2r可以由与第一基底外延层SD1a和SD1b以及第一增强外延层SD1r相同的材料形成。
图3D是第三MOS晶体管区域TREG3沿着图2中的线X3-X3'截取的截面图。沿着第三MOS晶体管区域TREG3的第三栅极图案GP3截取的截面图可以与图3A的截面图相同或相似。因此，在图3D的描述中，将简要描述或省略与图3A、图3B和图3C重复的描述。
参照图3D，基板100可以包括第三有源图案AP3，第三有源图案AP3包括第三突出部分AF3和第三凹陷部分RE3。第三突出部分AF3可以是形成在第三有源图案AP3的上部上的鳍型有源图案。第三栅极图案GP3可以形成在第三突出部分AF3上，如图3D所示。第三栅极图案GP3可以彼此间隔开第二距离S2，第二距离S2大于第一距离S1。在一些实施方式中，第二距离S2可以是相邻的第一栅极图案GP3的最靠近部分之间的距离。
第三凹陷部分RE3可以是从第三有源图案AP3的第三突出部分AF3的第三上表面APS3到第三底表面APB3以第三深度RD3凹陷的部分。第三深度RD3可以分别大于图3B和图3C的第一深度RD1和第二深度RD2。第三源极/漏极区域SD3可以形成在第三凹陷部分RE3上。第三源极/漏极区域SD3可以包括具有不同杂质浓度的第三基底外延层SD3a、SD3b和SD3c。尽管在图3D中示出三个第三基底外延层SD3a、SD3b和SD3c，但是这是为了方便而示出，本发明构思不限于此。
第三源极/漏极区域SD3可以在第三基底外延层SD3a、SD3b和SD3c上形成有第三增强外延层SD3r，第三增强外延层SD3r可以具有与第一增强外延层SD1r和第二增强外延层SD2r的外延生长表面不同的外延生长表面。第三增强外延层SD3r可以形成在第三外延凹陷部分ERE3上，第三外延凹陷部分ERE3可以通过使第三基底外延层SD3a、SD3b和/或SD3c的上表面凹陷而形成。
第三增强外延层SD3r可以形成为高于第三栅极图案GP3之间的第三有源图案AP3的第三突出部分AF3的第三上表面APS3。第三增强外延层SD3r的最上表面可以定位得高于第三栅极图案GP3的下表面。第三增强外延层SD3r的最下表面可以定位得低于第三有源图案AP3的第三突出部分AF3的第三上表面APS3。第三接触CA3可以连接到第三源极/漏极区域SD3的第三增强外延层SD3r。
第三增强外延层SD3r可以具有形成为平面形状的其上部形状(即上外延生长表面)。由于平面的第三增强外延层SD3r的形成，形成在第三源极/漏极区域SD3上的第三接触部分CA3可以被可靠地形成。第三基底外延层SD3a、SD3b和SD3c以及第三增强外延层SD3r可以通过外延生长方法形成。第三基底外延层SD3a、SD3b和SD3c以及第三增强外延层SD3r可以由与第二基底外延层SD2a、SD2b和SD2c以及第二增强外延层SD2r相同的材料形成。
通过分别在第一至第三源极和漏极区域SD1至SD3中提供第一至第三增强外延层SD1r至SD3r，根据如上所述的本发明构思的实施方式的集成电路半导体器件200可以可靠地构建源极/漏极区域。因此，本发明构思的集成电路半导体器件200可以改善器件性能和泄漏特性。
此外，可以可靠地制造本发明构思的集成电路半导体器件200，而没有第一至第三栅极图案GP1至GP3之间的第一宽度S1和第二宽度S2以及第一至第三凹陷深度RD1至RD3的任何限制。因此，可以可靠地形成第一至第三源极/漏极区域SD1至SD3，从而改善器件性能并改善泄漏特性。
图4A是沿着图2的线Y2-Y2'截取的截面图，图4B是沿着图2的线Y3-Y3'截取的截面图，图4C是沿着图2的线Y4-Y4'线截取的截面图。
具体地，图4A是第一MOS晶体管区域TREG1根据图2中的线Y2-Y2'的截面图。基板100可以包括第一有源图案AP1，第一有源图案AP1包括第一凹陷部分RE1。第一源极/漏极区域SD1可以形成在第一凹陷部分RE1之上。第一源极/漏极区域SD1可以包括具有不同杂质浓度的多个第一基底外延层SD1a、SD1b和SD1c。
第一源极/漏极区域SD1可以在第一基底外延层SD1a、SD1b和SD1c上形成有第一增强外延层SD1r。第一增强外延层SD1r可以形成在通过使第一基底外延层SD1a、SD1b和SD1c的上表面凹陷而形成的第一外延凹陷部分ERE1上。第一外延凹陷部分ERE1可以在通过蚀刻层间绝缘层ILIS形成第一接触孔HO1以暴露第一基底外延层SD1a、SD1b和SD1c的工艺中形成。
第一接触部分CA1可以连接到第一源极/漏极区域SD1的第一增强外延层SD1r。由于第一增强外延层SD1r，可以可靠地形成第一接触部分CA1。
图4B是第二MOS晶体管区域TREG2沿着图2的线Y3-Y3'截取的截面图。基板100可以包括第二有源图案AP2，第二有源图案AP2包括第二凹陷部分RE2。第二源极/漏极区域SD2可以形成在第二凹陷部分RE2上。第二源极/漏极区域SD2可以例如形成在三个第二有源图案AP2上。由于第二源极/漏极区域SD2形成在凹陷至第二深度RD2的第二凹陷部分RE2上，如图3C所示，第二源极/漏极区域SD2可以形成在所述三个第二有源图案AP2上。
第二源极/漏极区域SD2可以包括具有不同杂质浓度的多个第二基底外延层SD2a、SD2b和SD2c。第二源极/漏极区域SD2可以在第二基底外延层SD2a、SD2b和SD2c上形成有第二增强外延层SD2r。第二增强外延层SD2r可以形成在通过使第二基底外延层SD2a、SD2b和/或SD2c的上表面凹陷而形成的第二外延凹陷部分ERE2上。可以在通过蚀刻层间绝缘层ILIS形成第二接触孔HO2以暴露第二基底外延层SD2a、SD2b和SD2c的工艺中形成第二外延凹陷部分ERE2。
第二接触部分CA2可以连接到第二源极/漏极区域SD2的第二增强外延层SD2r。由于第二增强外延层SD2r，可以可靠地形成第二接触部分CA2。
图4C是第三MOS晶体管区域TREG3沿着图2中的线Y4-Y4'截取的截面图。基板100可以包括第三有源图案AP3，第三有源图案AP3包括第三凹陷部分RE3。第三源极/漏极区域SD3可以形成在第三凹陷部分RE3之上。
第三源极/漏极区域SD3可以例如形成在四个第三有源图案AP3上。由于第三源极/漏极区域SD3形成在凹陷至第三深度RD3的第三凹陷部分RE3上，如图3D所示，第三源极/漏极区域SD3可以形成在四个第三有源图案AP3上。
第三源极/漏极区域SD3可以包括具有不同杂质浓度的多个第三基底外延层SD3a、SD3b和SD3c。第三源极/漏极区域SD3可以在第三基底外延层SD3a、SD3b和SD3c上形成有第三增强外延层SD3r。第三增强外延层SD3r可以形成在通过使第三基底外延层SD3a、SD3b和SD3c的上表面凹陷而形成的第三外延凹陷部分ERE3上。可以在通过蚀刻层间绝缘层ILIS形成第三接触孔HO3以暴露第三基底外延层SD3a、SD3b和SD3c的工艺中形成第三外延凹陷部分ERE3。
第三接触CA3可以连接到第三源极/漏极区域SD3的第三增强外延层SD3r。由于第三增强外延层SD3r，可以可靠地形成第三接触部分CA3。
图5至图10是示出根据本发明构思的实施方式的制造集成电路半导体器件的方法的截面图。图5至图10是根据图2中的线Y1-Y1'、Y2-Y2'和X1-X1'的截面图。
参照图5，器件隔离沟槽105可以通过图案化基板100形成以限定有源图案AP。有源图案AP可以对应于图2、图3A和图3B的第一有源图案AP1。基板100可以是半导体基板，包括例如硅、锗、硅锗等，或者可以是化合物半导体基板。在一些实施方式中，有源图案AP可以掺杂有第一导电类型的掺杂剂。
器件隔离沟槽105可以通过在基板100上形成掩模图案、然后使用掩模图案作为蚀刻掩模各向异性地蚀刻基板100来形成。根据本发明构思的实施方式，掩模图案可以包括第一掩模图案110和在第一掩模图案110上的第二掩模图案115。第一掩模图案110和第二掩模图案115可以相对于彼此选择性蚀刻。根据一个示例，器件隔离沟槽105可以形成为随着与基板100的距离的减小而变窄。因此，每个有源图案AP可以形成为具有朝向其上部变窄的形状。
参考图6，可以形成填充器件隔离沟槽105的器件隔离层104。器件隔离层104的形成可以包括：形成填充器件隔离沟槽105的绝缘层(例如硅氧化物层)、然后平坦化该绝缘层。因此，器件隔离层104可以局部地形成在器件隔离沟槽105中。
随后，可以暴露有源图案AP的上部区域的突出部分AF。突出部分AF可以例如对应于图2、图3A和图3B的第一突出部分AF1。突出部分AF可以是有源鳍。暴露突出部分AF可以包括使用湿蚀刻使器件隔离层104的上部凹陷。器件隔离层104的蚀刻可以使用对有源图案AP具有蚀刻选择性的蚀刻配方。第一掩模图案110和第二掩模图案115可以在器件隔离层104正被蚀刻时去除，因此可以暴露突出部分AF的上表面。
接下来，可以形成在突出部分AF上依次堆叠的牺牲栅极图案106和栅极掩模图案108。牺牲栅极图案106和栅极掩模图案108可以例如形成跨过突出部分AF在第二方向(例如图2中的Y方向)上延伸的线形或条形。牺牲栅极图案106可以包括例如多晶硅层。栅极掩模图案108可以包括例如硅氮化物层或硅氮氧化物层。
栅极间隔物125(GS)可以形成在牺牲栅极图案106的两个侧壁上。栅极间隔物125(GS)可以通过在其上形成有牺牲栅极图案106的基板100上共形地形成间隔物层、然后执行正面的各向异性蚀刻工艺而形成。栅极间隔物125(GS)可以例如使用SiO2、SiCN、SiCON和SiN中的至少一种形成。
参照图7，源极/漏极区域SD可以形成在牺牲栅极图案106的两侧。源极/漏极区域SD可以例如对应于图2、图3A和图3B的第一源极/漏极区域SD1。源极/漏极区域SD可以包括基底外延层SDa、SDb和SDc。
源极/漏极区域SD可以通过选择性外延生长工艺形成，其中基板100是籽晶层。选择性外延生长工艺可以包括例如化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
具体地，凹陷部分RE可以通过使用栅极掩模图案108和栅极间隔物125(GS)作为蚀刻掩模选择性地蚀刻突出部分AF来形成。在突出部分AF被蚀刻之后当暴露的有源图案AP的上部外延生长到籽晶层中时，可以形成源极/漏极区域SD。当形成源极/漏极区域SD时，沟道区域CHR可以限定在源极/漏极区域SD之间。
源极/漏极区域SD的上表面可以与沟道区域CHR的上表面相同或高于沟道区域CHR的上表面。源极/漏极区域SD的上表面可以具有非零曲率。例如，在一些实施方式中，源极/漏极区域SD可以具有凸起的上表面。在一些实施方式中，源极/漏极区域SD可以具有尖峰的上表面。在一些实施方式中，源极/漏极区域SD可以是圆锥形(或锥形)和/或具有锥形的上表面。
源极/漏极区域SD可以包括与基板100不同的半导体器件。源极/漏极区域SD可以掺杂有与突出图案AP的第一导电类型不同的第二导电类型的掺杂剂。例如，第二导电类型的掺杂剂可以在源极/漏极区域SD的形成期间被原位掺杂。
可以在源极/漏极区域SD上形成第一层间绝缘层150，并且在一些实施方式中，可以形成覆盖源极/漏极区域SD的第一层间绝缘层150。第一层间绝缘层150可以通过在基板100的整个表面上形成覆盖牺牲栅极图案106和栅极掩模图案108的绝缘层来形成。例如，第一层间绝缘层150可以包括硅氧化物层，并可以通过可流动的化学气相沉积(FCVD)工艺形成。
随后，可以平坦化第一层间绝缘层150，直到牺牲栅极图案106的上表面被暴露。第一层间绝缘层150的平坦化可以例如使用回蚀刻工艺或化学机械抛光(CMP)工艺来执行。平坦化工艺可以去除栅极掩模图案108，因此暴露牺牲栅极图案106的上表面。
参照图8，牺牲栅极图案106可以用栅极图案GP代替。栅极图案GP可以包括栅极绝缘层GI、栅电极GE和栅极覆盖层GC。
具体地，可以去除牺牲栅极图案106以形成栅极沟槽GTR。栅极沟槽GTR可以通过选择性地去除牺牲栅极图案106的蚀刻工艺来形成。突出部分AF上的沟道区域CHR可以通过栅极沟槽GTR暴露。栅极绝缘层GI、栅电极GE和栅极覆盖层GC可以形成在每个栅极沟槽GTR中。在一些实施方式中，栅极绝缘层GI和栅电极GE可以形成为不完全填充栅极沟槽GTR。
栅极绝缘层GI可以例如通过原子层沉积(ALD)工艺或氧化工艺形成。例如，栅极绝缘层GI可以包括高k材料。高k材料可以包括例如铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和/或铌酸铅锌中的至少一种。
栅电极GE可以包括例如导电的金属氮化物(例如钛氮化物或钽氮化物)和/或金属材料(例如钛、钽、钨、铜或铝)中的至少一种。栅电极GE可以通过从CVD或溅射工艺选择的沉积工艺形成。
栅极覆盖层GC可以包括例如SiON、SiCN、SiCON和/或SiN中的至少一种。栅极覆盖层GC可以通过原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)或高密度等离子体化学气相沉积(HDPCVD)形成。
随后，第二层间绝缘层155可以形成在第一层间绝缘层150和栅极覆盖层GC上。第二层间绝缘层155可以包括硅氧化物层。在一些实施方式中，第二层间绝缘层155可以包括掺杂有碳的硅氧化物层，例如SiCOH。第二层间绝缘层155可以通过CVD工艺形成。
接触孔160可以穿过第二层间绝缘层155和第一层间绝缘层150形成而暴露源极/漏极区域SD。例如，接触孔160可以是通过栅极覆盖层GC和栅极间隔物GS自对准的自对准接触孔。当形成接触孔160时，可以部分地蚀刻源极/漏极区域SD的上部。结果，外延凹陷部分ERE可以形成在源极/漏极区域SD的上部。在一些实施方式中，接触孔160的形成可以导致基底外延层之一的部分在栅极图案GP之间去除(例如SDc)。
参照图9，增强外延层SDr可以形成在外延凹陷部分ERE上，如图9所示。增强外延层SDr可以是用于增强源极/漏极区域SD的材料层。增强外延层SDr可以例如对应于图3B中的第一增强外延层SD1r。在一些实施方式中，在栅极图案GP之间形成增强外延层SDr可以导致增强外延层SDr的上表面具有圆锥形状。
参照图10，间隔物SP和接触部分CA可以在接触孔160中形成在增强外延层SDr上。间隔物SP可以形成在接触孔160的内壁上。间隔物SP可以包括例如SiO2、SiCN、SiCON和/或SiN中的至少一种。
之后，接触部分CA可以形成为在接触孔160内，并且在一些实施方式中，在接触孔160中的增强外延层SDr的上部和间隔物SP上填充接触孔160。接触部分CA可以对应于图3B的第一接触部分CA1。接触部分CA可以包括导电柱CP和围绕导电柱CP的阻挡层BL。阻挡膜BL可以包括例如金属氮化物(例如Ti/TiN)，导电柱CP可以包括例如金属材料(例如钨)。
图11是示出包括根据本发明构思的一些实施方式的具有半导体器件的集成电路的电子装置300的配置的方框图。
具体地，电子装置300可以包括半导体芯片350。半导体芯片350可以包括处理器310、嵌入存储器320和高速缓冲存储器330。
处理器310可以包括一个或更多个处理器核Core 1至Core n。所述一个或更多个处理器核Core 1至Core n可以处理数据和/或信号。处理器核Core1至Core n可以包括根据本发明构思的实施方式的集成电路半导体器件200，并可以包括如参照图1所述的多个逻辑单元。
电子装置300可以使用处理的数据和/或信号来执行其功能。例如，处理器310可以是应用处理器。嵌入存储器320可以与处理器310交换第一数据DAT1。第一数据DAT1可以是由所述一个或更多个处理器核Core 1至Core n要处理或处理过的数据。嵌入存储器320可以管理第一数据DAT1。例如，嵌入存储器320可以缓冲第一数据DAT1。嵌入存储器320可以用作处理器310的缓冲存储器和/或运行存储器。
根据本发明构思的一些实施方式，电子装置300可以应用于可穿戴电子设备。可穿戴电子设备可以执行比其它类型的设备需要相对较少量计算的更多功能。当电子装置300应用于可穿戴电子设备时，嵌入存储器320可以不具有大的缓冲容量。
嵌入存储器320可以是静态随机存取存储器(SRAM)。SRAM可以比DRAM更快地操作。当SRAM嵌入在半导体芯片350中时，可以实现具有小尺寸且以高速操作的电子装置300。此外，当SRAM嵌入在半导体芯片350中时，可以减少电子装置300的有功功率的消耗。在一实施方式中，SRAM可以包括根据本发明构思的实施方式的集成电路半导体器件200。
高速缓冲存储器330可以与一个或更多个处理器核Core 1至Core n一起安装到半导体芯片350。高速缓冲存储器330可以存储高速缓存数据DATc。高速缓存数据DATc可以是由一个或更多个处理器核Core 1至Core n使用的数据。高速缓冲存储器330可以具有小的存储容量，但是可以以非常高的速度操作。在一些实施方式中，高速缓冲存储器330可以包括根据本发明构思的一些实施方式的集成电路半导体器件200。高速缓冲存储器330可以包括SRAM。当提供高速缓冲存储器330时，可以减少处理器310访问嵌入存储器320的次数和时间。因此，当提供高速缓冲存储器330时，可以提高电子装置300的操作速度。
在图11中，高速缓冲存储器330被示出为与处理器310分开的部件。然而，高速缓冲存储器330可以配置为被包括在处理器310中。处理器310、嵌入存储器320和/或高速缓冲存储器330可以基于各种接口协议来传输数据。例如，处理器310、嵌入存储器320和/或高速缓冲存储器330可以基于以下接口协议中的一个或多个来传输数据：基于通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连(PCI)Express、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)，串行连接SCSI(SAS)、集成驱动电子设备(IDE)、通用闪存(UFS)等的接口协议。
图12是使用根据本发明构思的一些实施方式的集成电路半导体器件的SRAM单元的等效电路图。
具体地，图12的SRAM单元可以使用本发明构思的集成电路半导体器件200来实现。在本发明构思的实施方式中，SRAM单元可以应用于图11中描述的嵌入存储器320和/或高速缓冲存储器330。
SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。
第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管，而第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极(或第一源极/漏极区域)可以连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极(或第二源极/漏极区域)可以连接到电源线Vcc，并且第一下拉晶体管TD1的第二源极/漏极可以连接到接地线Vss。
第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以彼此电连接。因此，第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的相互联接的栅极可以对应于第一反相器的输入，并且第一节点N1可以对应于第一反相器的输出。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以联接到电源线Vcc，并且第二下拉晶体管TD2的第二源极/漏极可以联接到接地线Vss。
第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以彼此电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的相互联接的栅极可以对应于第二反相器的输入，第二节点N2可以对应于第二反相器的输出。
第一反相器和第二反相器可以结合以构成锁存结构。也就是，第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，并且第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。
第一存取晶体管TA1的第一源极/漏极可以联接到第一节点N1，并且第一存取晶体管TA1的第二源极/漏极可以联接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极区域可以联接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可以联接到第二位线BL2。第一存取晶体管TA1的栅极和第二存取晶体管TA2的栅极可以电连接到字线WL。因此，可以实现根据本发明构思的集成电路半导体器件的SRAM单元。
将理解，尽管这里使用术语“第一”、“第二”等来描述本发明构思的示例实施方式中的构件、区域、层、部分、部、部件和/或元件，但是构件、区域、层、部分、部、部件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区域、部分、部、部件或元件与另一构件、区域、部分、部、部件或元件区分开。因此，下面描述的第一构件、区域、部分、部、部件或元件也可以被称为第二构件、区域、部分、部、部件或元件，而没有脱离本发明构思的范围。例如，第一元件也可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件，而没有脱离本发明构思的范围。
为了便于描述，这里可以使用空间关系术语诸如“在…之下”、“在…下面”、“下”、“在…之上”、“上”等来描述一个元件或特征与另一个(些)元件或特征的如图所示的关系。将理解，除了附图所示的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“下面”或“之下”的元件将会取向为在其它元件或特征“之上”。因此，示范性术语“在…下面”可以涵盖之上和之下两种取向。器件可以采取其它取向(旋转90度或在其它取向)，这里所用的空间关系描述符被相应地解释。
这里使用的术语仅是为了描述特定实施方式的目的，而不旨在限制示例实施方式。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外明确地指示。还将理解的，如果在这里使用，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有与本发明构思所属的领域中的普通技术人员通常理解的含义相同的含义。还将理解的，术语诸如通用词典中定义的那些术语应当被解释为具有与它们在本说明书的上下文和相关领域中的含义一致的含义，而不应被解释为理想化的或过度形式化的含义，除非这里明确地如此限定。
当某个示例实施方式可以被不同地实施时，特定工艺顺序可以与所述的顺序不同地执行。例如，两个相继描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
在附图中，由例如制造技术和/或公差导致的图示形状的变化是可预期的。因此，本发明构思的示例实施方式不应被解释为限于这里示出的区域的特定形状，而是可以被解释为包括例如由制造工艺导致的形状偏差。例如，示出为矩形形状的被蚀刻区域可以是倒圆或特定曲率的形状。因此，附图中示出的区域在本质上是示意的，附图中示出的区域的形状旨在示出器件的区域的特定形状，而不旨在限制本发明构思的范围。如这里所用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。表述诸如“…中的至少一个”，当在一列元件之后时，修饰整列元件而不是修饰该列中的单个元件。
将理解，当一元件被称为“连接”或“联接”到另一个元件时，它可以直接连接或联接到另一个元件，或者可以存在居间的元件。相反，当一元件被称为“直接连接”或“直接联接”到另一个元件时，不存在居间的元件。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”，“在......上”与“直接在...上”)。
相同的参考数字始终指代相同的元件。因此，相同或相似的参考数字可以参照其它附图来描述，即使它们在相应的附图中没有被提及或描述。此外，没有由附图标记表示的元件可以参照其它附图来描述。
尽管已经参照本发明构思的示例实施方式具体示出和描述了本发明构思，但是本领域技术人员将理解，各种修改、置换和其它等同实施方式是可能的。可以理解，上述实施方式在所有的方面上是说明性的而非限制性的。本发明构思的技术保护范围将由权利要求书的技术精神限定。
本申请要求于2018年2月9日在韩国知识产权局提交的韩国专利申请第10-2018-0016570号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种集成电路半导体器件，包括：
第一区域，在第一方向上延伸并具有第一有源图案，该第一有源图案具有多个第一突出部分和多个第一凹陷部分；
第二区域，在所述第一方向上延伸并具有第二有源图案，该第二有源图案具有多个第二突出部分和多个第二凹陷部分；
第一栅极图案，在所述第一区域中在与所述第一方向交叉的第二方向上延伸，其中所述第一栅极图案在所述多个第一突出部分当中的相应第一突出部分上并彼此间隔开；
第二栅极图案，在所述第二区域中在所述第二方向上延伸，其中所述第二栅极图案在所述多个第二突出部分当中的相应第二突出部分上并彼此间隔开；
第一源极/漏极区域，在所述第一有源图案的所述多个第一凹陷部分当中的第一凹陷部分上，其中所述第一源极/漏极区域在所述第一区域中的所述第一栅极图案中的两个之间并包括在所述第一源极/漏极区域的上部处的第一增强外延层；以及
第二源极/漏极区域，在所述第二有源图案的所述多个第二凹陷部分当中的第二凹陷部分上，
其中所述第二源极/漏极区域在所述第二区域中的所述第二栅极图案中的两个之间并包括第二增强外延层，该第二增强外延层具有与所述第一增强外延层的第一外延生长表面不同地成形的第二外延生长表面，
其中所述第一源极/漏极区域和所述第二源极/漏极区域包括多个基底外延层，以及
其中所述多个基底外延层中的至少一个第一基底外延层具有与所述多个基底外延层中的第二基底外延层不同的杂质浓度。
2.根据权利要求1所述的集成电路半导体器件，其中所述第一区域中的所述第一栅极图案中相邻的第一栅极图案的最靠近部分在所述第一方向上彼此间隔开第一距离，
其中所述第二区域中的所述第二栅极图案中相邻的第二栅极图案的最靠近部分在所述第一方向上彼此间隔开第二距离，并且
其中所述第一距离小于所述第二距离。
3.根据权利要求1所述的集成电路半导体器件，其中所述第一增强外延层的最上表面和所述第二增强外延层的最上表面分别定位得高于所述第一栅极图案的下表面和所述第二栅极图案的下表面。
4.根据权利要求1所述的集成电路半导体器件，其中所述第一增强外延层的最下表面和所述第二增强外延层的最下表面分别定位得低于所述第一有源图案的所述多个第一突出部分的上表面和所述第二有源图案的所述多个第二突出部分的上表面。
5.根据权利要求1所述的集成电路半导体器件，其中所述第一外延生长表面包括尖峰形状。
6.根据权利要求1所述的集成电路半导体器件，其中所述第二外延生长表面包括平面形状。
7.根据权利要求1所述的集成电路半导体器件，其中所述第一增强外延层和所述第二增强外延层在所述基底外延层的凹陷的上表面上的外延凹陷部分上。
8.根据权利要求1所述的集成电路半导体器件，其中第一接触部分连接到所述第一源极/漏极区域的所述第一增强外延层，并且
其中第二接触部分连接到所述第二源极/漏极区域的所述第二增强外延层。
9.一种集成电路半导体器件，包括：
基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有多个第一突出部分和第一深度的多个第一凹陷部分，该第二有源图案在所述第一方向上延伸并具有多个第二突出部分和第二深度的多个第二凹陷部分，其中所述第二深度大于所述第一深度；
第一栅极图案，在与所述第一方向交叉的第二方向上延伸并在所述多个第一突出部分当中的相应第一突出部分上，其中所述第一栅极图案中相邻的第一栅极图案的最靠近部分彼此间隔开第一距离；
第二栅极图案，在所述第二方向上延伸并在所述多个第二突出部分当中的相应第二突出部分上，其中所述第二栅极图案中相邻的第二栅极图案的最靠近部分彼此间隔开等于所述第一距离的第二距离；
第一源极/漏极区域，在所述第一有源图案的所述多个第一凹陷部分当中的第一凹陷部分上且在所述第一栅极图案中的两个之间，其中所述第一源极/漏极区域包括在其上部的第一增强外延层；以及
第二源极/漏极区域，在所述第二有源图案的所述多个第二凹陷部分当中的第二凹陷部分上且在所述第二栅极图案中的两个之间，其中所述第二源极/漏极区域包括在其上部的第二增强外延层。
10.根据权利要求9所述的集成电路半导体器件，其中所述第一有源图案包括在所述第一方向上重复地形成的所述多个第一突出部分和所述多个第一凹陷部分，并且
其中所述第二有源图案包括在第一方向上重复地形成的所述多个第二突出部分和所述多个第二凹陷部分。
11.根据权利要求9所述的集成电路半导体器件，其中第一接触部分连接到所述第一源极/漏极区域的所述第一增强外延层，并且
其中第二接触部分连接到所述第二源极/漏极区域的所述第二增强外延层。
12.根据权利要求9所述的集成电路半导体器件，其中所述第一增强外延层和所述第二增强外延层的最上表面分别高于所述第一栅极图案和所述第二栅极图案的下表面。
13.根据权利要求9所述的集成电路半导体器件，其中所述第一增强外延层的最下表面和所述第二增强外延层的最下表面分别位于所述第一有源图案的所述多个第一突出部分的上表面和所述第二有源图案的所述多个第二突出部分的上表面下面。
14.根据权利要求9所述的集成电路半导体器件，其中所述第一增强外延层和所述第二增强外延层包括尖峰形状的上外延生长表面。
15.根据权利要求9所述的集成电路半导体器件，其中所述第一源极/漏极区域包括第一基底外延层，所述第一基底外延层中的至少一个具有与所述第一基底外延层中的另一个不同的杂质浓度，
其中所述第一增强外延层在所述第一基底外延层的第一外延凹陷部分上，
其中所述第二源极/漏极区域包括第二基底外延层，所述第二基底外延层中的至少一个具有与所述第二基底外延层中的另一个不同的杂质浓度，并且
其中所述第二增强外延层在所述第二基底外延层的第二外延凹陷部分上。
16.一种集成电路半导体器件，包括：
基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有多个第一突出部分和多个第一凹陷部分，该第二有源图案在所述第一方向上延伸并具有多个第二突出部分和多个第二凹陷部分；
第一栅极图案，在与所述第一方向交叉的第二方向上延伸并在所述多个第一突出部分当中的相应第一突出部分上；
第二栅极图案，在所述第二方向上延伸并在所述多个第二突出部分当中的相应第二突出部分上；
第一源极/漏极区域，在所述第一有源图案的所述多个第一凹陷部分当中的第一凹陷部分上且在所述第一栅极图案中的两个之间，其中所述第一源极/漏极区域包括在其上部的第一增强外延层；以及
第二源极/漏极区域，在所述第二有源图案的所述多个第二凹陷部分当中的第二凹陷部分上且在所述第二栅极图案中的两个之间，其中所述第二源极/漏极区域包括在其上部的第二增强外延层，
其中所述第一增强外延层具有尖峰形状的第一上外延生长表面，并且
其中所述第二增强外延层具有平面形状的第二上外延生长表面。
17.根据权利要求16所述的集成电路半导体器件，其中第一接触部分连接到所述第一源极/漏极区域的所述第一增强外延层，并且
其中第二接触部分连接到所述第二源极/漏极区域的所述第二增强外延层。
18.根据权利要求16所述的集成电路半导体器件，其中所述第一凹陷部分具有距所述多个第一突出部分中的相邻第一突出部分的上表面的第一深度，
其中所述第二凹陷部分具有距所述多个第二突出部分中的相邻第二突出部分的上表面的第二深度，
其中所述第二深度大于所述第一深度。
19.根据权利要求16所述的集成电路半导体器件，其中所述第一栅极图案中相邻的第一栅极图案的最靠近部分彼此间隔开第一距离，以及
其中所述第二栅极图案中相邻的第二栅极图案的最靠近部分彼此间隔开第二距离，所述第二距离大于所述第一距离。
20.根据权利要求16所述的集成电路半导体器件，其中所述第一源极/漏极区域和所述第二源极/漏极区域中的至少一个包括在第二基底外延层上的第一基底外延层，所述第一基底外延层具有第一杂质浓度并且所述第二基底外延层具有第二杂质浓度，以及
其中所述第一杂质浓度不同于所述第二杂质浓度。
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