KR20210067818A - 그래핀 반도체 접합 소자 - Google Patents

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김소영
김기영
이병훈
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Abstract

본 발명은 그래핀 엣지부와 반도체가 접촉되지 않는 구조를 가지는 그래핀 반도체 접합 소자에 관한 것으로서, 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 기판 상에 위치하되, 상기 게이트 전극을 덮도록 위치하는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 그래핀층; 상기 그래핀층 상에 위치하되, 상기 그래핀층의 엣지부에 접합하지 않도록 위치하는 반도체층; 상기 반도체층 상에 위치하는 드레인 전극; 및 상기 그래핀층 상에 위치하되, 상기 반도체층과 이격하여 위치하는 소스 전극을 포함하는 그래핀 반도체 접합 소자를 제공한다.

Description

그래핀 반도체 접합 소자{Graphene semiconductor junction device}
본 발명은 그래핀 반도체 접합 소자에 관한 것으로서, 더욱 상세하게는, 그래핀 엣지부와 반도체가 접촉되지 않는 구조를 가지는 그래핀 반도체 접합 소자에 관한 것이다.
그래핀은 탄소 원자의 2차원 육각형 sp2 결합체로서 무 질량 디락 페르미온(massless Dirac fermion)처럼 거동하는 전자 및 상온 이상 홀효과(anomalous hall effect) 등의 흥미로운 물리적, 전기적 특성이 보고되고 있다. 특히, 그래핀은 밴드갭은 0에 가까우며, 페르미 레벨에 대해 극히 낮은 범위 내에서 전도대와 자전대가 원뿔 형상을 가지는 것에 의해, 그래핀/반도체 이종 접합에 의해 쇼트키 베리어(Schottky Barrier)를 형성한다.
이러한 그래핀/반도체 이종 접합 소자는 게이트 전극에 전압을 가해 그래핀 페르미 레벨(graphene Fermi level)을 움직여 베리어 높이(barrier height)를 조절하여 103 이상의 높은 전류비를 가지기 때문에, 로직 회로에 적용하기 용이하다.
그러나 상술한 스위칭 소자로서의 그래핀/반도체 이종 접합 소자에서 그래핀의 엣지부가 반도체와 접촉하는 경우, 그래핀 엣지부 반도체 접합부가 반도체 내에서 페르미 레벨 고정 사이트(Fermi level pinning site)로 작용하게 되어, 추가적인 에너지 스테이트(energy state)가 발생하게 되어, 온/오프 비 및 전압 레벨이 저하되는 문제점을 가진다.
대한민국 공개특허 제2018-0052895호
따라서 상술한 종래기술의 문제점을 해결하기 위한 본 발명의 일 실시예는, 그래핀 엣지부와 반도체가 접촉되지 않는 구조를 가지는 것에 의해, 반도체 내에서 페르미 레벨 고정 사이트(Fermi level pinning site)가 발생하지 않도록 함으로서, 추가적인 에너지 스테이트(energy state)가 발생하지 않도록 함으로써, 온/오프 비 및 전압 레벨을 현저히 향상시킬 수 있도록 하는 그래핀 반도체 접합 소자를 제공하는 것을 해결하고자 하는 과제로 한다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예는, 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 기판 상에 위치하되, 상기 게이트 전극을 덮도록 위치하는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 그래핀층; 상기 그래핀층 상에 위치하되, 상기 그래핀층의 엣지부에 접합하지 않도록 위치하는 반도체층; 상기 반도체층 상에 위치하는 드레인 전극; 및 상기 그래핀층 상에 위치하되, 상기 반도체층과 이격하여 위치하는 소스 전극을 포함하는 그래핀 반도체 접합 소자를 제공한다.
상기 기판은 사파이어(Al2O3), ZnO, Si, GaAs, SiC, InO, SiO2, 또는 GaN 중 어느 하나로 형성되는 것을 특징으로 한다.
상기 게이트 전극은 금속 또는 도전성 산화물을 포함하는 것을 특징으로 한다.
상기 반도체층의 하부면적은 상기 그래핀층의 상부 면적보다 작은 것을 특징으로 한다.
상기 반도체층은 상기 그래핀층의 상부면에만 접합한 구조인 것을 특징으로 한다.
상기 반도체층은 ZnO, Si, Ge, DNTT, WS2, WSe2 또는 MoS2 중 어느 하나의 소재로 형성되는- 것을 특징으로 한다.
상기 소스 전극 또는 상기 드레인 전극은 전기적으로 연결되어 있는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예는, 그래핀층; 및 상기 그래핀층과 접합하는 반도체층을 포함하고, 상기 그래핀층의 엣지부는 상기 반도체층과 접합하는 면이 없는 것을 특징으로 하는 그래핀 반도체 접합소자를 제공한다.
상기 반도체층의 하부면적은 상기 그래핀층의 상부 면적보다 작은 것을 특징으로 한다.
상기 반도체층은 상기 그래핀층의 상부면에만 접합한 구조인 것을 특징으로 한다.
상기 반도체층은 ZnO, Si, Ge, DNTT, WS2, WSe2 또는 MoS2 중 어느 하나의 소재로 형성되는 것을 특징으로 한다.
본 발명의 실시예에 따르는 그래핀 반도체 접합 소자는, 그래핀 엣지부와 반도체가 접촉되지 않는 구조를 가지는 것에 의해, 반도체 내에서 페르미 레벨 고정 사이트(Fermi level pinning site)가 발생하지 않도록 함으로서, 추가적인 에너지 스테이트(energy state)가 발생하지 않도록 함으로써, 온/오프 비 및 전압 레벨을 현저히 향상시키는 효과를 제공한다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예의 그래핀 반도체 접합소자(100)의 단면도.
도 2는 본 발명의 일 실시예의 그래핀 반도체 접합소자(100)의 평면도.
도 3은 본 발명의 다른 실시예의 그래핀 반도체 접합소자(200)의 단면도.
도 4는 종래기술의 그래핀 엣지부 반도체 접촉부(53)를 가지는 그래핀 반도체 접합소자(300)의 단면도.
도 5는 도 4의 그래핀 반도체 접합 소자(300)에서의 그래핀 엣지부 반도체 접촉부(53)의 길이에 따른 게이트 전압-드레인 전류(a), 온오프비(b) 및 드레인 전류(c)의 측정 값을 나타내는 그래프.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예의 그래핀 반도체 접합소자(100)의 단면도이고, 도 2는 본 발명의 일 실시예의 그래핀 반도체 접합소자(100)의 평면도이다.
도 1 및 도 2와 같이, 상기 그래핀 반도체 접합 소자(100)는 하부 기판(11)과 상부 기판(12)으로 형성되는 기판(10), 상기 기판(10) 상에 위치하는 게이트 전극(30), 상기 기판(10) 상에 위치하되, 상기 게이트 전극(30)을 덮도록 위치하는 유전체 등으로 형성되는 게이트 절연층(40), 상기 게이트 절연층(40) 상에 위치하는 그래핀층(50), 상기 그래핀층(50) 상에 위치하되, 상기 그래핀층(50)의 엣지부(51)에 접합하지 않도록 위치하는 반도체층(60), 상기 반도체층(60) 상에 위치하는 드레인 전극(60) 및 상기 그래핀층(50) 상에 위치하되, 상기 반도체층(60)과 이격하여 위치하는 소스 전극(80)을 포함하는 스위칭 소자로 구성될 수 있다.
상기 그래핀 반도체 접합 소자(100)를 구성하는, 상기 기판(10)의 소재는 사파이어(Al2O3), ZnO, Si, GaAs, SiC, InO, SiO2, GaN 등을 포함할 수 있다.
그리고 상기 게이트 전극(30)은 금속 또는 도전성 산화물로 구성될 수 있다.
상기 반도체층(60)의 하부면적은 상기 그래핀층(50)의 상부 면적보다 작게 형성되는 것에 의해 상기 반도체층(60)의 저면이 그래핀층(50)의 상부면 내에 위치되는 것에 의해, 그래핀 엣지부(51)와 접촉되지 않도록 구성된다. 즉, 상기 반도체층(60)은 상기 그래핀층(50)의 상부면에만 접합한 구조를 갖는다.
이때, 상기 상기 상기 반도체층은 ZnO, Si, Ge, DNTT, WS2, WSe2 또는 MoS2 중 어느 하나의 소재로 형성될 수 있다.
상기 소스 전극(80) 또는 상기 드레인 전극(60)은 외부 장치와 전기적으로 연결되도록 적층 형성된다.
도 3은 본 발명의 다른 실시예의 그래핀 반도체 접합소자(200)의 단면도이다.
도 3과 같이, 본 발명의 다른 실시예의 그래핀 반도체 접합소자(200)는, 그래핀층(50) 및 상기 그래핀층(50)과 접합하는 반도체층(60)을 포함하고, 상기 그래핀층(50)의 엣지부(51)는 상기 반도체층(60)과 접합하는 면이 없는 구조를 가지도록 적층 형성되는 것을 특징으로 한다.
도 3의 그래핀 반도체 접합소자(300)의 경우에도 상기 반도체층(60)의 하부 면적은 상기 그래핀층(50)의 상부 면적보다 작도록 하여, 그래핀층(50)의 엣지부(51)가 상기 반도체층(60)과 접합되지 않도록 구성된다. 즉, 상기 반도체층(60)은 상기 그래핀층(50)의 상부면에만 접합한 구조를 가진다.
상기 반도체층은 ZnO, Si, Ge, DNTT(dinaphtho[2,3-b:2',3'-f]thieno[3,2-b]thiophene), WS2, WSe2 또는 MoS2 등의 소재로 적층 형성될 수 있다.
도 4는 종래기술의 그래핀 엣지부 반도체 접촉부(53)를 가지는 그래핀 반도체 접합소자(300)의 단면도이고, 도 5는 도 4의 그래핀 반도체 접합 소자(300)에서의 그래핀 엣지부 반도체 접촉부(53)의 길이에 따른 게이트 전압-드레인 전류(a), 온오프비(b) 및 드레인 전류(c)의 측정 값을 나타내는 그래프 이다.
도 4 및 도5와 같이, 종래기술의 그래핀 엣지부 반도체 접촉부(53)를 가지는 그래핀 반도체 접합소자(300)의 경우, 도 5와 같이, 그래핀 엣지부 반도체 접촉부(53)의 길이(contact edge length)가 길어질수록 게이트 전압(gate-voltage)에 따라 드레인 전류(drain current)(a), 온오프비(on/Off ratio)(b) 및 드레인 전류(c)의 측정 값이 모두 감소하게 된다.
그러나 본 발명의 실시예들의 그래핀 반도체 접합 소자(100, 200)의 경우에는 그래핀 엣지부 반도체 접촉부(53)가 형성되지 않는 것에 의해, 페르미 레벨 고정 사이트(Fermi level pinning site)가 형성되지 않게 되어, 도 5와 같은 게이트 전압(gate-voltage)에 따라 드레인 전류(drain current)(a), 온오프비(on/Off ratio)(b) 및 드레인 전류(c)가 감소하는 현상이 발생하지 않게 된다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300: 그래핀 반도체 접합 소자
10: 기판
11: 하부 기판
12: 상부 기판(SiO2)
30: 게이트전극
40: 게이트 절연층
50: 그래핀층
51: 엣지부(그래핀 엣지부)
53: 그래핀 엣지부 반도체 접촉부
60: 반도체층
70: 드레인 전극
80: 소스 전극

Claims (11)

  1. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 기판 상에 위치하되, 상기 게이트 전극을 덮도록 위치하는 게이트 절연층;
    상기 게이트 절연층 상에 위치하는 그래핀층;
    상기 그래핀층 상에 위치하되, 상기 그래핀층의 엣지부에 접합하지 않도록 위치하는 반도체층;
    상기 반도체층 상에 위치하는 드레인 전극; 및
    상기 그래핀층 상에 위치하되, 상기 반도체층과 이격하여 위치하는 소스 전극을 포함하는 그래핀 반도체 접합 소자.
  2. 제1항에 있어서,
    상기 기판은 사파이어 Al2O3, ZnO, Si, GaAs, SiC, InO, SiO2 또는 GaN 중 어느 하나의 소재로 형성되는 것을 특징으로 하는 그래핀 반도체 접합 소자.
  3. 제1항에 있어서,
    상기 게이트 전극은 금속 또는 도전성 산화물을 포함하는 것을 특징으로 하는 그래핀 반도체 접합 소자.
  4. 제1항에 있어서,
    상기 반도체층의 하부면적은 상기 그래핀층의 상부 면적보다 작은 것을 특징으로 하는 그래핀 반도체 접합 소자.
  5. 제1항에 있어서,
    상기 반도체층은 상기 그래핀층의 상부면에만 접합한 구조인 것을 특징으로 하는 그래핀 반도체 접합 소자.
  6. 제1항에 있어서,
    상기 반도체층은 ZnO, Si, Ge, DNTT, WS2, WSe2 또는 MoS2 중 어느 하나의 소재로 형성되는 것을 특징으로 하는 그래핀 반도체 접합소자.
  7. 제1항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극은 전기적으로 연결되어 있는 것을 특징으로 하는 그래핀 반도체 접합소자.
  8. 그래핀층; 및
    상기 그래핀층과 접합하는 반도체층을 포함하고,
    상기 그래핀층의 엣지부는 상기 반도체층과 접합하는 면이 없는 것을 특징으로 하는 그래핀 반도체 접합소자.
  9. 제8항에 있어서,
    상기 반도체층의 하부면적은 상기 그래핀층의 상부 면적보다 작은 것을 특징으로 하는 그래핀 반도체 접합 소자.
  10. 제8항에 있어서,
    상기 반도체층은 상기 그래핀층의 상부면에만 접합한 구조인 것을 특징으로 하는 그래핀 반도체 접합 소자.
  11. 제8항에 있어서,
    상기 반도체층은 ZnO, Si, Ge, DNTT, WS2, WSe2 또는 MoS2 중 어느 하나의 소재로 적층 형성되는 것을 특징으로 하는 그래핀 반도체 접합 소자.
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