KR20090074530A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 비트 라인의 저항을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈 하단부의 측벽에 게이트를 형성하는 단계; 상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계; 및 상기 제2홈 내에 에피층으로 이루어진 비트 라인을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트 라인의 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인(Bit Line), 워드 라인(Word Line), 캐패시터(Capacitor)의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다. 그 중 하나의 방법으로서, 소오스 영역 및 드레인 영역을 활성 영역 내에 각각 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터 구조를 적용한 반도체 소자가 제안되었다.
상기 수직형 채널을 갖는 트랜지스터는 반도체 기판 내에 형성된 홈의 측벽에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성하고, 상기 게이트를 중심으로 하여 상기 홈의 상하에 각각 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 수직형 트랜지스터가 형성된다. 그러므로, 상기 수직형 트랜지스터의 경우에는 트랜지스터의 면적을 감소시 키더라도 채널 길이에 구애받지 않는다.
이와 같은 수직형 트랜지스터를 구비한 반도체 소자를 구현하는 데 있어서, 비트 라인을 셀의 소자분리 영역에 매립하는 매몰형 비트 라인(buried bit line) 구조로 형성하는 기술이 제안된 바 있다.
이하에서는, 종래 기술에 따른 매몰형 비트 라인 구조를 갖는 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판을 공지의 포토(Photo) 공정을 통해 소정 깊이만큼 비등방성 식각하여 수직형 홈을 형성한다. 그런 다음, 상기 수직형 홈의 측벽에 스페이서를 형성한다. 상기 스페이서를 식각 마스크로 하여 수직형 홈 저면의 노출된 반도체 기판 부분을 등방성 식각하여 구형 홈을 형성하며, 그 결과, 상기 수직형 홈과 그 아래 배치되는 구형 홈을 포함한 벌브형 홈이 형성된다. 상기 구형 홈은 상기 수직형 홈의 폭 보다 큰 폭을 갖는다.
그리고 나서, 상기 구형 홈 측벽의 반도체 기판 상에 게이트 절연막과 게이트 도전막을 포함하는 환형 게이트를 형성한다. 이어서, 상기 환형 게이트에 인접한 소정 영역에 이온주입을 수행하여 상기 환형 게이트와 콘택하는 접합 영역을 형성한다. 다음으로, 상기 환형 게이트를 포함한 구형 홈 아래의 반도체 기판 부분 내에 상기 접합 영역과 콘택하는 매몰 비트 라인을 형성한다. 상기 매몰 비트 라인은 이온주입 공정으로 형성한다.
한편, 이온주입 공정으로 형성하는 매몰 비트 라인의 저항을 감소시키기 위해 상기 이온주입 공정의 도우즈를 증가시키는 방법이 제안된 바 있다. 그러나, 이 경우에는 높은 도우즈의 이온주입 공정으로 인해 상기 매몰 비트 라인이 반도체 기판 내에서 넓은 부피로 형성된다. 그 결과, 수직형 채널 영역이 상기 매몰 비트 라인에 의해 차단되며, 이 때문에, 플로팅 바디 효과(Floating Body effect)가 유발된다. 그러므로, 상기 매몰 비트 라인의 저항을 개선하기 위해 이온주입 공정의 도우즈를 증가시키는 종래의 방법은 적용하기 곤란하다.
본 발명은 비트 라인의 저항을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈 하단부의 측벽에 게이트를 형성하는 단계; 상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계; 및 상기 제2홈 내에 에피층으로 이루어진 비트 라인을 형성하는 단계;를 포함한다.
상기 제1홈은 상단부보다 하단부에서 넓은 폭을 갖도록 형성한다.
상기 제1홈을 형성하는 단계는, 상기 게이트를 포함한 제1홈의 측벽에 스페이서를 형성하는 단계; 상기 노출된 제1홈 저면의 반도체 기판 부분을 비등방성 식각하는 단계; 및 상기 비등방성 식각된 반도체 기판 부분을 등방성 식각하는 단계;를 포함한다.
상기 게이트를 형성하는 단계 후, 그리고, 상기 제2홈을 형성하는 단계 전, 상기 게이트를 포함한 제1홈 아래의 반도체 기판 부분 내에 비트 라인 이온주입층을 형성하는 단계;를 더 포함한다.
상기 비트 라인 이온주입층은 1×1017∼1×10이온/cm3의 농도를 갖는다.
상기 제2홈을 형성하는 단계는, 상기 게이트를 포함한 제1홈의 측벽에 스페이서를 형성하는 단계; 상기 노출된 제1홈 저면의 반도체 기판 부분을 비등방성 식각하는 단계; 및 상기 비등방성 식각된 반도체 기판 부분을 등방성 식각하는 단계;를 포함한다.
상기 스페이서는 10∼500Å의 두께를 갖도록 형성한다.
상기 제2홈은 50∼1000Å의 깊이를 갖도록 형성한다.
상기 비트 라인은 도핑된 에피층으로 형성한다.
상기 비트 라인은 1×1019∼1×1023이온/cm3의 도핑 농도를 갖는다.
상기 비트 라인을 형성하는 단계 후, 상기 제1홈 저면의 비트 라인 및 그 아래의 반도체 기판 부분을 식각하여 비트 라인 분리용 트렌치를 형성하는 단계; 및 상기 비트 라인 분리용 트렌치를 매립하도록 절연막을 형성하는 단계;를 더 포함한다.
본 발명은 비트 라인 예정 영역을 식각하여 홈을 형성한 후에 홈 내에 고농도의 에피층으로 이루어진 매몰 비트 라인을 형성함으로써, 상기 매몰 비트 라인의 저항을 개선할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 매몰 비트 라인을 상기 홈에 의해 한정된 반도체 기판 부분 내에 형성함으로써, 상기 매몰 비트 라인에 의해 채널 영역이 차단되는 것을 방지할 수 있으며, 이에 따라, 플로팅 바디 효과(Floating Body effect)를 억제할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 접합 영역(102)과 채널 영역(104)이 형성된 반도체 기판(100)을 마련한다. 상기 접합 영역(102)과 채널 영역(104)은 상기 반도체 기판(100)의 표면으로부터 차례로 형성된다.
도 1b를 참조하면, 상기 접합 영역(102)과 채널 영역(104)이 형성된 반도체 기판(100) 상에 상기 반도체 기판(100)의 일부분을 노출시키는 마스크 패턴(106)을 형성한다. 상기 마스크 패턴(106)은, 예컨대, 패드 산화막과 패드 질화막의 적층 구조를 포함한다. 계속해서, 상기 마스크 패턴(106)을 식각 마스크로 이용해서 노출된 반도체 기판(100) 부분을 비등방성 식각한다.
도 1c를 참조하면, 상기 마스크 패턴(106)의 측벽 및 상기 비등방성 식각된 반도체 기판 부분의 측벽 상에 제1스페이서(108)를 형성한다. 상기 제1스페이서(108)를 포함한 마스크 패턴(106)을 식각 마스크로 이용해서 제1홈(H1)의 저면의 반도체 기판(100) 부분을 등방성 식각하여 게이트용 제1홈(H1)을 형성한다. 상기 게이트용 제1홈(H1)은 상단부보다 하단부에서 넓은 폭을 갖도록 형성한다.
도 1d를 참조하면, 상기 게이트용 제1홈(H1)이 형성된 반도체 기판(100)의 표면 상에 게이트 절연막(110)을 형성한 후, 상기 게이트 절연막(110) 상에 게이트 도전막(112)을 형성한다. 그리고 나서, 상기 게이트 도전막(112) 및 게이트 절연막(110)을 식각하여 상기 게이트용 제1홈(H) 하단부의 측벽에 게이트(G)를 형성한다. 상기 게이트(G)를 형성하기 위한 식각은 비등방성 식각 방식으로 수행함이 바람직하며, 상기 게이트(G)는 상기 게이트용 제1홈(H) 하단부의 측벽을 감싸는 환형으로 형성한다.
도 1e를 참조하면, 상기 게이트(G)를 포함한 게이트용 제1홈(H1) 아래의 반도체 기판(100) 부분 내에 비트 라인 이온주입층(114)을 형성한다. 상기 비트 라인 이온주입층(114)은, 바람직하게, 1×1017∼1×1019이온/cm3의 농도를 갖도록 형성한다.
도 1f를 참조하면, 상기 제1스페이서(108) 및 상기 게이트(G)를 포함한 게이트용 제1홈(H1)의 측벽에 제2스페이서(116)를 형성한다. 상기 제2스페이서(116)는, 예컨대, 10∼500Å의 두께를 갖도록 형성한다.
이어서, 상기 제2스페이서(116)에 의해 노출된 게이트용 제1홈(H1) 저면의 반도체 기판(100) 부분, 즉, 비트 라인 이온주입층(114)을 포함한 반도체 기판(100) 부분을 비등방성 식각한다. 그런 다음, 상기 비등방성 식각된 반도체 기 판(100) 부분을 등방성 식각하여 비트 라인용 제2홈(H2)을 형성한다. 상기 비트 라인용 제2홈(H2)은,예컨대, 50∼1000Å의 깊이를 갖도록 형성한다.
도 1g를 참조하면, 상기 비트 라인용 제2홈(H2) 내에 에피층, 바람직하게, 상기 비트 라인 이온주입층(114)보다 고농도로 도핑된 에피층으로 이루어진 매몰 비트 라인(118)을 형성한다. 즉, 상기 매몰 비트 라인(118)은 반도체 기판(100) 내에 한정된 비트 라인용 제2홈(H2) 내에 종래보다 높은, 예컨대, 1×1019∼1×1023이온/cm3의 도핑 농도를 갖도록 형성한다.
도 1h를 참조하면, 상기 게이트용 제1홈(H1) 저면의 매몰 비트 라인(118) 및 그 아래의 반도체 기판(100) 부분을 식각하여 비트 라인 분리용 트렌치(T)를 형성한다. 상기 비트 라인 분리용 트렌치(T)는, 예컨대, 비등방성 식각을 통해 형성하며, 바람직하게, 상기 매몰 비트 라인(118)의 중심 부분에 형성한다.
도 1i를 참조하면, 상기 비트 라인 분리용 트렌치(T)를 포함한 반도체 기판(100) 상에 절연막을 형성한다. 그리고 나서, 상기 절연막을 식각하여 상기 비트 라인 분리용 트렌치(T) 내에 비트 라인 분리용 절연막(120)을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조를 완성한다.
이와 같이, 본 발명은 반도체 기판의 비트 라인 예정 영역을 식각하여 홈을 형성한 다음, 상기 반도체 기판의 한정된 부분인 홈 내에 고농도의 비트 라인을 형 성함으로써, 상기 비트 라인의 저항을 효과적으로 개선할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 비트 라인을 홈 내에 형성함으로써, 상기 비트 라인이 반도체 기판 내에서 넓은 부피로 확장되어 형성되는 것을 방지할 수 있으며, 이에 따라, 수직형 채널 영역이 상기 매몰 비트 라인에 의해 차단되어 유발되는 플로팅 바디 효과(Floating Body effect)를 억제할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 접합 영역
104 : 채널 영역 106 : 마스크 패턴
108 : 제1스페이서 H1 : 게이트용 제1홈
110 : 게이트 절연막 112 : 게이트 도전막
G : 게이트 114 : 비트 라인 이온주입층
116 : 제2스페이서 H2 : 비트 라인용 제2홈
118 : 비트 라인 T : 비트 라인 분리용 트렌치
120 : 비트 라인 분리용 절연막

Claims (11)

  1. 반도체 기판을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈 하단부의 측벽에 게이트를 형성하는 단계;
    상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계; 및
    상기 제2홈 내에 에피층으로 이루어진 비트 라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1홈은 상단부보다 하단부에서 넓은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1홈을 형성하는 단계는,
    반도체 기판을 비등방성 식각하는 단계; 및
    상기 비등방성 식각된 반도체 기판 부분의 저면을 등방성 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 제2홈을 형성하는 단계 전,
    상기 게이트를 포함한 제1홈 아래의 반도체 기판 부분 내에 비트 라인 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 비트 라인 이온주입층은 1×1017∼1×1019이온/cm3의 농도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2홈을 형성하는 단계는,
    상기 게이트를 포함한 제1홈의 측벽에 스페이서를 형성하는 단계;
    상기 노출된 제1홈 저면의 반도체 기판 부분을 비등방성 식각하는 단계; 및
    상기 비등방성 식각된 반도체 기판 부분을 등방성 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 스페이서는 10∼500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2홈은 50∼1000Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 비트 라인은 도핑된 에피층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 비트 라인은 1×1019∼1×1023이온/cm3의 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 비트 라인을 형성하는 단계 후,
    상기 제1홈 저면의 비트 라인 및 그 아래의 반도체 기판 부분을 식각하여 비트 라인 분리용 트렌치를 형성하는 단계; 및
    상기 비트 라인 분리용 트렌치를 매립하도록 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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