KR20110052068A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 매립 비트라인 형성 시 필라 패턴 측벽에 산화막 형성 시 산화막 상부와 하부의 두께를 상이하게 형성하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
도시하진 않았으나, 수직 채널 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 포토(Photo) 공정을 통해 반도체 기판의 셀 영역을 소정 깊이만큼 식각하여 상부 필라(Top pillar)를 형성한 후 상부 필라의 측벽을 둘러싸는 스페이서를 형성한다. 다음에, 그 스페이서를 식각 마스크로 사용하여 노출된 반도체 기판을 좀더 식각하여 트렌치를 형성한 후 그 트렌치에 대해 등방성 습식 식각 공정을 수행함으로써 상부 필라와 일체로 이루어지며 수직 방향으로 연장되는 하부 필라(Neck pillar)를 형성한다. 이때, 하부 필라는 상부 필라 보다 좁은 폭을 갖도록 형성된다.
다음에 하부 필라의 외주 측벽에 게이트 절연막 및 게이트 도전막으로 이루어진 써라운딩 게이트를 형성한 후 써라운딩 게이트에 인접한 반도체 기판에 이온주입을 수행하여 비트라인 불순물영역을 형성한다. 이어서, 불순물영역이 분리되는 깊이까지 반도체 기판을 식각하여 불순물영역이 분리된 매립 비트라인을 형성한다. 이때, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 트랜지스터를 갖는 반도체 소자를 완성한다.
그런데, 매립 비트라인 형성 시 비트라인과 기판 간의 저항값이 증가하는 문제가 발생한다. 이에 따라, 비트라인과 기판 간의 저항값을 줄이기 위해 측벽 산화막의 두께를 증가시키는 방법이 제안되었다. 그러나, 측벽 산화막의 두께가 증가됨에 따라 공간 마진이 감소하여 후속 매립공정이나 식각 공정에 어려움이 생긴다. 또한, 비트라인과 비트라인 간의 분리가 취약해지는 문제가 발생하는데, 이를 극복하기 위해 매립 비트라인의 깊이를 깊게 하는 방법이 제안되었다. 그러나, 매립 비트라인의 깊이를 깊게 형성하면 후속 공정에 부담을 주기 때문에 적용이 힘들다는 문제점이 있다.
본 발명은 필라 패턴 상부 및 하부의 측벽 산화막 두께가 상이하게 형성하여 소자의 특성을 개선하고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 매립 비트라인 영역을 정의하는 복수 개의 필라 패턴 및 트렌치를 형성하는 단계와, 상기 트렌치 내에 제 1 산화막을 형성하는 단계와, 상기 트렌치 저부의 상기 제 1 산화막을 제거하여 상기 반도체 기판을 노출시키는 단계와, 상기 노출된 반도체 기판 상부에 상기 제 1 산화막보다 두꺼운 제 2 산화막을 형성하는 단계와, 상기 필라 패턴 일측면의 상기 제 1 산화막을 일부 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 필라 패턴은 2500 ~2700Å의 높이로 형성하고, 상기 제 1 산화막은 70 ~ 80Å의 두께로 형성한다.
그리고, 상기 제 1 산화막 표면에 TiN막을 더 형성하고, 상기 TiN막은 TiCl4를 소스 가스로 하는 CVD 방법으로 형성한다. 상기 제 2 산화막은 250 ~ 270Å의 두께로 형성하며, 상기 제 2 산화막에 질화 공정을 진행하여 상기 제 2 산화막 표면을 제 1 질화막으로 변형시킨다.
그리고, 상기 콘택홀을 형성하는 단계는 상기 트렌치 저부에 폴리실리콘층을 매립하되, 상기 폴리실리콘층은 제 1 산화막과 일부 중첩되는 높이로 형성하고, 상 기 폴리실리콘층 상측으로 노출된 상기 제 1 산화막 측벽에 제 2 질화막을 형성한다. 그 다음, 상기 폴리실리콘층을 제거하고, 상기 제 1 질화막 및 제 2 질화막 사이의 상기 제 2 산화막을 제거하는 단계를 더 포함할 수 있다.
그리고, 상기 트렌치 저부의 상기 반도체 기판 내에 필드 스탑 이온주입 영역을 형성하는데, 상기 이온주입 영역은 BF2, B 및 이들의 조합 중 선택된 어느 하나를 이용한 이온 주입 공정을 진행하여 형성
본 발명에 따른 반도체 소자의 제조 방법을 더욱 구체적으로 설명하면 다음과 같다. 먼저, 반도체 기판을 식각하여 복수 개의 필라 패턴 및 트렌치를 형성하는 단계와, 상기 트렌치 내에 제 1 산화막 및 도전막의 적층막을 형성하는 단계와, 상기 트렌치 저부의 상기 적층막을 제거하여 상기 반도체 기판을 노출시키는 단계와, 상기 노출된 반도체 기판 표면에 상기 제 1 산화막보다 두꺼운 제 2 산화막을 형성하는 단계와, 상기 제 2 산화막 표면을 질화시켜 제 1 질화막을 형성하는 단계와, 상기 필라 패턴 일측면의 상기 도전막을 제거하여 상기 제 1 산화막을 노출시키는 단계와, 상기 트렌치 저부에 폴리실리콘층을 매립하되, 상기 폴리실리콘층은 제 1 산화막과 일부 중첩되는 높이로 형성하는 단계와, 상기 폴리실리콘층 상측으로 노출된 상기 제 1 산화막 표면에 제 2 질화막을 형성하는 단계와, 상기 폴리실리콘층을 제거하여 상기 필라 패턴 일측면에 상기 폴리실리콘층과 중첩되어 있던 상기 제 1 산화막을 노출시키는 단계와, 상기 제 1 질화막 및 제 2 질화막 사이에 노출된 제 1 산화막을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는 매립 비트라인 영역을 정의하는 복수 개의 필라 패턴 및 트렌치와, 상기 필라 패턴 측벽에 형성된 제 1 산화막과, 상기 트렌치 저부에 형성되며, 상기 제 1 산화막보다 두꺼운 두께로 형성된 제 2 산화막과, 상기 제 1 산화막 및 상기 제 2 산화막 사이에 상기 필라 패턴이 노출되어 형성된 콘택홀을 포함한다.
여기서, 상기 제 1 산화막은 70 ~ 80Å의 두께로 형성되며, 상기 제 2 산화막은 250 ~ 270Å의 두께로 형성된다. 그리고, 상기 제 1 산화막 및 제 2 산화막 표면에 질화막을 더 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 필라 패턴 상부의 측벽 산화막 두께를 얇게 형성함으로써, 공정 마진을 확보할 수 있다.
둘째, 필라 패턴 하부의 측벽 산화막 두께를 상부의 측벽 산화막 두께에 비해 두껍게 형성함으로써, 비트라인 저항값의 감소로 센싱 마진을 향상시킬 수 있다.
셋째, 필라 패턴 상부 및 하부의 측벽 산화막 두께를 상이하게 형성함으로써, 상부는 공정 마진을 확보하고 하부는 센싱 마진을 향상시켜 소자의 리프레쉬 특성을 향상시키는 효과를 얻을 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 수직채널 트랜지스터 형성을 위한 하드마스크 패턴(110)을 형성한다. 여기서, 하드마스크 패턴(110)은 매립 비트라인을 형성하기 위한 것으로, 라인 타입(Line Type)으로 형성하는 것이 바람직하다.
다음에, 하드마스크 패턴(110)을 배리어로 반도체 기판(100)을 식각하여 복수 개의 필라 패턴(100a)을 형성한다. 이때, 필라 패턴(100a)은 반도체 기판(100) 상측으로부터 2500 ~2700Å의 깊이만큼 식각하여 형성한다. 이때, 필라 패턴(100a)들 사이의 식각된 부분을 트렌치(113)라고 정의한다.
다음에, 1차 산화공정(Oxidation)을 진행하여 트렌치(113) 내에 제 1 산화막(115)을 형성한다. 여기서, 제 1 산화막(115)은 반도체 기판(100)의 실리콘층이 산화되어 형성되며, 70 ~ 80Å의 두께로 형성된다.
그 다음, 제 1 산화막(115)을 포함하는 전체 표면에 도전막(120)을 증착한다. 여기서, 도전막(120)은 50 ~ 60Å 두께의 TiN막으로 형성한다. 이때. TiN막은 TiCl4를 소스 가스로 하는 CVD 방법으로 형성한다.
도 1b를 참조하면, 트렌치(113) 저부의 도전막(120)을 제거하여 제 1 산화막(115)을 노출시킨다. 그 다음, BOE용액을 이용한 세정 공정을 진행하여 노출된 제 1 산화막(115)을 제거한다. 이로 인해, 트렌치(113) 저부의 반도체 기판(100)이 노출된다.
도 1c를 참조하면, 2차 산화공정을 진행하여 트렌치(113) 저부의 노출된 반도체 기판(100) 표면에 제 2 산화막(130)을 형성한다. 여기서, 제 2 산화막(130)은 제 1 산화막(115)보다 두껍게 형성하는 것이 바람직하다. 예컨대, 제 2 산화막(130)은 250 ~ 270Å의 두께로 형성한다. 이와 같이, 트렌치(113) 저부에만 산화막을 두껍게 형성하는 이유는 필라 패턴 상부와 저부에 형성된 산화막이 모두 두껍게 형성되면 후속으로 진행되는 매립 공정이나 식각 공정을 용이하게 진행할 수 없기 때문이다.
도 1d를 참조하면, NH3 소스 가스를 사용한 질화공정(Nitradation)을 진행하여 제 2 산화막(130) 표면을 제 1 질화막(135)으로 변형시킨다. 이때, 변형되는 제 1 질화막(135)의 두께는 50 ~ 60Å인 것이 바람직하다.
다음에, 이온 주입 공정을 진행하여 트렌치(113) 하부에 필드스탑 이온주입영역(미도시)을 형성한다. 이때, 상기 이온주입 공정은 BF2, B 및 이들의 조합 중 선택된 어느 하나를 사용하여 진행하며, 상기 필드스탑 이온주입영역(미도시)은 비트라인 간의 누설전류 발생을 방지하기 위해 형성한다.
도 1e를 참조하면, 필라 패턴(100a) 및 트렌치(113)을 포함하는 전체 상부에 제 1 폴리실리콘층(140)을 형성한 후 하드마스크 패턴(110)이 노출될때까지 평탄화 식각한다. 다음에, 제 1 폴리실리콘층(140) 및 하드마스크 패턴(110) 상부에 필라 패턴(100a)의 일측면이 오픈되는 마스크 패턴(미도시)을 형성한다.
그 다음, 상기 마스크 패턴(미도시)을 배리어로 제 1 폴리실리콘층(140)을 식각하여 필라 패턴(100a) 일측면의 도전막(120)을 노출시킨다. 이때, 트렌치(113) 저부의 제 1 질화막(135)이 일부 노출될 수 있다. 그리고, 상기 노출된 도전막(120)을 제거하여 하드마스크 패턴(110) 및 제 1 산화막(115)을 노출시킨 후 상기 마스크 패턴(미도시)을 제거한다. 여기서, 도전막(120)은 세정 공정을 진행하여 제거하는 것이 바람직하다.
도 1f를 참조하면, 제 1 폴리실리콘층(140)을 제거한 후 필라 패턴(100a) 및 트렌치(113)를 포함하는 전체 상부에 제 2 폴리실리콘층(145)을 형성한다. 다음에, 하드마스크 패턴(110)이 노출될때까지 제 2 폴리실리콘층(145)을 평탄화식각한다. 그 다음, 제 2 폴리실리콘층(145)을 더 식각하여 트렌치(113) 저부에만 제 2 폴리실리콘층(145)이 남도록 한다. 이때, 제 2 폴리실리콘층(145)은 제 1 산화막(115)와 일부 중첩되는 높이로 형성한다. 즉, 제 2 산화막(130) 상측보다 높게 형성되도록 한다.
그 다음, 제 2 폴리실리콘층(145)이 매립된 트렌치(113)를 포함하는 전체 표면에 제 2 질화막(150)을 증착한다. 이때, 제 2 질화막(150)은 퍼니스(Funace) 장비를 사용하여 증착하며, 그 두께가 50 ~ 60Å이 되도록 한다.
그 다음, 에치-백 공정을 진행하여 필라 패턴(110a) 및 하드마스크 패턴(110) 측벽에만 제 2 질화막(150)이 남겨지도록 한다.
도 1g를 참조하면, 제 2 폴리실리콘층(145)을 제거한다. 이때, 트렌치(113) 저부에 형성된 제 1 질화막(135)과 제 2 폴리실리콘층(145) 상측으로 형성된 제 2 질화막(150) 사이의 영역에는 제 1 산화막(115)만 형성되어 있다. 이에 따라, 제 2 폴리실리콘층(145)을 제거하면 필라 패턴(110a) 일측면의 일부 영역에는 제 1 산화막(115)이 노출된다.
다음에, 상기 노출된 제 1 산화막(115)을 제거하여 필라 패턴(110a) 일측면이 노출되는 콘택홀(155)을 형성한다. 여기서, 콘택홀(155)은 매립 비트라인 콘택홀로 사용된다.
상술한 바와 같이 매립 비트라인이 형성될 트렌치의 상부 및 하부의 산화막 두께를 다르게 형성하여 공정마진을 확보하고, 비트라인의 센싱 마진을 향상시키는 효과를 얻을 수 있다.
또한, 상기 도 1g를 참조하여 본 발명에 따른 반도체 소자를 설명하면 다음과 같다.
먼저, 매립 비트라인을 정의하는 필라 패턴(100a)이 구비되고, 필라 패턴(100a) 표면에 필라 패턴(100a) 일측면의 일부를 노출시키는 산화막(115, 130) 및 질화막(135, 150)의 적층 구조가 형성되어 있다. 여기서, 노출된 부분을 콘택홀(155)이라고 정의한다.
이때, 콘택홀(155) 상측으로 형성된 산화막(115)과 콘택홀 하측으로 형성된 산화막(130)의 두께는 상이하게 형성되어 있다. 구체적으로 설명하면, 콘택홀(155) 하측으로 형성된 산화막(130)은 콘택홀(155) 상측으로 형성된 산화막(115)에 비해 두껍게 형성된다.
상술한 바와 같이 매립 비트라인이 형성될 트렌치의 상부 및 하부의 산화막 두께를 다르게 형성하여 공정마진을 확보하고, 비트라인의 센싱 마진을 향상시키는 효과를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 100a : 필라 패턴
110 : 하드마스크 패턴 113 : 트렌치
115 : 제 1 산화막 120 : 도전막
130 : 제 2 산화막 135 : 제 1 질화막
140 : 제 1 폴리실리콘층 145 : 제 2 폴리실리콘층
150 : 제 2 질화막 155 : 콘택홀

Claims (15)

  1. 반도체 기판을 식각하여 매립 비트라인 영역을 정의하는 복수 개의 필라 패턴 및 트렌치를 형성하는 단계;
    상기 트렌치 내에 제 1 산화막을 형성하는 단계;
    상기 트렌치 저부의 상기 제 1 산화막을 제거하여 상기 반도체 기판을 노출시키는 단계;
    상기 노출된 반도체 기판 상부에 상기 제 1 산화막보다 두꺼운 제 2 산화막을 형성하는 단계; 및
    상기 필라 패턴 일측면의 상기 제 1 산화막을 일부 제거하여 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 필라 패턴은 2500 ~2700Å의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 산화막은 70 ~ 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 산화막 표면에 TiN막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 TiN막은 TiCl4를 소스 가스로 하는 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 산화막은 250 ~ 270Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 산화막 표면에 질화 공정을 진행하여 제 1 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 트렌치 저부에 폴리실리콘층을 매립하되, 상기 폴리실리콘층은 제 1 산 화막과 일부 중첩되는 높이로 형성하는 단계;
    상기 폴리실리콘층 상측으로 노출된 상기 제 1 산화막 측벽에 제 2 질화막을 형성하는 단계; 및
    상기 폴리실리콘층을 제거하고, 상기 제 1 질화막 및 제 2 질화막 사이의 상기 제 2 산화막을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 트렌치 저부의 상기 반도체 기판 내에 필드 스탑 이온주입 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 이온주입 영역은 BF2, B 및 이들의 조합 중 선택된 어느 하나를 이용한 이온 주입 공정을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 기판을 식각하여 복수 개의 필라 패턴 및 트렌치를 형성하는 단계;
    상기 트렌치 내에 제 1 산화막 및 도전막의 적층막을 형성하는 단계;
    상기 트렌치 저부의 상기 적층막을 제거하여 상기 반도체 기판을 노출시키는 단계;
    상기 노출된 반도체 기판 표면에 상기 제 1 산화막보다 두꺼운 제 2 산화막을 형성하는 단계;
    상기 제 2 산화막 표면을 질화시켜 제 1 질화막을 형성하는 단계;
    상기 필라 패턴 일측면의 상기 도전막을 제거하여 상기 제 1 산화막을 노출시키는 단계;
    상기 트렌치 저부에 폴리실리콘층을 매립하되, 상기 폴리실리콘층은 제 1 산화막과 일부 중첩되는 높이로 형성하는 단계;
    상기 폴리실리콘층 상측으로 노출된 상기 제 1 산화막 표면에 제 2 질화막을 형성하는 단계;
    상기 폴리실리콘층을 제거하여 상기 필라 패턴 일측면에 상기 폴리실리콘층과 중첩되어 있던 상기 제 1 산화막을 노출시키는 단계; 및
    상기 제 1 질화막 및 제 2 질화막 사이에 노출된 제 1 산화막을 제거하여 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 매립 비트라인 영역을 정의하는 복수 개의 필라 패턴 및 트렌치;
    상기 필라 패턴 측벽에 형성된 제 1 산화막;
    상기 트렌치 저부에 형성되며, 상기 제 1 산화막보다 두꺼운 두께로 형성된 제 2 산화막; 및
    상기 제 1 산화막 및 상기 제 2 산화막 사이에 상기 필라 패턴이 노출되어 형성된 콘택홀을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 1 산화막은 70 ~ 80Å의 두께로 형성된 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 제 2 산화막은 250 ~ 270Å의 두께로 형성된 것을 특징으로 하는 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제 1 산화막 및 제 2 산화막 표면에 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
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