KR20090019234A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 소자분리 영역을 구비한 반도체 기판의 활성 영역 상부에 리세스 게이트용 트랜치를 형성하는 단계; 상기 리세스 게이트용 트랜치 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계; 상기 게이트 패턴이 형성된 기판 상부에 소오스/드레인 예정 영역을 노출시키는 콘택을 구비한 층간절연막을 형성하는 단계; 상기 소오스/드레인 예정 영역에 니켈층을 증착하는 단계; 상기 니켈층을 포함하는 콘택 내부에 폴리층을 매립하는 단계; 및 어닐링 공정을 수행하여 기판과 폴리층 계면에 니켈 실리사이드층으로 이루어진 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
Description
도 1a 내지 도 1l는 본 발명의 방법에 따른 반도체 소자의 트랜지스터 형성 방법을 도시한 공정 개략도.
<도면의 주요 부분에 대한 간단한 설명>
11: 반도체 기판 12: 리세스 게이트용 트랜치
13: 게이트 산화막 15: 다결정 폴리실리콘층
17: 도전층 17-1: 도전층 패턴
19: 하드마스크막 19-1: 하드마스크 패턴
21: 제1 포토레지스트 패턴 23: 질화막
25: 산화막 27: 층간절연막
29: 제2 포토레지스트 패턴 31: 이온주입용 콘택홀
33: 니켈층 33-1: 니켈 실리사이드층 35: 폴리층
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
오늘날 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가져야 한다. 이에 따라, 신뢰도 및 데이터를 액세스(access)하는 전기적 특성은 향상되면서, 제조 원자가 낮고, 집적도가 증가한 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.
반도체 소자의 집적도가 증가에 따라, 소자를 구성하는 중요한 효소 중의 하나인 모스 전계효과 트랜지스터 (MOSFET)의 크기 축소(scale down)도 점점 가속화되면서 게이트 전극의 폭 및 소오스/드레인 영역의 면적이 감소하였다. 이에 따라, 게이트 전극의 소오스/드레인 영역의 콘택 저항을 물론, 소오스/드레인 유기 장벽 감소(drain induced barrier lowering) 또는 펀치 쓰루(punch through)와 같은 단채널 효과 (short channel effect) 등이 유발되어 소자의 비정상적으로 동작한다.
상기 단채널 효과를 개선하기 위하여 소오스 및 드레인 영역을 얇게 형성하는 얕은 접합(shallow junction) 영역 형성 공정을 이용하였다. 하지만, 소오스/드레인 접합 영역이 얇아지면서 기생 저항의 증가에 따른 누설 전류가 발생하기 때문에, 반도체 소자 성능이 저하되고, 후속 콘택홀 형성 공정을 안정하게 수행하기 어렵다.
이에 따라, 게이트의 유효 채널 길이를 확보하고, 소오스/드레인 영역의 콘택 저항을 감소시키기 위한 방법으로, 반도체 기판의 활성 영역 일부를 식각하여 리세스 채널 게이트(recess channel gate) 트랜지스터 또는 STAR(step-gated asymmetry recess) 게이트를 형성하는 트랜지스터 형성 방법, 소오스/드레인 영역에 에피택시얼 성장 (selective epitaxial growth)에 의한 SiGe층을 성장시켜 융기된 소오스/드레인 (elevated source drain) 영역을 형성하는 트랜지스터 형성 방법 또는 실리콘보다 작은 밴드 갭 에너지를 가지는 실리사이드층(silicide layer)을 증착하여 소오스/드레인 영역을 형성하는 트랜지스터 형성 방법 등이 개발되었다.
하지만, 소자 크기가 감소에 따라 게이트 유효 채널 길이 확보는 더욱 어렵게 되었다. 특히, 종래 방법의 경우 랜딩 플러그 콘택 형성 시에 저항이 높은 텅스텐 또는 폴리실리콘 등을 이용하거나, 실리콘 기판에 이온을 주입(doping)하여 소오스/드레인 영역을 형성하기 때문에, 누설 전류 및 콘택 저항이 높아져 반도체 소자의 트랜지스터 신뢰성은 여전히 낮다.
본 발명은 리세스 게이트 패턴을 형성한 다음, 상기 리세스 게이트 패턴 양측에 니켈 실리사이드층을 이용한 융기된 소오스/드레인 구조를 가지는 트랜지스터를 형성함으로써, 콘택 저항이 감소된 채널 게이트 영역을 확보할 수 있는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
상기 목적을 달성하기 위하여,
본 발명에서는
소자분리 영역을 구비한 반도체 기판의 활성 영역 상부에 리세스 게이트용 트랜치를 형성하는 단계;
상기 리세스 게이트용 트랜치 상부에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;
상기 게이트 패턴이 형성된 기판 상부에 소오스/드레인 예정 영역을 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계;
상기 콘택홀 저부의 소오스/드레인 예정 영역에 니켈층을 증착하는 단계;
상기 콘택홀을 폴리층으로 매립하는 단계; 및
어닐링 공정을 수행하여 소오스/드레인 예정 영역의 반도체 기판과 폴리층 계면에 니켈 실리사이드층으로 이루어진 융기된(elevated) 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
이때, 상기 니켈층 증착 전에 노출된 기판의 소오스/드레인 예정 영역에 대한 이온주입 공정을 수행하여 융기된 소오스/드레인 영역을 형성하는 단계를 포함하는 경우, 더욱 우수한 특성의 트랜지스터를 제조할 수 있다.
이하, 첨부된 도면 1a 내지 1l을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a를 참조하면, 반도체 기판(11) 상에 활성 영역(미도시)을 정의하기 위한 소자분리 영역(미도시)을 형성한 다음, 활성 영역 상부에 게이트 예정 영역이 노출된 포토레지스 패턴(미도시)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 이용하여 반도체 기판을 식각하여 리세스 게이트용 트랜치(12)를 형성한다.
도 1b를 참조하면, 상기 리세스 게이트용 트랜치(12)를 포함하는 반도체 기판(11) 전면에 게이트 산화막(13)을 형성한다.
도 1c를 참조하면, 상기 게이트 산화막(13) 상부에 다결정 폴리실리콘층(15)을 형성한 다음, 도 1d에 도시한 바와 같이 반도체 기판(11)이 노출될 때까지 다결정 폴리실리콘층(15)을 평탄화한다. 그 결과, 소오스/드레인 예정 영역의 기판 면과 다결정 폴리실리콘층의 높이는 동일하게 형성된다.
상기 평탄화 공정은 에치백 공정 및 CMP 공정을 이용한다.
도 1e를 참조하면, 평탄화된 다결정 폴리실리콘층(15)을 포함하는 반도체 기판(11) 전면에 도전층(17) 및 하드마스크막(19)을 증착한다.
상기 적층 구조물 상에 게이트용 제1 포토레지스트 패턴(21)을 형성한다.
도 1f를 참조하면, 상기 제1 포토레지스트 패턴(21)을 식각 마스크로 반도체 기판이 노출될 때까지, 상기 적층 구조물을 패터닝하여 다결정 폴리실리콘층(15), 도전층 패턴(17-1) 및 하드마스크 패턴(19-1)으로 이루어진 리세스 게이트 패턴을 형성한다.
도 1g를 참조하면, 상기 리세스 게이트 패턴을 포함하는 반도체 기판(11) 전면에 측벽 스페이서를 형성하기 위한 절연막층을 형성한다.
이때, 상기 절연막층은 질화막(23), 산화막(25) 및 이들의 적층막으로 형성할 수 있다.
도 1h를 참조하면, 상기 결과물 전면에 층간절연막(27)을 형성한 다음, 상기 리세스 게이트 패턴이 형성된 층간절연막 영역 상부에 제2 포토레지스트 패턴(29)을 형성한다.
상기 층간절연막은 CVD 혹은 스핀 코팅으로 형성가능한 산화막으로 형성하며, 형성 후 평탄화 공정을 수행한다.
도 1i를 참조하면, 상기 제2 포토레지스트 패턴(29)을 식각 마스크로 이용하여 층간절연막(27)을 식각하여, 반도체 기판(11)의 소오스/드레인 예정 영역을 노출시키는 콘택홀(31)을 형성한다.
그 다음, 상기 층간절연막(27)을 마스크로 상기 반도체 기판상에 이온주입 공정을 수행하여 소오스/드레인 영역(미도시)을 형성할 수도 있다.
도 1j를 참조하면, 상기 콘택홀(31) 저부의 소오스/드레인 예정 영역 상에 니켈층(33)을 형성한다.
상기 니텔층은 증발 건조(evaporation) 또는 스퍼터링(sputtering) 방법을 이용하여 최대한 낮은 온도에서 증착한다. 이때, 니켈층 두께는 1∼20nm, 바람직하게는 10nm 내외로 증착하는 것이 바람직하다.
도 1k를 참조하면, 상기 콘택홀(31) 내부를 폴리층(35)으로 매립한다.
상기 폴리층은 폴리실리콘 또는 폴리실리콘-게르마늄으로 형성할 수 있다.
도 1l을 참조하면, 상기 결과물에 대한 어닐링 공정을 수행하면, 상기 폴리층(35)과 기판(11) 사이 계면에 전기적 저항이 낮아 반도체 기판의 소모(consumption)가 가장 적은 니켈 실리사이드층(33-1)이 형성된다.
즉, 상기 어닐링 공정 시에 니켈 원자가 폴리층으로 이동하면서 니켈 실리사이드층이 형성된다. 이때, 폴리실리콘-게르마늄 물질은 폴리실리콘 물질보다 밴드-갭(band gap)이 낮아 전도성이 우수하다. 따라서, 이를 사용하는 경우, 니켈 실리사이드층의 저항을 낮추는 효과가 더욱 우수하므로, 상기 폴리층으로 사용하기 더욱 바람직하다.
상기 열공정은 최대한 얇은 니켈층, 즉 소오스/드레인 층을 형성하기 위하여 400∼650℃에서 급속 열공정(rapid thermal annealing) 방법으로 수행된다. 이때, 상기 온도에 폴리층(35)과 기판(11) 사이 계면에 니켈 모노실리사이드(NiSi)층이 형성된다. 반면, 상기 열공정 온도가 650℃를 초과하는 경우 니켈 디실리사이드층(NiSi2)이 형성되어 저항이 급격하게 증가한다.
전술한 바와 같이, 본 발명에서는 리세스 게이트 구조를 적용하여 게이트 폴리층과 소오스/드레인 영역의 계면을 동일한 위치에 형성하고, 소오스/드레인 예정 영역에 저항이 낮은 융기된 니켈 실리사이드층으로 이루어진 소오스/드레인 영역을 형성함으로써, 게이트의 단채널 효과를 개선할 수 있고, 게이트의 누설 전류 및 게이트 콘택 저항을 방지하여 전류 구동력이 개선된 트랜지스터를 제조할 수 있다.
상술한 본 발명의 방법에 의하면, 리세스 게이트 구조와, 소오스/드레인 예정 영역에 저항이 낮은 융기된 니켈 실리사이드층으로 이루어진 소오스/드레인 영역을 형성함으로써, 게이트의 단채널 효과를 개선할 수 있고, 게이트의 누설 전류 및 게이트 콘택 저항을 방지하여 전류 구동력이 개선된 트랜지스터를 제조할 수 있다.
Claims (9)
- 소자분리 영역을 구비한 반도체 기판의 활성 영역 상부에 리세스 게이트용 트랜치를 형성하는 단계;상기 리세스 게이트용 트랜치 상부에 게이트 패턴을 형성하는 단계;상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;상기 게이트 패턴이 형성된 기판 상부에 소오스/드레인 예정 영역을 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계;상기 콘택홀 저부의 소오스/드레인 예정 영역에 니켈층을 증착하는 단계;상기 콘택홀을 폴리층으로 매립하는 단계; 및어닐링 공정을 수행하여 소오스/드레인 예정 영역의 반도체 기판과 폴리층 계면에 니켈 실리사이드층으로 이루어진 융기된(elevated) 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 니켈층 증착 전에 노출된 기판의 소오스/드레인 예정 영역에 대한 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 게이트 패턴은 다결정 폴리실리콘층, 도전층 패턴 및 하드마스크 패턴으로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제3항에 있어서,상기 다결정 폴리실리콘층은 상기 리세스 게이트용 트랜치 내부에 매립되어 있는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 스페이서는 질화막, 산화막 및 이들의 혼합막인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 니켈층은 증발 건조 또는 스퍼터링 방법으로 증착되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 니켈층 두께는 1∼20nm인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 폴리층은 폴리실리콘층 또는 폴리실리콘-게르마늄층인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 어닐링 공정은 급속 열공정 방법을 이용하여 400∼650℃ 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070083508A KR20090019234A (ko) | 2007-08-20 | 2007-08-20 | 반도체 소자의 트랜지스터 형성 방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020070083508A KR20090019234A (ko) | 2007-08-20 | 2007-08-20 | 반도체 소자의 트랜지스터 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR20090019234A true KR20090019234A (ko) | 2009-02-25 |
Family
ID=40687070
Family Applications (1)
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| KR1020070083508A KR20090019234A (ko) | 2007-08-20 | 2007-08-20 | 반도체 소자의 트랜지스터 형성 방법 |
Country Status (1)
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| KR (1) | KR20090019234A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981468B2 (en) | 2012-07-17 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor devices and method of manufacturing the same |
-
2007
- 2007-08-20 KR KR1020070083508A patent/KR20090019234A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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