KR100914975B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법

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Abstract

본 발명에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 콘택홀 및 트렌치를 갖는 절연막을 형성하는 단계와, 상기 콘택홀 및 트렌치 표면을 포함한 절연막 상에 TiB2막을 형성하는 단계와, 상기 TiB2막 상에 TiBN막을 형성해서 TiB2/TiBN의 베리어막을 형성하는 단계와, 상기 TiB2/TiBN의 베리어막 상에 콘택홀 및 트렌치를 매립하도록 알루미늄막을 형성하는 단계와, 상기 절연막이 노출되도록 알루미늄막과 TiB2/TiBN의 베리어막을 CMP하는 단계를 포함한다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal plug of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는, 알루미늄의 리플로우(reflow) 특성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 전기적 연결 통로를 제공하는 콘택홀의 매립 플러그 물질을 비롯한 금속배선의 재료로서는 전기 전도도가 매우 우수한 알루미늄(Al)이 주로 이용되어 왔다. 그런데, 반도체 소자의 집적도 향상에 기인한 소자의 미세화 및 알루미늄의 우수한 반사 특성으로 인해 포토 및 식각공정에서의 마진부족으로 한계에 달해 종래의 반응성이온식각법(Reactive Ion Etching)은 사용할 수 없게 되었다.
따라서, 현재에는 이러한 콘택홀 매립의 문제를 해결하기 위해, 알루미늄의 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 사용된다.
상기 다마신 공정은 절연막을 식각하여 층간절연막 내에 금속배선용 홀을 먼저 형성한 후, 상기 홀 표면에 층간절연막과 금속막의 확산을 방지하기 위한 베리어막(Diffusion Barrier)으로서 Ti막, TiN막 및 Ti/TiN막을 증착하고 나서, 상기 베리어막 상에 화학기상증착법(chemical vapor deposition)으로 금속막을 증착하며, 이후, 상기 금속막 및 베리어막을 CMP(chemical mechanical deposition)하여 금속배선을 형성한다.
여기서, 상기 Ti막을 베리어막으로 사용하여 금속배선을 형성하면 베리어막 상부에 증착된 알루미늄의 두께 및 Rs(resistance sheet)의 균일특성은 뛰어나게 된다.
한편, 상기 다마신 공정을 이용한 알루미늄 금속배선의 형성은, 상기 베리어막 상에 제1알루미늄막을 증착하고, 상기 증착된 제1알루미늄막 상에 고온의 스퍼터(sputter) 방식으로 상기 콘택홀을 완전히 매립하도록 구리가 포함된 제2알루미늄을 매립시킨 다음, 상기 구리가 포함된 제2알루미늄막, 제1알루미늄막 및 베리어막을 CMP하여 형성한다.
그러나, 전술한 바와 같이 알루미늄 금속배선 형성시 베리어막을 Ti, TiN 및 Ti/TiN막으로 사용하게 되면, 트렌치 및 비아의 입구에서 좁아진 선폭 마진으로 인하여 오버행(overhang) 현상이 발생하여 상기 트렌치 또는 비아의 하부를 채우지 못하고 보이드가 형성되는 경우가 발생할 수 있으며, 이와 같은 보이드(void)는 후속의 리플로우(reflow) 공정을 통하여 매립이 되지만, 400℃ 이상의 온도에서는 리플로우 공정을 실시하여도 상기 보이드는 완전히 제거되지 않고 잔류하여 상기 보이드로 인해 반도체 소자의 동작 특성에 오류를 발생시키게 된다.
또한, 상기와 같은 TiN 베리어막에서는 알루미늄막의 완전한 [1 1 1]의 배향성을 구현하기 어려워, 알루미늄막이 [1 1 1]의 배향성을 벗어나게 되어 EM에 의하여 소자특성이 저하되게 된다.
한편, 점점 좁아지는 선폭에 의해 알류미늄의 비저항에 비하여 상대적으로 비저항이 높은 베리어막의 비저항 때문에 상기 베리어막의 두께를 최소화시키게 되어도, 마진 부족으로 인하여 라인의 저항 증가 요인에 영향을 미치게 된다.
결과적으로, 상기와 같은 문제점들로 인하여 전체 반도체 소자의 수율이 저하되게 된다.
따라서, 본 발명은 보이드의 발생을 방지하여 반도체 소자의 동작 특성 오류를 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
또한, 본 발명은 EM(ElectroMigration)에 의한 소자특성이 저하되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
게다가, 본 발명은 전체 반도체 소자의 수율 저하를 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 콘택홀 및 트렌치를 갖는 절연막을 형성하는 단계; 상기 콘택홀 및 트렌치 표면을 포함한 절연막 상에 TiB2막을 형성하는 단계; 상기 TiB2막 상에 TiBN막을 형성해서 TiB2/TiBN의 베리어막을 형성하는 단계; 상기 TiB2/TiBN의 베리어막 상에 콘택홀 및 트렌치를 매립하도록 알루미늄막을 형성하는 단계; 및 상기 절연막이 노출되도록 알루미늄막과 TiB2/TiBN의 베리어막을 CMP하는 단계;를 포함한다.
상기 TiB2막은, PVD 방식으로 형성한다.
상기 TiBN막은 상기 TiB2막의 표면을 NH3 및 N2 중에서 어느 하나의 분위기로 질화 처리하여 형성한다.
상기 질화 처리는 열처리 및 플라즈마 중에서 어느 하나의 방식으로 수행한다.
상기 TiBN막은 반응성 스퍼터링 방식으로 형성한다.
상기 TiBN막은 상기 TiB2막 두께의 5∼15%의 두께를 갖도록 형성한다.
상기 알루미늄막을 형성하는 단계는, 상기 TiB2/TiBN의 베리어막 상에 MOCVD 공정에 따라 제1알루미늄막을 증착하는 단계; 상기 제1알루미늄막을 열처리하는 단계; 및 상기 열처리된 제1알루미늄막 상에 콘택홀 및 트렌치를 완전 매립하도록 스퍼터링 공정에 따라 제2알루미늄막을 증착하는 단계;로 구성된다.
상기 제1알루미늄막을 열처리하는 단계는, 400∼530℃의 온도에서 수행한다.
상기 제2알루미늄막은, 구리를 포함하도록 형성한다.
상기 제2알루미늄막은, 350∼560℃의 온도에서 형성한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예을 상세하게 설명하도록 한다.
본 발명은 알루미늄 금속 배선 형성시 베리어막으로 TiB2/TiBN막을 사용한다.
즉, 층간절연막 상에 TiB2막을 형성하고 나서, 상기 TiB2막 상에 TiBN막을 형성시켜 상기와 같은 TiB2/TiBN막이 형성되도록 한다.
이렇게 하면, 상기 TiB2막 상에서 알루미늄의 리플로우 특성이 향상되어, 알루미늄막 매립시 보이드(void)의 발생을 방지할 수 있어, 그에 따른 반도체 소자의 동작 특성에서의 오류 발생을 방지할 수 있다.
또한, TiB2/TiBN막과 같이 베리어막에 질소가 함유하게 되면, TiB2 구조가 비정질 형태로 존재하여 그에 따라 하부층의 영향이 미약해져 알루미늄막의 [1 1 1]의 배향성을 강화시킬 수 있음에 따라, 알루미늄 금속배선의 신뢰성을 향상시켜 EM(ElectroMigration)에 의한 소자특성의 저하를 방지할 수 있다.
게다가, 베리어막으로 비저항이 낮은 TiB2막을 사용함으로써, 베리어막의 높은 비저항에 의한 저항 증가 효과를 감소시킬 수 있다.
자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선을 형성하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 트랜지스터, 비트라인 및 캐패시터 등의 하부구조물이 형성된 반도체기판(100) 상에 층간절연막(102)을 형성하고, 상기 층간절연막(102)을 싱글다마신 또는 듀얼다마신 공정으로 식각하여 후속의 금속배선 및 플러그 형성을 위한 패턴을 형성한다. 여기서, 상기 패턴은 콘택홀(H), 트렌치(T) 및 콘택홀(H)을 포함한 트렌치(T)로 형성하도록 한다.
도 1b를 참조하면, 상기 콘택홀(H) 및 트렌치(T) 표면을 포함하는 층간절연막(102)상에 PVD(plasma vapor deposition) 방식으로 TiB2막(104)을 형성한다. 이때, 접합을 이루고 있는 하부층이 폴리-실리콘일 경우 먼저 Ti를 증착하고 그 다음에 Ti 실리사이드를 형성한 후에 TiB2막을 형성하며, 한편, 하부층이 상기와 같은 폴리-실리콘이 아니라 금속일 경우에는 바로 TiB2막을 형성하도록 한다.
그런 다음, 상기 TiB2막(104) 상에 TiBN막(106)을 형성한다.
여기서, 바람직하게는 상기 TiBN막(106)의 형성은 NH3 도는 N2의 분위기에서 어닐링 방식 또는 플라즈마 방식으로 질화처리하여 형성하도록 한다.
또는, 상기 TiB2막(106) 상에 반응성 스퍼터링 방식으로 리플로우 특성에는 영향을 미치지 않을 정도로 상기 TiB2막(104)보다 약 1/10 정도의 두께를 갖도록 TiBN막을 형성하도록 한다.
도 1c를 참조하면, 상기 TiB2/TiBN막(104, 106) 상에 MOCVD 방식을 이용하여 제1알루미늄막(108)을 증착한다.
이때, 상기 제1알루미늄막(108)의 웨팅(wetting) 특성 향상 및 상기 콘택홀(H) 및 트렌치(T)의 패턴 내부로 제1알루미늄막(108)이 보이드 없이 매립되도록 상기 제1알루미늄막(108)이 증착된 콘택홀(H) 및 트렌치(T)를 400∼530℃ 정도의 온도로 가열하도록 한다.
그런다음, 상기 제1알루미늄막(108) 상에 콘택홀(H) 및 트렌치(T)를 매립하도록 구리가 포함된 제2알루미늄막(110)을 스퍼터링(sputtering) 방법으로 증착한다. 여기서, 상기 제2알루미늄막(110)의 증착은 350∼560℃ 정도의 온도에서 수행하도록 한다.
도 1d를 참조하면, 상기 제2알루미늄막(110), 제1알루미늄막(108), TiBN막(106) 및 TiB2막(104)을 상기 층간절연막(102)이 노출될때가지 CMP하여, 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.
이 경우, 본 발명은 알루미늄 금속배선 형성시, 베리어막으로 TiB2/TiBN막을 사용함으로써, 알루미늄막의 리플로우 특성이 향상되어, 알루미늄막 매립시 보이드(void)의 발생을 방지할 수 있어, 그에 따른 반도체 소자의 동작 특성에의 오류 발생을 방지할 수 있다.
또한, TiB2/TiBN막과 같이 베리어막에 질소를 함유시켜, TiB2 구조가 비정질 형태로 존재하여 그에 따라 하부층의 영향이 미약해져 알루미늄막의 [1 1 1]의 배향성을 강화시킬 수 있음에 따라, 알루미늄 금속배선의 신뢰성을 향상시켜 EM(ElectroMigration)에 의한 소자특성의 저하를 방지할 수 있다.
게다가, 베리어막으로 비저항이 낮은 TiB2막을 사용함으로써, 베리어막의 높은 비저항에 의한 저항 증가 효과를 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 베리어막으로 TiB2/TiBN막을 사용함으로써, 알루미늄막의 리플로우 특성을 향상시켜 알루미늄막 매립시 보이드(void)의 발생을 방지하여, 그에 따른 반도체 소자의 동작 특성에의 오류 발생을 방지할 수 있다.
또한, 본 발명은 알루미늄막의 [1 1 1]의 배향성이 강화됨에 따라, 알루미늄 금속배선의 신뢰성을 향상시켜 EM(ElectroMigration)에 의한 소자특성의 저하를 방지할 수 있다.
게다가, 본 발명은 비저항이 낮은 TiB2막 베리어막으로 사용함으로써, 베리어막의 높은 비저항에 의한 저항 증가 효과를 감소시킬 수 있다.
따라서, 본 발명은 소자 전체의 수율을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체기판 102 : 층간절연막
104 : TiB2막 106 : TiBN막
108 : 제1알루미늄막 110 : 제2알루미늄막
H : 콘택홀 T : 트렌치

Claims (10)

  1. 반도체 기판 상에 콘택홀 및 트렌치를 갖는 절연막을 형성하는 단계;
    상기 콘택홀 및 트렌치 표면을 포함한 절연막 상에 TiB2막을 형성하는 단계;
    상기 TiB2막 상에 TiBN막을 형성해서 TiB2/TiBN의 베리어막을 형성하는 단계;
    상기 TiB2/TiBN의 베리어막 상에 콘택홀 및 트렌치를 매립하도록 알루미늄막을 형성하는 단계; 및
    상기 절연막이 노출되도록 알루미늄막과 TiB2/TiBN의 베리어막을 CMP하는 단계;
    를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 TiB2막은, PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 TiBN막은 상기 TiB2막의 표면을 NH3 및 N2 중에서 어느 하나의 분위기로 질화 처리하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서,
    상기 질화 처리는 열처리 및 플라즈마 중에서 어느 하나의 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 TiBN막은 반응성 스퍼터링 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 TiBN막은 상기 TiB2막 두께의 5∼15%의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서,
    상기 알루미늄막을 형성하는 단계는,
    상기 TiB2/TiBN의 베리어막 상에 MOCVD 공정에 따라 제1알루미늄막을 증착하는 단계; 상기 제1알루미늄막을 열처리하는 단계; 및 상기 열처리된 제1알루미늄막 상에 콘택홀 및 트렌치를 완전 매립하도록 스퍼터링 공정에 따라 제2알루미늄막을 증착하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 제1알루미늄막을 열처리하는 단계는, 400∼530℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 7 항에 있어서,
    상기 제2알루미늄막은, 구리를 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 7 항에 있어서,
    상기 제2알루미늄막은, 350∼560℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101029107B1 (ko) 2008-08-29 2011-04-13 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US9786976B2 (en) 2015-06-24 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Transmission line design and method, where high-k dielectric surrounds the transmission line for increased isolation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267220A (ja) * 1992-03-19 1993-10-15 Sony Corp 半導体装置の密着層及びメタルプラグ形成方法
JPH08172059A (ja) * 1994-10-19 1996-07-02 Sony Corp 半導体装置の製造方法
KR20010059853A (ko) * 1999-12-30 2001-07-06 박종섭 금속 배선을 포함하는 반도체소자 및 그 제조방법
KR20030001069A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 반도체소자의 구리 배선 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267220A (ja) * 1992-03-19 1993-10-15 Sony Corp 半導体装置の密着層及びメタルプラグ形成方法
JPH08172059A (ja) * 1994-10-19 1996-07-02 Sony Corp 半導体装置の製造方法
KR20010059853A (ko) * 1999-12-30 2001-07-06 박종섭 금속 배선을 포함하는 반도체소자 및 그 제조방법
KR20030001069A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 반도체소자의 구리 배선 형성 방법

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