KR20030001069A - 반도체소자의 구리 배선 형성 방법 - Google Patents
반도체소자의 구리 배선 형성 방법 Download PDFInfo
- Publication number
- KR20030001069A KR20030001069A KR1020010037399A KR20010037399A KR20030001069A KR 20030001069 A KR20030001069 A KR 20030001069A KR 1020010037399 A KR1020010037399 A KR 1020010037399A KR 20010037399 A KR20010037399 A KR 20010037399A KR 20030001069 A KR20030001069 A KR 20030001069A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- copper
- barrier film
- tin
- ternary
- Prior art date
Links
- 239000010949 copper Substances 0.000 title claims abstract description 58
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 56
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 34
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 30
- 238000009713 electroplating Methods 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- 230000009977 dual effect Effects 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 229910010060 TiBN Inorganic materials 0.000 claims description 3
- 229910008482 TiSiN Inorganic materials 0.000 claims description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 29
- 239000011229 interlayer Substances 0.000 abstract description 13
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 229910002056 binary alloy Inorganic materials 0.000 abstract 3
- 238000011109 contamination Methods 0.000 abstract 1
- 229910002058 ternary alloy Inorganic materials 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 241001620634 Roger Species 0.000 description 1
- -1 TiWN Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 시드층 증착에 따른 막내 불순물함유를 방지하고 공정을 단순화시키는데 적합한 구리배선의 형성 방법을 제공하기 위한 것으로, 기판상에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 다마신 패턴을 형성하는 단계, 상기 다마신 패턴을 포함한 절연막상에 삼원계 배리어막을 증착하는 단계, 상기 삼원계 배리어막상에 인시튜로 이원계 배리어막을 증착하는 단계, 상기 이원계 배리어막상에 구리막을 전해도금하는 단계, 및 상기 구리막, 상기 삼원계 및 이원계 배리어막을 화학적기계적연마하여 상기 다마신 패턴에 매립시키는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히, 구리 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다.
이러한 금속 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더이상 적용이 어렵게 되었다. 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; EM) 및 스트레스마이그레이션(stressmigration; SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로 구리가 최근에 관심의 대상이 되고 있다.
구리를 금속배선 재료로 이용하는 이유는, 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃, 텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮기 때문이다.
그러나, 구리 배선은 식각이 어렵고, 부식이 확산되는 문제를 지니고 있으며, 실리콘 및 산화물내에서 매우 빠른 확산도를 가지고 있으므로 구리의 확산을 막아줄 확산배리어메탈(Diffusion barrier metal)이 필요하다.
이를 개선하고 실용화하기 위하여 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정(Dual Damascene process)을 적용하였는데, 특히 듀얼 다마신 공정(Dual Damascence)을 주로 적용하고 있다.
여기서, 다마신 공정이라 함은 절연막(Dielectric layer)을 사진 및 식각으로 식각하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄(Al),구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거하므로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
상기한 다마신 공정은, 특히 듀얼 다마신 공정은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
최근에는 전해도금(Electro Plating; EP)을 이용한 구리 배선공정이 실용화 단계에 이르고 있는데, 구리배선 공정은 반응성이온식각(Reactive Ion Etching; RIE) 방식으로 배선을 형성하는 알루미늄배선 공정과 달리 듀얼 다마신 공정을 이용하여 패턴을 형성시키고 배리어메탈을 증착한 후 구리의 전해도금으로 배선을 형성시킨다.
이 때, 구리 전해도금은 배리어메탈상에서 직접 이루어지는 것이 불가능하기 때문에 시드층(seed layer)으로서 구리를 얇게 증착한 후 전해도금을 수행해야 한다. 대표적인 방법으로는 물리기상증착(Physical Vapor Deposition; PVD) 방식의 TaNx, 구리시드층(Cu seed)을 순차적으로 증착한 후 구리를 전해도금한다.
그러나, 0.13㎛ 이하의 기술에서는 물리기상증착방식으로 배리어메탈을 증착하는 것이 더이상 불가능하고, 이를 해결하기 위해 단차피복성이 우수한 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 적용하고 있다. 또한, 구리 전해도금을 위한 물리기상증착(PVD) 방식의 구리 시드층의 증착도 미세한 크기의 패턴에는 더이상 적용할 수 없는 문제점이 있다.
이와 같은 화학기상증착(CVD) 방식의 배리어메탈로는 TiN, WN, TaN 등이 적용되고 있으나, 특히 TiN은 통상의 알루미늄배선 공정에 사용되고 있는 것이므로 가장 이용 가능성이 높으며, TiN막 위에서 우수한 막질의 구리 전해도금막을 얻을 수 있다는 것이 보고된 바 있다.[Yuri, Lantasov, Roger palmans, and Karen maex, "Direct copper electroplating", Advanced Metallization Conference in 2000, San Diego, CA, abstract No.53]
그러나, CVD-TiN으로는 구리배선에 대한 배리어막으로서의 역할을 충분히 수행하지 못하므로 Si, B, W과 같은 제3의 원소(M)가 첨가된 TiN(M)을 사용하는 방법에 제안되었다.
도 1a 내지 도 1b에 도시된 바와 같이, 종래기술에 따른 구리배선의 형성 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판, 소스/드레인, 금속층 등의 하부층(11)상에 층간절연막(12)을 증착한 후, 층간절연막(12)을 선택적으로 식각하여 하부층(11)의 소정 표면을 노출시키는 다마신 패턴인 트렌치(13)를 형성한다.
도 1b에 도시된 바와 같이, 트렌치(13)가 형성된 층간절연막(12)상에 TiN(M)(M=Si, W, B)(14)을 증착한 후, TiN(M)(14)상에 구리의 전해도금을 위한 구리 시드층을 화학기상증착법(CVD) 또는 무전해도금법으로 증착한다. 그리고, 얇게 증착된 구리시드층상에 전해도금법으로 구리막(15)을 증착한다.
도 1c에 도시된 바와 같이, 층간절연막(12)의 표면이 드러날때까지 화학적기계적연마를 실시하여 트렌치에 매립되는 구리배선(16)을 형성한다. 이 때, 구리배선(16)과 하부층(11)상에 TiN(14)이 배리어막으로 잔류한다.
상술한 종래기술에서는 구리배선(16)의 배리어막으로 3상의 TiN(M)을 사용하고, 화학기상증착법으로 구리 시드층을 형성한 후, 전해도금법으로 구리막을 증착한다.
그러나, 종래기술은 구리 전해도금을 위해 화학기상증착법 또는 무전해도금법을 적용하였으나, 이는 공정을 복잡하게 함과 더불어 구리막 내부에 불순물이 다량 함유된다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 시드층 증착에 따른 막내 불순물함유를 방지하고 공정을 단순화시키는데 적합한 구리배선의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 구리배선 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 구리배선 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 하부층 22 : 층간절연막
23 : 트렌치 24a : 삼원계 TiN(M)
24b : 이원계 TiN 25 : 구리막
상기의 목적을 달성하기 위한 본 발명의 구리 배선의 형성 방법은 기판상에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 다마신 패턴을 형성하는 단계, 상기 다마신 패턴을 포함한 절연막상에 삼원계 배리어막을 증착하는 단계, 상기 삼원계 배리어막상에 인시튜로 이원계 배리어막을 증착하는 단계, 상기 이원계 배리어막상에 구리막을 전해도금하는 단계, 및 상기 구리막, 상기 삼원계 및 이원계 배리어막을 화학적기계적연마하여 상기 다마신 패턴에 매립시키는 단계를 포함하여 이루어짐을 특징으로 한다.
그리고, 상기 상기 삼원계 배리어막은 TiSiN, TiWN 또는 TiBN 중에서 선택된 어느 하나이고, 상기 이원계 배리어막은 TiN인 것을 특징으로 하고, 상기 삼원계 배리어막과 이원계 배리어막은 화학기상증착법으로 증착되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 3상의 TiN(M)위에 인시튜로 2상의 TiN을 증착함으로써 시드층을 별도로 증착하지 않고 배리어막상에 직접 전해도금법으로 구리막을 형성하도록 한 구리 배선의 형성 방법을 제공한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 구리 배선의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판, 소스/드레인, 금속층 등의 하부층(21)상에 층간절연막(22)을 증착한 후, 층간절연막(22)을 선택적으로 식각하여 하부층(21)의 소정 표면을 노출시키는 트렌치(23)를 형성한다. 이 때, 트렌치(23)를 다마신 패턴이라 한다.
여기서, 층간절연막(22)은 실리콘산화막이나 저유전체막을 사용하되, 저유전체막은 1∼3의 유전상수를 갖는 막을 사용한다. 그리고, 트렌치(23) 형성시, 싱글 다마신 공정이나 듀얼 다마신 공정을 적용한다.
도 2b에 도시된 바와 같이, 트렌치(23)가 형성된 층간절연막(22)상에 화학기상증착법으로 삼원계 TiN(M)(M=Si, W, B)(24a)을 증착한 후, 삼원계 TiN(M)(24a)상에 진공을 그대로 유지한 채 인시튜(in-situ)로 이원계 TiN(24b)을 증착한다.
여기서, 삼원계 TiN(M)(24a)는 TiSiN, TiWN 또는 TiBN 중에서 선택된 어느 하나이고, 삼원계 TiN(M)(24a)은 10Å∼100Å의 두께로 증착된다. 그리고, 이원계 TiN(24b)은 삼원계 TiN(M)(24a)과 동일하게 화학기상증착법으로 증착되되, 10Å∼100Å의 두께로 증착된다.
계속해서, 이원계 TiN(24b)상에 전해도금법으로 구리막(25)을 증착한 후, 열처리 공정을 실시한다.
도 2c에 도시된 바와 같이, 층간절연막(22)의 표면이 드러날때까지 화학적기계적연마를 실시하여 트렌치에 매립되는 구리배선(26)을 형성한다.
상술한 것처럼, 본 발명은 구리배선(26)의 배리어막으로서 가장 적합한 3상 TiN(M)(24a)을 이용함과 동시에 표면에 2상 TiN(24b)을 노출시키므로써 시드층을 증착하지 않고 직접 구리막(25)을 전해도금한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 화학기상증착법으로 삼원계 TiN(M)을 증착하고, 삼원계 TiN(M)상에 인시튜로 이원계 TiN을 증착하므로써, 전해도금을 위한 시드층을 별도로 증착하지 않아도 되므로, 시드층으로 인한 막내 불순물 함유를 억제할 수 있으며, 또한 추가적인 배리어막 및 시드층 증착장치를 구입하지 않고 통상 알루미늄 배선 공정에 적용되는 CVD 장치의 개조만으로도 배리어막을 증착할 수 있어 공정을 단순화시키고 비용을 절감할 수 있는 효과가 있다.
Claims (9)
- 구리 배선의 형성 방법에 있어서,기판상에 절연막을 형성하는 단계;상기 절연막을 선택적으로 식각하여 다마신 패턴을 형성하는 단계;상기 다마신 패턴을 포함한 절연막상에 삼원계 배리어막을 증착하는 단계;상기 삼원계 배리어막상에 인시튜로 이원계 배리어막을 증착하는 단계;상기 이원계 배리어막상에 구리막을 전해도금하는 단계; 및상기 구리막, 상기 삼원계 및 이원계 배리어막을 화학적기계적연마하여 상기 다마신 패턴에 매립시키는 단계를 포함하여 이루어짐을 특징으로 하는 구리 배선의 형성 방법.
- 제 1 항에 있어서,상기 삼원계 배리어막은 TiSiN, TiWN 또는 TiBN 중에서 선택된 어느 하나이고, 상기 이원계 배리어막은 TiN인 것을 특징으로 하는 구리 배선의 형성 방법.
- 제 1 항에 있어서,상기 삼원계 배리어막과 이원계 배리어막은 화학기상증착법으로 증착되는 것을 특징으로 하는 구리 배선의 형성 방법.
- 제 1 항에 있어서,상기 삼원계 배리어막은 10Å∼100Å의 두께로 증착되는 것을 특징으로 하는 구리 배선의 형성 방법.
- 제 1 항에 있어서,상기 이원계 배리어막은 10Å∼100Å의 두께로 증착되는 것을 특징으로 하는 구리 배선의 형성 방법.
- 제 1 항에 있어서,상기 절연막은 실리콘산화막 또는 저유전체막 중에서 선택된 어느 하나인 것을 특징으로 하는 구리 배선의 형성 방법.
- 제 6 항에 있어서,상기 저유전체막은 1∼3의 유전상수를 갖는 것을 특징으로 하는 구리 배선의형성 방법.
- 제 1 항에 있어서,상기 구리막을 전해도금한 후, 상기 전해도금된 구리막을 열처리하는 단계를 더 포함함을 특징으로 하는 구리 배선의 형성 방법.
- 제 1 항에 있어서,상기 다마신 패턴은 싱글 다마신 또는 듀얼 다마신 중 어느 하나인 것을 특징으로 하는 구리 배선의 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0037399A KR100424714B1 (ko) | 2001-06-28 | 2001-06-28 | 반도체소자의 구리 배선 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0037399A KR100424714B1 (ko) | 2001-06-28 | 2001-06-28 | 반도체소자의 구리 배선 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030001069A true KR20030001069A (ko) | 2003-01-06 |
KR100424714B1 KR100424714B1 (ko) | 2004-03-27 |
Family
ID=27711726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0037399A KR100424714B1 (ko) | 2001-06-28 | 2001-06-28 | 반도체소자의 구리 배선 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100424714B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1800335A1 (en) * | 2004-09-30 | 2007-06-27 | International Business Machines Corporation | Homogeneous copper interconnects for beol |
KR100914975B1 (ko) * | 2006-12-29 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
US7977793B2 (en) | 2007-06-29 | 2011-07-12 | Hynix Semiconductor Inc. | Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100924557B1 (ko) | 2008-01-04 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
KR100924555B1 (ko) | 2008-01-04 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08102463A (ja) * | 1994-09-30 | 1996-04-16 | Mitsubishi Electric Corp | 集積回路、その製造方法およびその薄膜形成装置 |
JP3911643B2 (ja) * | 1995-07-05 | 2007-05-09 | 富士通株式会社 | 埋め込み導電層の形成方法 |
US5770520A (en) * | 1996-12-05 | 1998-06-23 | Lsi Logic Corporation | Method of making a barrier layer for via or contact opening of integrated circuit structure |
KR100376810B1 (ko) * | 1998-09-23 | 2003-06-12 | 유나이티드 마이크로일렉트로닉스 코퍼레이션 | 배리어막을갖는반도체소자및그제조방법 |
-
2001
- 2001-06-28 KR KR10-2001-0037399A patent/KR100424714B1/ko not_active IP Right Cessation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1800335A1 (en) * | 2004-09-30 | 2007-06-27 | International Business Machines Corporation | Homogeneous copper interconnects for beol |
EP1800335A4 (en) * | 2004-09-30 | 2008-01-02 | Ibm | HOMOGENE COPPER INTERCONNECTIONS FOR BEOL |
KR100914975B1 (ko) * | 2006-12-29 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
US7977793B2 (en) | 2007-06-29 | 2011-07-12 | Hynix Semiconductor Inc. | Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same |
US8338951B2 (en) | 2007-06-29 | 2012-12-25 | Hynix Semiconductor Inc. | Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same |
Also Published As
Publication number | Publication date |
---|---|
KR100424714B1 (ko) | 2004-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6821879B2 (en) | Copper interconnect by immersion/electroless plating in dual damascene process | |
US6509267B1 (en) | Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer | |
US7304388B2 (en) | Method and apparatus for an improved air gap interconnect structure | |
US6972254B1 (en) | Manufacturing a conformal atomic liner layer in an integrated circuit interconnect | |
KR100215846B1 (ko) | 반도체장치의 배선형성방법 | |
US6479902B1 (en) | Semiconductor catalytic layer and atomic layer deposition thereof | |
US20040219783A1 (en) | Copper dual damascene interconnect technology | |
US7879720B2 (en) | Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation | |
US20080318415A1 (en) | Interconnect structures with encasing cap and methods of making thereof | |
US6555461B1 (en) | Method of forming low resistance barrier on low k interconnect | |
US8053894B2 (en) | Surface treatment of metal interconnect lines | |
US6469385B1 (en) | Integrated circuit with dielectric diffusion barrier layer formed between interconnects and interlayer dielectric layers | |
US20090096103A1 (en) | Semiconductor device and method for forming barrier metal layer thereof | |
KR100265615B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
KR100424714B1 (ko) | 반도체소자의 구리 배선 형성 방법 | |
US6066557A (en) | Method for fabricating protected copper metallization | |
US6518648B1 (en) | Superconductor barrier layer for integrated circuit interconnects | |
TW200301524A (en) | Method for improving electromigration performance of metallization features through multiple depositions of binary alloys | |
KR20030001103A (ko) | 원자층 증착법을 이용한 구리 배선용 확산 방지막 형성 방법 | |
KR100866138B1 (ko) | 반도체 소자의 배선 및 그의 형성방법 | |
US6509257B1 (en) | Semiconductor device and process for making the same | |
KR100749367B1 (ko) | 반도체 소자의 금속배선 및 그의 제조방법 | |
KR101107229B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100462762B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
US6979903B1 (en) | Integrated circuit with dielectric diffusion barrier layer formed between interconnects and interlayer dielectric layers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |