JP2014007184A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 埋め込みゲート電極の抵抗増加を抑えること。
【解決手段】 半導体装置は、半導体基板と、この半導体基板上に設けられた埋め込みゲート電極溝と、この埋め込みゲート電極溝側壁上に設けられたゲート絶縁膜と、このゲート絶縁膜上に、窒化された第１金属から成る膜、アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および第２金属から成る膜を順に有する埋め込みゲート電極と、を備える。
【選択図】 図１３

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板に形成された複数の埋め込みゲート型トランジスタを有する半導体装置及びその製造方法に関する。
近年、例えば、ＤＲＡＭ（Dynamic Random Access Memory）素子等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。
また、このような半導体装置に備えられるトランジスタの微細化に伴い、ショートチャネル効果によるトランジスタ特性の悪化や、コンタクトホール径の縮小によるコンタクト抵抗の増加が問題となっている。
これらの問題を解決し、さらなる微細化を進めるため、メモリセルを構成するセルトランジスタに、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型のトランジスタを採用することが提案されている。
従来、ＤＲＡＭの埋め込みゲート電極の電極材として、ＣＶＤ（Chemical Vapor Deposition）法による窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜の積層構造を採用している（例えば、特許文献１、特許文献２、特許文献３参照）。
特開２０１１−１９２８００号公報 特開２０１１−１５９７６０号公報（段落［００５６］） 特開２００８−９１８４４号公報
しかしながら、微細化が進むにつれて、埋め込みゲート電極の抵抗増加により、メモリデバイスのスイッチング速度が遅延するという問題が生じている。
本発明による半導体装置は、半導体基板と、この半導体基板上に設けられた埋め込みゲート電極溝と、埋め込みゲート電極溝側壁上に設けられたゲート絶縁膜と、このゲート絶縁膜上に、窒化された第１金属から成る膜、アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および第２金属から成る膜を順に有する埋め込みゲート電極と、を備える。
また、本発明による半導体装置の製造方法は、半導体基板上に、埋め込みゲート電極溝を形成する工程と、埋め込みゲート電極溝側壁にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に順に、窒化された第１金属から成る膜、アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および第２金属から成る膜を形成する工程と、を有する。
本発明によると、埋め込みゲート電極の抵抗増加を抑えられることにより、メモリデバイスでのスイッチング速度遅延という問題が解決されるとともに、更なる微細化を促進できるという効果を有する。
本発明の一実施例に係る半導体装置を製造するプロセスの第１の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第２の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第３の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第４の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第５の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第６の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第７の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第８の製造工程を示す断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第９の製造工程を示す断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１０の製造工程を示す断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１１の製造工程を示す断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１２の製造工程を示す断面構造図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１３の製造工程を示す断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１４の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１５の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１６の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１６の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｆ）は切断線Ｙ３−Ｙ３による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１７の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｆ）は切断線Ｙ３−Ｙ３による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１８の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｆ）は切断線Ｙ３−Ｙ３による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第１９の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｆ）は切断線Ｙ３−Ｙ３による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第２０の製造工程を示す図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｆ）は切断線Ｙ３−Ｙ３による断面図である。 本発明の一実施例に係る半導体装置を製造するプロセスの第２１の製造工程を示す断面図である。 従来の半導体装置を製造するプロセスの第８の製造工程を示す断面図である。 従来の半導体装置を製造するプロセスの第９の製造工程を示す断面図である。 従来の半導体装置を製造するプロセスの第１０の製造工程を示す断面図である。 従来の半導体装置を製造するプロセスの第１１の製造工程を示す断面図である。 従来の半導体装置を製造するプロセスの第１２の製造工程を示す断面図である。 アモルファスシリコンの膜厚とシート抵抗の関係を示す図である。 タングステンシリサイドの膜厚とシート抵抗の関係を示す図である。
本発明について説明する前に、本願発明の理解を容易にするために、図２３〜図２７を参照して従来技術について説明する。
図２３〜図２７は、従来の埋め込みゲート電極の形成フローを示す図であって、埋め込みゲート電極溝形成から埋め込みゲート電極上キャップ絶縁膜形成までの製造工程を示している。ここでは、説明を簡略化するために、第１の製造工程から第７の製造工程までを省略し、第８の製造工程以後の製造フローについて説明する。
図２３は、アモルファスカーボン膜（図示せず）を除去して、埋め込みゲート電極溝を形成した状態を示している。半導体基板１０の上にシリコン窒化膜２０が形成されている。半導体基板１０の表層（シリコン）のみを選択的に除去して、埋め込みゲート電極溝が形成されている。
そして、図２４に示すように、マスク層の開口部から露出する埋め込みゲート電極溝の表面を熱酸化（ＩＳＳＧ：In Site Steam Generation）により酸化させることによって、シリコン酸化膜からなるゲート絶縁膜２６を形成する。
その後、図２５に示すように、窒化チタン（ＴｉＮ）膜２７を堆積する。引き続いて、図２６に示すように、タングステン（Ｗ）膜２９を堆積する。これにより、窒化チタン（ＴｉＮ）膜２７およびタングステン（Ｗ）膜２９が順次積層された導電膜が半導体基板１０の全面に亘って成膜される。
次に、図２７に示すように、この導電膜が成膜された面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により研磨しながら、ストッパとなる上記シリコン窒化膜２０の表面が露出するまで平坦化を行う。
次に、図２７に示すように、上記埋め込みゲート電極溝に埋め込まれた導電膜をエッチバックしながら、その溝内に導電膜を残存させる。
次に、図２７に示すように、半導体基板１０の全面に亘って、キャップ絶縁膜３１を成膜する。キャップ絶縁膜３１として、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）膜が使用される。これにより、窒化チタン（ＴｉＮ）／タングステン（Ｗ）積層膜から成る、埋め込みゲート電極が形成される。その後、このキャップ絶縁膜（ＢＰＳＧ膜）３１が成膜された面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により研磨しながら、ストッパとなる上記シリコン窒化膜２０の表面が露出するまで平坦化を行う。
次に、従来技術の問題点について説明する。
タングステン（Ｗ）膜２９の成膜では、バリア膜である窒化チタン（ＴｉＮ）膜２７の細かい柱状結晶に依存してタングステン（Ｗ）膜２９の結晶も細かくなり、その抵抗値はバルクのタングステン（Ｗ）膜に比べて高くなる。
そこで、本発明者は、この問題を解決する為に、タングステン（Ｗ）膜２９を低抵抗膜として成膜する手法を検討した。
実験を重ねた結果、本発明者は、バリア膜である窒化チタン（ＴｉＮ）膜２７上に薄いアモルファスシリコン膜又はアモルファス状のシリサイド膜を介在させた上でタングステン（Ｗ）膜２９を成膜すると、その抵抗値は、バルクのタングステン（Ｗ）膜と同等になる事が確認できた。
図２８は、窒化チタン（ＴｉＮ）、アモルファスシリコン、タングステン(Ｗ)を順に成膜し、窒化チタン（ＴｉＮ）とタングステン(Ｗ)の膜厚を固定した場合のアモルファスシリコン膜厚とシート抵抗の関係を示す。アモルファスシリコンが１ｎｍ以上あれば、シート抵抗は劇的に下がり、バルクのタングステン（Ｗ）膜と同等のシート抵抗値を示している。
また、図２９は、窒化チタン（ＴｉＮ）、タングステンシリサイド、タングステン(Ｗ)を順に成膜し、窒化チタン（ＴｉＮ）とタングステン(Ｗ)の膜厚を固定した場合のタングステンシリサイド膜厚とシート抵抗の関係を示す。タングステンシリサイドについても膜厚１ｎｍ以上を挿入する事で劇的にシート抵抗が下げられる事が分かる。特開２００８−９１８４４号公報にも示されている様に、タングステン（Ｗ）膜の抵抗は、その膜のグレインサイズに依存する事が一般的に知られている。
本発明は、どちらもタングステン（Ｗ）膜直下の下地がアモルファスとなる為、下地の結晶に依存せず、タングステン（Ｗ）膜は独自に結晶化が進み、その結果、直下の下地が窒化チタンの場合に比べて、結晶のサイズが相対的に大きくなっているものと推定される。本発明は、この成膜手法、及びこの成膜構造を埋め込みゲート電極の形成に応用したものである。
近年、埋め込みゲート電極は、微細化しており、ＴｉＮ上に積層するアモルファスシリコンやタングステンシリサイドを過度に厚くすると、その上層に積層するタングステン（Ｗ）膜を積層するスペースが埋め込みゲート電極溝内に確保できなくなるという問題が発生する。その為、ＴｉＮ上に積層するアモルファスシリコン、又はシリサイド膜は、１〜３ｎｍ程度の膜厚とするのが都合がよい。
以下、図面を参照して、本発明の一実施例について詳細に説明する。
（半導体装置の製造方法）
図１〜図２２は、本発明の一実施例に係る半導体装置の製造工程の内、素子分離形成から埋め込みゲート電極を経てキャパシタを形成するフロー図を示している。
図１〜図７、図１４〜図１６の各図において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｃ）は切断線Ｘ２−Ｘ２による断面図、（ｄ）は切断線Ｙ１−Ｙ１による断面図、（ｅ）は切断線Ｙ２−Ｙ２による断面図である。また、図８〜図１３、および図２２の各図は、断面図である。さらに、図１７〜図２１の各図において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１による断面図、（ｆ）は切断線Ｙ３−Ｙ３による断面図である。
まず、図１を参照して、半導体基板１０の上に、第１のシリコン窒化膜１２と、第１のアモルファスカーボン膜１３と、第１のシリコン酸窒化膜１４と、第１のシリコン酸化膜１５と、第１の反射防止（ＢＡＲＣ）膜１６とを順次積層した第１のマスク層を形成する。さらに、この第１のマスク層上に、第１のフォトレジスト（ＰＲ）１７を塗布した後、この第１のフォトレジスト１７をリソグラフィ技術によりパターニングしながら、活性領域に対応した形状の第１のレジストパターン１７を形成する。また、この第１のレジストパターン１７を形成することによって、素子分離領域に対応する位置に開口部と、周辺領域に対応する位置に開口部とが形成される。
次に、図２に示すように、この第１のレジストパターン１７を用いた異方性ドライエッチングによりマスク層をパターニングする。このとき、第１のレジストパターン１７は、エッチングの進行に伴って、第１のマスク層の上から除去されるが、この第１のレジストパターン１７の形状が第１のマスク層にそのまま転写される。これにより、第１のマスク層も、エッチングの進行に伴って、第１のレジストパターン１７の形状を上層側から下層側へと転写しながら除去される。このため、第１のマスク層のパターニングが終了した時点では、例えば、第１の反射防止（ＢＡＲＣ）膜１６、第１のシリコン酸化膜１５及び第１のシリコン酸窒化膜１４が完全に除去される。そして、上記素子分離領域に対応する位置に開口部と、周辺領域に対応する位置に開口部とを有するようにパターニングされた第１のアモルファスカーボン膜１３及び第１のシリコン窒化膜１２からなる第１のマスク層が残存している。
次に、図２に示すように、パターニングされた第１のマスク層を用いた異方性ドライエッチングにより半導体基板１０の表層をパターニングする。これにより、この第１のマスク層の形状が半導体基板１０の表層に転写されて、半導体基板１０のセルアレイ領域に、第１の方向に延在する素子分離用の溝部がストライプ状に複数並んで形成される。
ここで、上記素子分離用の溝部を形成する際に、マイクロローディング効果を利用して、セルアレイ領域よりも外側にある周辺領域に、上記セルアレイ領域に形成された溝部の底面よりも深い溝部を形成する。具体的に、この周辺領域には、上記セルアレイ領域に形成された溝部よりも幅の広い溝部を形成する。また、この溝部の深さは、後述するオーバーエッチングにより当該溝部に埋め込まれた第２のシリコン酸化膜１９（後述する）が残存する深さとする。
次に、図３に示すように、第１のマスク層の開口部から露出する溝部の表面を熱酸化（ＩＳＳＧ：In Site Steam Generation）により酸化させてシリコン酸化膜（図示せず）を形成した後、その上にＬＰ−ＣＶＤ法により第２のシリコン窒化膜１８を成膜する。この第２のシリコン窒化膜１８の厚みは、第２のシリコン窒化膜１８をセルアレイ領域に形成された溝部に埋め込むのに十分な厚みとすればよく、周辺領域に形成された溝部に第２のシリコン窒化膜１８が完全に埋め込まれる必要はない。
次に、図３に示すように、熱リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより第２のシリコン窒化膜１８を選択的に除去する。このとき、セルアレイ領域に形成された溝部の底部には、第２のシリコン窒化膜１８が一定の厚みで残存した状態とするが、周辺領域に形成された溝部上の第２のシリコン窒化膜１８は完全に除去される。
次に、図４に示すように、半導体基板１０の全面に亘って、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法により第２のシリコン酸化膜１９を形成した後に、この第２のシリコン酸化膜１９が成膜された面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により研磨しながら、ストッパとなる上記第１のシリコン窒化膜１２の表面が露出まで平坦化を行う。
次に、図５に示すように、第２のシリコン酸化膜１９をフッ酸（ＨＦ）を用いたウェットエッチングにより選択的に除去しながら、半導体基板１０の表面と同じ高さとなるように第２のシリコン酸化膜１９の高さを調整する。その後、第１のシリコン窒化膜１２を熱燐酸（Ｈ３ＰＯ４）を用いたウェットエッチングより除去する。これにより、上記素子分離用の溝部に、上記素子分離膜として、上記第２のシリコン窒化膜１８及び第２のシリコン酸化膜１９が埋め込まれた上記素子分離領域と、この素子分離領域によって絶縁分離された上記活性領域とが、第１の方向に延在しながら交互に隣接した状態で形成される。
次に、図６に示すように、半導体基板１０の全面に亘って、第３のシリコン窒化膜２０と、第２のアモルファスカーボン膜２１と、第２のシリコン酸窒化膜２２と、第３のシリコン酸化膜２３と、第２の反射防止（ＢＡＲＣ）膜２４とを順次積層した第２のマスク層を形成する。さらに、この第２のマスク層の上に、第２のフォトレジスト（ＰＲ）２５を塗布しながら、この第２のフォトレジスト２５をリソグラフィ技術によりパターニングしながら、埋め込みゲート電極溝、すなわち上記素子分離領域を横切る溝部を形成する位置に開口部を有する第２のレジストパターン２５を形成する。
次に、図７に示すように、この第２のレジストパターン２５を用いた異方性ドライエッチングにより第２のマスク層をパターニングする。このとき、第２のレジストパターン２５は、エッチングの進行に伴って、第２のマスク層の上から除去されるが、この第２のレジストパターン２５の形状が第２のマスク層にそのまま転写される。これにより、第２のマスク層を第２のレジストパターン２５に対応した形状にすることができる。さらに、第２のマスク層も、エッチングの進行に伴って、第２のレジストパターン２５の形状を上層側から下層側へと転写しながら除去される。このため、第２のマスク層のパターニングが終了した時点では、例えば、第２の反射防止（ＢＡＲＣ）膜２４、第３のシリコン酸化膜２３及び第２のシリコン酸窒化膜２２が完全に除去される。そして、上記埋め込みゲート電極溝を形成する位置に開口部を有するようにパターニングされた第２のアモルファスカーボン膜２１及び第３のシリコン窒化膜２０からなる第２のマスク層が残存している。
次に、図７に示すように、パターニングされた第２のマスク層を用いた異方性の選択エッチングにより、開口部から露出した上記第２のシリコン酸化膜１９のみを選択的に除去し、上記素子分離領域に上記埋め込みゲート電極溝を形成する。この時、セルアレイ内にあるシリコン窒化膜１８は、エッチングストッパの役割を果たす。
次に、図７に示すように、パターニングされた第２のマスク層の用いた異方性の選択エッチングにより、開口部から露出した半導体基板１０の表層（シリコン）のみを選択的に除去する。この時、開口部より露出した半導体基板１０の表層（シリコン）は、セルアレイ内にあるシリコン窒化膜１８の高さよりも高い位置を保つものとする。これにより、セルアレイ内の半導体基板１０の表層（シリコン）に形成されたフィン部が溝部の間から上方に突き出るように形成される。したがって、フィン部の上面の位置は、素子分離領域に形成された溝部の底部よりも高く、活性領域の上面（半導体基板１０の表面）よりも低い位置となる。
次に、図８に示すように、第２のアモルファスカーボン膜２１を除去する。
そして、図９に示すように、第２のマスク層の開口部から露出する埋め込みゲート電極溝の表面を熱酸化（ＩＳＳＧ：In Site Steam Generation）により酸化させることによって、シリコン酸化膜からなるゲート絶縁膜２６を形成する。
その後、図１０に示すように、窒化チタン（ＴｉＮ）膜２７を堆積する。そして、図１１に示すように、アモルファスシリコン膜２８を堆積する。引き続いて、図１２に示すように、タングステン（Ｗ）膜２９を堆積する。これにより、窒化チタン（ＴｉＮ）膜２７、アモルファスシリコン膜２８、およびタングステン（Ｗ）膜２９が順次積層された導電膜が半導体基板１０の全面に亘って成膜される。
次に、図１３に示すように、この導電膜が成膜された面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により研磨しながら、ストッパとなる上記第３のシリコン窒化膜２０の表面が露出するまで平坦化を行う。
次に、図１３に示すように、上記埋め込みゲート電極溝に埋め込まれた導電膜をエッチバックしながら、その埋め込みゲート電極溝の底部に一定の厚みで導電膜を残存させる。ここで、一定の膜厚とは、活性領域に形成された溝部の底部に位置するフィン部を導電膜が跨ぐ、すなわちフィン部の上面に導電膜が残存する膜厚であり（後述の図１５（ｄ）参照）、また、活性領域の上面（半導体基板１０の表面）より上方に突き出さない膜厚であることを意味する（後述の図１５（ｂ）参照）。
次に、図１３及び図１４に示すように、半導体基板１０の全面に亘って、キャップ絶縁膜３１を成膜した後、アニールを施す。本実施例では、キャップ絶縁膜３１としてＢＰＳＧ膜を使用し、ＢＰＳＧ膜の成膜後に６００℃前後のアニール処理を施している。これにより、窒化チタン（ＴｉＮ）膜２７、熱処理後のアモルファスシリコン膜２８ａ、およびタングステン（Ｗ）膜２９が積層された、埋め込みゲート電極３０が形成される。
ここで、６００℃前後からのアニール処理で、１ｎｍから３ｎｍの範囲で成膜されたアモルファスシリコン膜２８ａは、細かい粒状の凝集物が、元々成膜された部分に点在する形に変化する。
その後、このキャップ絶縁膜（ＢＰＳＧ膜）３１が成膜された面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により研磨しながら、ストッパとなる上記第３のシリコン窒化膜２０の表面が露出するまで平坦化を行う。
次に、図１５に示すように、キャップ絶縁膜３１をフッ酸（ＨＦ）を用いたウェットエッチングにより選択的に除去しながら、半導体基板１０の表面と同じ高さとなるようにキャップ絶縁膜３１の高さを調整する。その後、上記第３のシリコン窒化膜２０を熱燐酸（Ｈ３ＰＯ４）を用いたウェットエッチングより除去する。
次に、図１６及び図１７に示すように、キャップ絶縁膜３１の間から露出した活性領域に低濃度のＮ型不純物（リン等）をイオン注入する。これにより、上記埋め込みゲート電極３０を挟んだ両側の活性領域に、不純物拡散層３２が形成される。これら不純物拡散層３２の内、一方がドレイン側活性領域となり、他方がソース側活性領域となる。
次に、図１８に示すように、第１層間絶縁膜（第１絶縁層間膜）３３を成膜した後、従来公知のリソグラフィ及びドライエッチング技術を用いて第１層間絶縁膜（第１絶縁層間膜）３３を選択的に除去することにより、ビット線と接続するためのコンタクトホール（ビットコン）３４を形成する。
次に、図１９に示すように、ビットコン３４を埋め込むようにビットコンＷプラグ３５を形成した後、このビットコンＷプラグ３５上にビット線３６を形成する。
次に、図２０に示すように、第１層間絶縁膜（第１絶縁層間膜）３３の表面及びビット線３６を覆うように第２層間絶縁膜（第２絶縁層間膜）３７を形成した後に、第２層間絶縁膜（第２絶縁層間膜）３７をエッチングすることにより、容量コンタクトホールを形成する。その後、この容量コンタクトホール内を充填するようにストレージノードコンタクトＷプラグ３８を形成する。
次に、図２１に示すように、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を形成した後に、この積層膜をパターニングして、ストレージノードコンタクトＷパッド３９を形成する。その後、このストレージノードコンタクトＷパッド３９を覆うように、ストッパー窒化膜４０を形成する。その後、ストレージノードコンタクトＷパッド３９上のストッパー窒化膜４０を貫通するコンタクトホールを形成し、露出するストレージノードコンタクトＷパッド３９の上面を覆うようにして、例えば、窒化チタン等を用いてキャパシタの下部電極４１を形成する。
次に、図２２に示すように、下部電極４１の表面を覆うように容量絶縁膜４２を形成する。容量絶縁膜４２としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることとができる。次に、容量絶縁膜４２の表面を覆うように、例えば、窒化チタン等を用いてキャパシタの上部電極４３を形成する。このようにして、下部電極４１、容量絶縁膜４２、および上部電極４３からなる、キャパシタを形成する。
図示はしないが、キャパシタを介して半導体基板１０上に配線層を形成する。これにより、ＤＲＡＭのメモリセルが完成する。
上述した実施例では、埋め込みゲート電極３０として、窒化チタン（ＴｉＮ）膜２７、アモルファスシリコン膜２８ａ、およびタングステン（Ｗ）膜２９を順次積層した膜を使用しているが、本発明は、これに限定されず、以下に述べるような種々の変形例を採用することができる。
（変形例）
窒化チタン（ＴｉＮ）膜２６の代わりに窒化された第１金属から成る膜を使用し、アモルファスシリコン膜２８ａの代わりにアモルファス状のシリサイド化された第１金属から成る膜を使用し、タングステン（Ｗ）膜２９の代わりに第２金属から成る膜を使用してよい。
この場合、第１金属および第２金属の各々は、高融点金属であればよい。高融点金属は、タングステン、コバルト、チタン、ニッケル、モリブデン、およびタンタルのグループから選択されるものでよい。
このように本発明の実施例（変形例）によれば、埋め込みゲート電極として、窒化された第１金属から成る膜、アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および第２金属から成る膜を順に積層した膜を使用しているので、埋め込みゲート電極の抵抗増加を抑えることができる。その結果、メモリデバイスのスイッチング速度遅延という問題を解決できると共に、更なる微細化を推進できるという効果を奏する。
本発明は、ＤＲＡＭの埋め込みゲート電極に限定せず、ＰＲＡＭ（Phase-Change Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）等を含めた製品全般の埋め込みゲート電極に適応可能である。
１０…半導体基板
１２…第１のシリコン窒化膜
１３…第１のアモルファスカーボン膜
１４…第１のシリコン酸窒化膜
１５…第１のシリコン酸化膜
１６…第１の反射防止（ＢＡＲＣ）膜
１７…第１のフォトレジスト（第１のレジストパターン）
１８…第２のシリコン窒化膜
１９…第２のシリコン酸化膜
２０…第３のシリコン窒化膜
２１…第２のアモルファスカーボン膜
２２…第２のシリコン酸窒化膜
２３…第３のシリコン酸化膜
２４…第２の反射防止（ＢＡＲＣ）膜
２５…第２のフォトレジスト（第２のレジストパターン）
２６…ゲート絶縁膜
２７…窒化チタン（ＴｉＮ）膜
２８…アモルファスシリコン膜
２８ａ…アモルファスシリコン膜（熱処理後）
２９…タングステン（Ｗ）膜
３０…埋め込みゲート電極
３１…キャップ絶縁膜（ＢＰＳＧ膜）
３２…不純物拡散層
３３…第１層間絶縁膜(第１絶縁層間膜)
３４…ビットコン（ビット線と接続するためのコンタクトホール）
３５…ビットコンＷプラグ
３６…ビット線
３７…第２層間絶縁膜（第２絶縁層間膜）
３８…ストレージノードコンタクトＷプラグ
３９…ストレージノードコンタクトＷパッド
４０…ストッパー窒化膜
４１…キャパシタの下部電極
４２…容量絶縁膜
４３…キャパシタの上部電極

Claims (18)

  1. 半導体基板と、
    前記半導体基板上に設けられた埋め込みゲート電極溝と、
    前記埋め込みゲート電極溝側壁上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に、窒化された第１金属から成る膜、アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および第２金属から成る膜を順に有する埋め込みゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記アモルファスシリコン膜又はシリサイド化された第１金属膜の膜厚は、１ｎｍから３ｎｍの範囲にある請求項１に記載の半導体装置。
  3. 前記窒化された第１金属から成る膜、前記アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および前記第２金属から成る膜は、アニールを加えられた膜であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１金属は、高融点金属から成る、請求項１に記載の半導体装置。
  5. 前記第２金属は、高融点金属から成る、請求項１に記載の半導体装置。
  6. 前記高融点金属は、タングステン、コバルト、チタン、ニッケル、モリブデン、およびタンタルのグループから選択される請求項４又は請求項５に記載の半導体装置。
  7. 前記埋め込みゲート電極は、素子分離領域と活性化領域を跨ぐ配線であることを特徴とする請求項１に記載の半導体装置。
  8. 前記埋め込みゲート電極の最表面の高さは、半導体基板最表面の高さよりも低い位置にあることを特徴とする請求項１に記載の半導体装置。
  9. 半導体基板上に、埋め込みゲート電極溝を形成する工程と、
    前記埋め込みゲート電極溝側壁にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に順に、窒化された第１金属から成る膜、アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および第２金属から成る膜を形成する工程と、
    を有する、半導体装置の製造方法。
  10. 前記窒化された第１金属から成る膜、前記アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および前記第２金属から成る膜が形成された後、
    前記窒化された第１金属から成る膜、前記アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および前記第２金属から成る膜を、前記埋め込みゲート電極溝のある高さまでエッチバックする工程を有する、
    請求項９に記載の半導体装置の製造方法。
  11. 前記窒化された第１金属から成る膜、前記アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および前記第２金属から成る膜を、前記埋め込みゲート電極溝のある高さまでエッチバックした後、
    前記埋め込みゲート電極溝のある高さまでエッチバックされた部分を第１絶縁層間膜でカバーする工程を有する、
    請求項１０に記載の半導体装置の製造方法。
  12. 前記埋め込みゲート電極溝のある高さまでエッチバックされた部分を前記第１絶縁層間膜でカバーした後、
    前記第１絶縁層間膜をＣＭＰで平坦化する工程を有する、
    請求項１１に記載の半導体装置の製造方法。
  13. 前記埋め込み電極溝のある高さとは、半導体基板最表面の高さよりも低い位置である請求項１０に記載の半導体装置の製造方法。
  14. 前記アモルファスシリコン膜又はシリサイド化された第１金属から成る膜の膜厚は、１ｎｍから３ｎｍの範囲とする請求項９に記載の半導体装置の製造方法。
  15. 前記ゲート絶縁膜上に、前記窒化された第１金属から成る膜、前記アモルファスシリコン膜又はシリサイド化された第１金属から成る膜、および前記第２金属から成る膜を成膜後、アニール工程を有する、
    請求項９に記載の半導体装置の製造方法。
  16. 前記第１金属の材料として、高融点金属を使用する、請求項９に記載の半導体装置の製造方法。
  17. 前記第第２金属の材料として、高融点金属を使用する、請求項９に記載の半導体装置の製造方法。
  18. 前記高融点金属として、タングステン、コバルト、チタン、ニッケル、モリブデン、およびタンタルのグループから選択されたいずれかを使用する、請求項１６又は請求項１７に記載の半導体装置の製造方法。
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US6291868B1 (en) * 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
KR100855967B1 (ko) * 2007-01-04 2008-09-02 삼성전자주식회사 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법
KR100869351B1 (ko) * 2007-06-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
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