KR20100098899A - 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법 - Google Patents

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Abstract

본 발명 새들 핀 구조를 갖는 트랜지스터를 개시한다.
본 발명의 새들 핀 트랜지스터는 랜딩 플러그 콘택 영역 특히 소자분리막 상의 랜딩 플러그 콘택 영역이 융기된 구조를 갖도록 함으로써 랜딩 플러그 콘택 SAC(Self Aligned Contact) 페일을 방지할 수 있도록 해준다.

Description

융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그 형성 방법{Saddle fin transisor having elevated landing plug contact and manufacturing method of the same}
본 발명은 새들 핀 트랜지스터에 관한 것으로서, 보다 상세하게는 랜딩 플러그 콘택 영역 특히 소자분리막 상의 랜딩 플러그 콘택 영역이 융기된 구조를 갖도록 함으로서 랜딩 플러그 콘택 SAC(Self Aligned Contact) 페일을 방지할 수 있는 새들 핀 트랜지스터에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 트랜지스터의 채널 길이와 채널 폭도 감소되고 있다. 그 결과, 100㎚ 이하의 최소 선폭을 가지는 고집적 반도체 소자에서 요구되는 문턱전압(Vt)을 구현함에 있어서, 기존의 평면(planar) 트랜지스터 구조는 그 한계에 부딪히고 있다. 이러한 한계를 극복하기 위해 다양한 형태의 트랜지스터들이 제안되고 있는데 그것들 중 하나가 핀(Fin) 트랜지스터이다.
도 1은 종래의 일반적인 핀 트랜지스터의 구조를 보여주는 도면이다.
핀 구조의 트랜지스터는 반도체 기판(10)의 액티브 영역(11)이 소자 분리막(12) 보다 돌출되도록 형성되고 돌출된 액티브 영역(11)과 교차되게 게이트 전 극(13)이 형성된다. 이처럼 액티브 영역(11)이 돌출되도록 형성된 핀 트랜지스터는 그 돌출된 높이만큼 트랜지스터의 채널 폭이 증가하게 되어 전류구동능력을 향상시킬 뿐 아니라 동작 속도를 증가시킬 수 있는 잇점을 갖고 있다.
그러나, 핀 구조의 경우 채널 영역의 확대로 인해 오히려 접합누설전류가 증가 할 가능성이 있다. 따라서, 충분한 데이터 유지 시간(Data Retention Time)을 요구하는 셀 트랜지스터에 이를 응용하는 것에는 한계가 있다.
도 2는 데이터 유지 시간을 확보하기 위해 제안된 리세스 트랜지스터의 구조를 간략하게 보여주는 도면이다.
리세스 트랜지스터는 게이트(22) 영역의 반도체 기판(20)을 소정 깊이 식각함으로써 소오스(S)/드레인(D) 사이의 거리를 최대한 확장시켜 놓은 것이다.
그러나 이러한 리세스 트랜지스터는 데이터 유지 시간을 확보할 수는 있으나 전류구동능력이 핀 트랜지스터 만큼 좋지 못하다는 단점이 있다.
따라서, 최근에는 핀 트랜지스터 및 리세스 트랜지스터를 하나의 셀 내에 모두 구현함으로써 핀 트랜지스터의 전류구동능력과 리세스 트랜지스터의 정보저장능력을 모두 가지는 새들 핀 구조의 트랜지스터(Saddle Fin FET)가 제안되고 있다.
도 3은 종래의 새들 핀 트랜지스터의 구조를 보여주는 도면이다.
새들 핀 트랜지스터는 게이트 영역에서 반도체 기판(30)의 액티브 영역(31)을 일정 깊이 식각하여 리세스 구조의 채널 영역을 형성하면서 소자 분리막(32)을 채널 영역 보다 깊게 식각하여 채널 영역이 돌출되도록 형성된 구조를 갖는다. 이때, 돌출된 채널 영역을 새들 핀이라 한다.
새들 핀 트랜지스터는 리세스 게이트 구조에서의 안정적인 리프레쉬 특성을 확보함과 동시에 리세스 게이트의 바닥면을 핀 구조로 형성하여 채널의 폭을 증가시켜 전류구동능력을 향상시켜준다.
그런데, 이러한 새들 핀 트랜지스터는 제조 과정에서 소자 분리막의 손실이 심하게 발생하게 되어, 게이트의 미스 얼라인(missalign)이 발생하거나 소자 분리막의 막질이 충분히 튼튼하지 못할 경우 랜딩 플러그 콘택(LPC) 형성시 도 4와 같이 소자 분리막 내에서 랜딩 플러그 콘택(LPC) SAC(Self Aligned Contact) 페일이 발생하게 된다.
특히, 최근에는 액티브 영역 사이의 갭필(gap-fill)이 보다 잘 이루어지도록 하기 위해 소자 분리막으로서 기존의 HDP(High Density Plasma) 절연막 대신에 매립 특성이 더 우수한 SOD(Spin On Dielectric) 절연막을 사용하고 있는데, SOD 절연막은 습식식각에서의 식각 속도가 HDP 절연막에 비해 매우 높기 때문에 상술한 문제의 발생 가능성을 더욱 높이고 있는 실정이다.
또한, SOD 절연막이 손실로 인해 소자분리 영역들간의 간격이 축소하게 되면, 반도체 소자의 동작시 소자 분리막, 즉 필드 영역에 매립된 SOD 절연막 상에 배치되는 패싱 게이트가 액티브 영역에 배치된 메인 게이트에 미치는 신호 간섭 현상이 증대된다. 그 결과, GIDL(Gate Induced Drain Leakage) 전류가 증가되어 트랜지스터의 단채널 마진이 감소하게 된다. 특히, 디램 소자에 있어서는 데이터 데이터 유지 시간이 감소되어 정상적인 동작이 어려워지게 됨으로써 소자의 수율 및 신뢰성이 저하되는 문제가 발생된다.
본 발명은 새들 핀 트랜지스터의 구조를 개선하여 랜딩 플러그 콘택(LPC) SAC 페일을 구조적으로 방지하고자 한다.
본 발명의 일 실시예에 따른 새들 핀 트랜지스터는 게이트 영역 내의 액티브 영역이 새들 핀 구조로 상기 게이트 영역 내의 소자분리막 보다 돌출되게 형성된 리세스, 랜딩 플러그 콘택 영역의 소자분리막이 다른 영역의 소자분리막 보다 높게 형성된 융기된 랜딩 플러그 콘택 및 상기 리세스를 매립하는 게이트를 포함한다.
본 발명의 다른 실시예에 따른 새들 핀 트랜지스터는 게이트 영역 내의 액티브 영역이 새들 핀 구조로 상기 게이트 영역 내의 소자분리막 보다 돌출되게 형성된 리세스, 랜딩 플러그 콘택 영역의 소자분리막 및 액티브 영역이 다른 소자분리막 및 다른 액티브 영역 보다 높게 형성된 융기된 랜딩 플러그 콘택 및 상기 리세스를 매립하는 게이트를 포함한다.
본 발명의 새들 핀 트랜지스터는 융기된 랜딩 플러그 콘택의 측벽에 질화막으로 형성된 스페이서를 더 형성함으로써 랜딩 플러그 콘택과 게이트 사이의 공간을 더 확보할 수 있도록 해준다.
이때, 융기된 랜딩 플러그 콘택은 500 Å ∼ 1000 Å 높이로 형성된다.
본 발명의 일 실시예에 따른 새들 핀 트랜지스터 형성 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 제 1 단계, 랜딩 플러그 콘택 영역 이외의 영역을 일정 깊이로 식각하여 융기된 랜딩 플러그 콘택을 형성하는 제 2 단계, 게이트 영역 내의 상기 소자분리막 및 상기 액티브 영역을 서로 다른 깊이로 식각하여 새들 핀 구조의 리세스를 형성하는 제 3 단계 및 상기 리세스가 매립되도록 게이트를 형성하는 제 4 단계를 포함한다.
본 발명의 다른 실시예에 따른 새들 핀 트랜지스터 형성 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 제 1 단계, 상기 소자분리막 내에서 랜딩 플러그 콘택 영역 이외의 영역을 일정 깊이로 식각하여 융기된 랜딩 플러그 콘택을 형성하는 제 2 단계, 게이트 영역 내의 상기 소자분리막 및 상기 액티브 영역을 서로 다른 깊이로 식각하여 새들 핀 구조의 리세스를 형성하는 제 3 단계 및 상기 리세스가 매립되도록 게이트를 형성하는 제 4 단계를 포함한다.
본 발명의 새들 핀 트랜지스터 형성 방법에서 제 2 단계는 500 Å ∼ 1000 Å 정도의 깊이로 식각되며, 상기 제 3 단계는 상기 제 2 단계의 결과물 상부에 질화막을 형성하는 단계를 더 포함한다.
본 발명의 새들 핀 트랜지스터 형성 방법에서 상기 제 4 단계는 게이트 산화공정을 실시하여 상기 리세스에 의해 노출된 반도체 기판에 게이트 산화막을 형성하는 단계, 상기 리세스가 매립되도록 폴리 실리콘막, 도전막) 및 하드마스크층을 순차적으로 형성하는 단계 및 게이트 마스크를 사용하여 상기 하드마스크층, 상기 도전막 및 상기 폴리 실리콘막을 순차적으로 식각하는 단계를 포함하며, 이러한 게이트 형성 단계에서 상기 융기된 랜딩 플러그 콘택 상부의 상기 질화막이 제거되어 상기 융기된 랜딩 플러그 콘택 측벽에 스페이서가 형성된다.
본 발명은 융기된 랜딩 플러그 콘택 구조를 도입함으로써 소자분리막에서 랜딩 플러그 콘택과 리세스 게이트가 쇼트되는 문제를 근본적으로 해결할 수 있다.
또한 본 발명은 이러한 융기된 랜딩 플러그 콘택 구조를 도입함으로써 공정적으로 랜딩 플러그 콘택홀을 형성하기 위한 식각 시간을 충분히 늘릴 수 있어 랜딩 플러그 콘택 영역이 오픈되지 않는 현상을 방지할 수 있으며, 액티브 영역에 형성되는 게이트와 소자분리막에 형성되는 게이트 간의 오버랩 마진을 늘릴 수 있어 공정적 부담을 덜어줄 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 5는 본 발명에 따른 융기된 랜딩 플러그 구조를 갖는 새들 핀 트랜지스터의 구조를 보여주는 단면도로, 도 6의 평면도에서 X-X'에 따른 단면을 보여준다.
반도체 기판(100)의 액티브 영역(102)은 소자 분리막(106)에 의해 정의되며, 게이트 영역(102)과 교차되게 형성된다. 이때, 게이트 영역(132)에서 액티브 영역(102)은 리세스 구조로 형성되되, 소자 분리막(106) 보다 일정 레벨 높게 돌출된 새들 핀 구조로 형성됨으로써 리세스 게이트 구조에서의 안정적인 리프레쉬 특성을 확보함과 동시에 채널 폭을 증가시켜준다.
게이트(132)는 폴리 실리콘 패턴(126), 도전막 패턴(128) 및 하드마스크층 패턴(130)이 적층된 구조를 가진다. 이때, 도전막은 텅스텐, 텅스텐 실리사이드 및 이들의 적층 구조 중 어느 하나로 형성될 수 있다. 그리고, 게이트(132)의 측벽에는 게이트 스페이서(134)가 형성된다.
더욱이, 본 발명의 새들핀 트랜지스터는 랜딩 플러그 콘택 영역이 다른 영역에 비해 일정 레벨 높게 형성된 융기된 랜딩 플러그 콘택(Elevated LPC) 구조를 갖는다. 즉, 랜딩 플러그 콘택 영역의 액티브 영역 및 소자분리막이 다른 액티브 영역 및 소자분리막 보다 일정 레벨 높게 융기된 형태로 형성된다. 이때, 융기된 랜딩 플러그 콘택은 바람직하게는 500 Å ∼ 1000 Å 정도의 높이로 형성된다.
그리고, 융기된 랜딩 플러그 콘택의 측면에는 질화막 스페이서(114')가 형성되어 랜딩 플러그 콘택(136)과 게이트(132) 간의 공간을 충분히 확보할 수 있도록 해준다.
도 7 내지 도 13은 본 발명에 따른 새들 핀 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7을 참조하면, 반도체 기판(100) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한 후 STI(Shallow Trench Isolation) 마스크를 이용한 식각 공정을 통해 기판 내에 액티브 영역(102)을 정의하는 소자분리막을 형성하기 위한 트렌치(미도시)를 형성한다.
이때, 식각공정은 건식식각공정으로 실시한다.
다음에, 트렌치 표면 상에 측벽 산화막(미도시)을 형성한 후, 측벽 산화막을 포함한 결과물 상에 라이너 질화막(104)을 형성한다. 이어서, 라이너 질화막(104) 상에 트렌치가 완전히 매립되도록 SOD(Spin On Dielectric) 산화막(미도시)과 같은 절연물질을 증착한 후 패드 질화막(미도시)이 노출될 때까지 SOD 산화막(미도시) 및 라이너 질화막(104)을 평탄화 식각(CMP:Chemical Mechanical Polishing)한다.
다음에, 노출된 패드 질화막과 패드 산화막을 순차적으로 제거하여 소자 분리막(106)을 형성한 후 그 결과물 상에 하드마스크층(108) 및 감광막(110)을 형성한다. 이때, 하드마스크 층(108)은 예컨대 아몰퍼스 카본(amorphous carbon)막과 실리콘옥시나이트라이드(SiON)를 순차적으로 적층하여 형성할 수 있다.
도 8을 참조하면, 랜딩 플러그 콘택 영역을 정의하는 마스크(미도시)를 이용하여 감광막(110)을 노광한 후 이를 현상하여 감광막 패턴(미도시)을 형성한다. 다음에, 그 감광막 패턴을 식각 마스크로 하드마스크층(108)을 식각하여 하드마스크층 패턴(112)을 형성한다.
다음에, 감광막 패턴 및 하드마스크층 패턴(112)을 식각 마스크로 액티브 영역(102) 및 소자분리막(106)을 소정 깊이 식각하여 융기된 랜딩 플러그 콘택(Elevated LPC)을 형성한 후 스트립 공정을 이용하여 감광막 패턴을 제거한다. 즉, 랜딩 플러그 콘택이 형성될 영역을 제외한 나머지 영역을 소정 깊이 식각함으로써 랜딩 플러그 콘택이 형성될 영역이 일정 높이로 융기된 구조를 갖도록 한다.
이때, 바람직하게는 500 Å ∼ 1000 Å 정도의 깊이로 액티브 영역(102) 및 소자분리막(106)을 식각한다.
도 9를 참조하면, 하드마스크층 패턴(112)을 제거한 후 그 결과물 상에 질화막(114)을 형성한다. 이러한 질화막(114)은 후속 공정에서 융기된 랜딩 플러그 콘택의 측벽에 스페이서를 형성하는데 사용된다.
도 10을 참조하면, 질화막(114) 상부에 하드마스크층(미도시) 및 감광막(미도시)을 형성한다. 다음에, 새들 핀 마스크를 이용하여 감광막을 노광한 후 이를 현상하여 감광막 패턴(118)을 형성한다. 이어서, 감광막 패턴(118)을 식각 마스크로 하드마스크층을 식각하여 하드마스크층 패턴(116)을 형성한다.
다음에, 감광막 패턴(118) 및 하드마스크층 패턴(116)을 이용한 핀 식각공정으로 게이트 영역의 액티브 영역(102) 및 소자분리막(106)을 서로 다른 깊이로 식각하여 새들 핀 구조의 채널 영역을 형성한다.
즉, 게이트 영역의 소자분리막(106)이 액티브 영역(102) 보다 깊게 식각되도록 함으로써 액티브 영역(채널 영역)(102)이 소자분리막(106) 보다 돌출된 새들 핀 구조의 채널 영역을 형성한다.
이러한, 식각공정은 반도체 기판인 액티브 영역(102)과 소자 분리막(106) 간의 식각 선택비가 최대한 높은 조건으로 실시하여 먼저 소자분리막(106)을 식각한 후 액티브 영역(102)을 식각하거나, 반대로 액티브 영역(102)을 먼저 식각한 후 소자분리막(106)을 식각할 수 있다.
도 11을 참조하면, 감광막 패턴(118) 및 하드마스크층 패턴(116)을 순차적으로 제거한 후 게이트 산화공정(gate oxidation)을 실시하여 노출된 반도체 기판(102) 표면에 게이트 산화막(미도시)을 형성한다.
다음에, 새들 핀이 매립되도록 게이트 영역에 폴리 실리콘막(120)과 도전막(122) 및 하드마스크층(124)을 순차적으로 형성한다. 이때, 도전막(122)은 텅스텐, 텅스텐 실리사이드 및 이들의 적층 구조 중 어느 하나로 형성될 수 있다.
도 12를 참조하면, 게이트 마스크를 사용하여 하드마스크층(124), 도전막(122) 및 폴리 실리콘막(120)을 순차적으로 식각함으로써 폴리 실리콘 패턴(126), 도전막 패턴(128) 및 하드마스크층 패턴(130)이 적층된 게이트(132)를 형성된다. 이러한 게이트(132) 형성 공정에 의해 질화막(114) 중 융기된 랜딩 플러그 콘택의 상부면에 형성된 질화막도 함께 식각됨으로써, 융기된 랜딩 플러그 콘택의 측벽에 질화막 스페이서(114')가 형성된다.
다음에, 그 결과물 상에 질화막(미도시)을 형성한 후 이를 에치백(Etch-back)하여 게이트 스페이서(134)를 형성한다.
도 13을 참조하면, 도 12의 결과물 상에 층간 절연막(미도시)을 형성하여 셀들 사이를 전기적으로 분리시킨 후 게이트 패턴(132)의 하드마스크층 패턴(130)이 노출될 때까지 층간 절연막을 식각하여 평탄화한다.
다음에, 랜딩 플러그 콘택 마스크를 사용하여 융기된 랜딩 플러그 콘택 영역이 노출될 때까지 층간 절연막을 선택 식각함으로써 랜딩 플러그 콘택홀(미도시)을 형성한다. 이어서, 랜딩 플러그 콘택홀이 완전히 매립되도록 랜딩 플러그 폴리(LPP)를 형성한다.
다음에, 하드마스크층 패턴(130)이 노출될 때까지 랜딩 플러그 폴리를 평탄화 식각(CMP)하여 랜딩 플러그 콘택(136)을 형성한 후 그 결과물 상부에 층간 절연막(138)을 형성한다.
다음에, 비트라인 콘택 마스크로 랜딩 플러그 콘택(136)이 노출될 때까지 층간 절연막(138)을 선택 식각하여 비트라인 콘택홀(미도시)을 형성한다. 이어서, 비트라인 콘택홀이 매립되도록 비트라인 용 도전막(미도시)을 형성한다.
다음에, 비트라인 마스크로 도전막을 패터닝하여 비트라인(140)을 형성한다.
본 발명은 상술한 바와 같이 랜딩 플러그 콘택이 형성되는 영역을 융기된 구조로 형성함으로써 소자분리막에서 랜딩 플러그 콘택과 리세스 게이트가 쇼트되는 문제를 근본적으로 해결할 수 있다. 더욱이, 본 발명은 융기된 랜딩 플러그 콘택의 측벽에 질화막 스페이서(114')를 형성함으로써 게이트(132)의 폴리 실리콘 패턴(126)과 후속 공정에서 형성되는 랜딩 플러그 콘택(136) 간의 공간을 충분히 확보할 수 있도록 해준다. 따라서, 게이트 스페이서의 두께를 훨씬 얇게 형성할 수 있다.
상술한 실시예에서는 액티브 영역 및 소자분리막 모두에 융기된 랜딩 플러그 콘택을 형성하는 공정을 설명하였으나 본 발명은 이에 한정되지 않는다. 예컨대, 랜딩 플러그 콘택 형성시 LPC SAC(Self Aligned Contact) 페일은 소자분리막 내에서의 흔히 발생되므로 랜딩 플러그 콘택 영역 중 소자분리막에만 융기된 랜딩 플러그 콘택을 형성할 수도 있다.
이처럼 소자분리막 내에만 융기된 랜딩 플러그 콘택을 형성하기 위해서는, 상술한 도 8의 과정에서 랜딩 플러그 콘택 영역 정의하는 마스크 대신에 소자분리막 중 랜딩 플러그 콘택 영역 이외의 영역을 정의하는 마스크를 사용하여 소자분리막을 선택적으로 식각함으로써 가능하다.
이후의 공정은 상술된 도 9 내지 도 13의 공정을 통해 당업자라면 용이하게 알 수 있으므로 이에 대한 설명은 생략한다.
상술한 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 일반적인 핀 트랜지스터의 구조를 보여주는 도면.
도 2는 데이터 유지 시간을 확보하기 위해 제안된 리세스 트랜지스터의 구조를 간략하게 보여주는 도면.
도 3은 종래의 새들 핀 트랜지스터의 구조를 보여주는 도면.
도 4는 랜딩 플러그 콘택(LPC) SAC(Self Aligned Contact) 페일이 실제 발생된 모습을 보여주는 SEM 사진.
도 5는 본 발명에 따른 융기된 랜딩 플러그 구조를 갖는 새들 핀 트랜지스터의 구조를 보여주는 단면도.
도 6 내지 도 12는 본 발명에 따른 새들 핀 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들.

Claims (12)

  1. 게이트 영역 내의 액티브 영역이 새들 핀 구조로 상기 게이트 영역 내의 소자분리막 보다 돌출되게 형성된 리세스;
    랜딩 플러그 콘택 영역의 소자분리막이 다른 영역의 소자분리막 보다 높게 형성된 융기된 랜딩 플러그 콘택; 및
    상기 리세스를 매립하는 게이트를 포함하는 새들 핀 트랜지스터.
  2. 게이트 영역 내의 액티브 영역이 새들 핀 구조로 상기 게이트 영역 내의 소자분리막 보다 돌출되게 형성된 리세스;
    랜딩 플러그 콘택 영역의 소자분리막 및 액티브 영역이 다른 소자분리막 및 다른 액티브 영역 보다 높게 형성된 융기된 랜딩 플러그 콘택; 및
    상기 리세스를 매립하는 게이트를 포함하는 새들 핀 트랜지스터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 융기된 랜딩 플러그 콘택의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터.
  4. 제 3항에 있어서, 상기 스페이서는
    질화막으로 형성되는 것을 특징으로 하는 새들 핀 트랜지스터.
  5. 제 1항 또는 제 2항에 있어서, 상기 융기된 랜딩 플러그 콘택은
    500 Å ∼ 1000 Å 높이로 형성되는 것을 특징으로 하는 새들 핀 트랜지스터.
  6. 액티브 영역을 정의하는 소자분리막을 형성하는 제 1 단계;
    랜딩 플러그 콘택 영역 이외의 영역을 일정 깊이로 식각하여 융기된 랜딩 플러그 콘택을 형성하는 제 2 단계;
    게이트 영역 내의 상기 소자분리막 및 상기 액티브 영역을 서로 다른 깊이로 식각하여 새들 핀 구조의 리세스를 형성하는 제 3 단계; 및
    상기 리세스가 매립되도록 게이트를 형성하는 제 4 단계를 포함하는 새들 핀 트랜지스터 형성 방법.
  7. 액티브 영역을 정의하는 소자분리막을 형성하는 제 1 단계;
    상기 소자분리막 내에서 랜딩 플러그 콘택 영역 이외의 영역을 일정 깊이로 식각하여 융기된 랜딩 플러그 콘택을 형성하는 제 2 단계;
    게이트 영역 내의 상기 소자분리막 및 상기 액티브 영역을 서로 다른 깊이로 식각하여 새들 핀 구조의 리세스를 형성하는 제 3 단계; 및
    상기 리세스가 매립되도록 게이트를 형성하는 제 4 단계를 포함하는 새들 핀 트랜지스터 형성 방법.
  8. 제 6항 또는 제 7항에 있어서, 상기 제 2 단계는
    500 Å ∼ 1000 Å 정도의 깊이로 식각하는 것을 특징으로 하는 새들 핀 트랜지스터 형성 방법.
  9. 제 6항 또는 제 7항에 있어서, 상기 제 3 단계는
    상기 게이트 영역 내에서 상기 소자분리막의 저부가 상기 액티브 영역의 저부 보다 낮아지게 식각하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
  10. 제 6항 또는 제 7항에 있어서, 상기 제 3 단계는
    상기 제 2 단계의 결과물 상부에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
  11. 제 10항에 있어서, 상기 제 4 단계는
    상기 융기된 랜딩 플러그 콘택 상부의 상기 질화막을 제거하여 상기 융기된 랜딩 플러그 콘택 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
  12. 제 6항 또는 제 7항에 있어서, 상기 제 4 단계는
    게이트 산화공정을 실시하여 상기 리세스에 의해 노출된 반도체 기판에 게이 트 산화막을 형성하는 단계;
    상기 리세스가 매립되도록 폴리 실리콘막, 도전막) 및 하드마스크층을 순차적으로 형성하는 단계; 및
    게이트 마스크를 사용하여 상기 하드마스크층, 상기 도전막 및 상기 폴리 실리콘막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979359B1 (ko) * 2008-05-30 2010-08-31 주식회사 하이닉스반도체 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
TWI433241B (zh) * 2010-06-24 2014-04-01 Inotera Memories Inc 具有浮置體之鰭式場效電晶體的製造方法
KR101801380B1 (ko) * 2011-12-22 2017-11-27 인텔 코포레이션 반도체 구조
US9123577B2 (en) * 2012-12-12 2015-09-01 Sandisk Technologies Inc. Air gap isolation in non-volatile memory using sacrificial films
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102019375B1 (ko) 2013-03-05 2019-09-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR101966277B1 (ko) * 2013-07-31 2019-08-13 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법
US9449978B2 (en) 2014-01-06 2016-09-20 Micron Technology, Inc. Semiconductor devices including a recessed access device and methods of forming same
US10854759B2 (en) * 2016-04-01 2020-12-01 Diodes Incorporated Trenched MOS gate controlled rectifier
US10770454B2 (en) * 2018-04-09 2020-09-08 Globalfoundries Inc. On-chip metal-insulator-metal (MIM) capacitor and methods and systems for forming same
KR20220131227A (ko) * 2021-03-18 2022-09-27 창신 메모리 테크놀로지즈 아이엔씨 반도체 구조의 제조 방법 및 반도체 구조

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144899B1 (ko) * 1995-04-25 1998-07-01 김광호 매몰 비트라인 디램 셀 및 그 제조방법
US6268264B1 (en) * 1998-12-04 2001-07-31 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
DE102004043856A1 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung
KR101003489B1 (ko) 2004-12-03 2010-12-31 주식회사 하이닉스반도체 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법
US20060273382A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. High density trench MOSFET with low gate resistance and reduced source contact space
KR100714307B1 (ko) * 2005-08-05 2007-05-02 삼성전자주식회사 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법
KR20070017656A (ko) 2005-08-08 2007-02-13 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100660543B1 (ko) * 2005-10-24 2006-12-22 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
US7700983B2 (en) * 2005-12-15 2010-04-20 Qimonda Ag Transistor, memory cell, memory cell array and method of forming a memory cell array
KR100720232B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR100724074B1 (ko) * 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
KR100744684B1 (ko) * 2006-06-01 2007-08-01 주식회사 하이닉스반도체 벌브형 리세스와 새들형 핀을 결합한 반도체소자 및 그의제조 방법
KR100761354B1 (ko) * 2006-10-02 2007-09-27 주식회사 하이닉스반도체 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법
KR100828030B1 (ko) * 2006-10-25 2008-05-08 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
KR100843711B1 (ko) * 2007-02-23 2008-07-04 삼성전자주식회사 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법
US7687355B2 (en) * 2007-03-30 2010-03-30 Hynix Semiconductor Inc. Method for manufacturing fin transistor that prevents etching loss of a spin-on-glass insulation layer
KR100871712B1 (ko) * 2007-07-10 2008-12-08 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조 방법
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
KR20090035775A (ko) * 2007-10-08 2009-04-13 삼성전자주식회사 반도체 소자 및 이를 형성하는 방법
KR100942961B1 (ko) * 2007-10-24 2010-02-17 주식회사 하이닉스반도체 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
JP2009164589A (ja) * 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
KR101235559B1 (ko) * 2007-12-14 2013-02-21 삼성전자주식회사 리세스 채널 트랜지스터 및 그 제조 방법
KR100968151B1 (ko) * 2008-05-06 2010-07-06 주식회사 하이닉스반도체 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법
KR100979359B1 (ko) * 2008-05-30 2010-08-31 주식회사 하이닉스반도체 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7800170B1 (en) * 2009-07-31 2010-09-21 Alpha & Omega Semiconductor, Inc. Power MOSFET device with tungsten spacer in contact hole and method

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US8823091B2 (en) 2014-09-02
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