KR100277859B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 셀 플러그 형성용 다결정 실리콘의 평탄화 공정시 발생한 주변 영역의 잔류 다결정 실리콘을 SF6+ O2의 혼합 플라즈마에 의해 제거하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계, 상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계, 상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계, 전면에 도전 체를 형성하는 단계, 상기 도전 체를 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계와, 상기 도전 체의 평탄화 시 발생한 상기 주변 영역의 잔류 도전 체를 SF6+ O2의 혼합 플라즈마에 의해 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
고집적 DRAM(Dynamic Random Access Memory) 형성 시 비트 라인(Bit Line)과 활성 영역사이에 전기적으로 연결되도록 셀 플러그(Cell Plug) 공정을 진행한다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(11)상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인(Word Line)(13)을 형성한다.
상기 워드 라인(13)들을 포함한 반도체 기판(11)상에 산화 막(14)과 제 1 감광막을 형성한다.
이어, 상기 제 1 감광막을 주변 영역에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막을 마스크로 상기 셀 영역의 산화 막(14)을 에치 백(Etch Back)하여 상기 셀 영역의 각 워드 라인(13) 양측의 반도체 기판(11)상에 산화 막 측 벽(14a)을 형성한 후, 상기 제 1 감광막을 제거한다.
도 1b에서와 같이, 상기 워드 라인(13)들을 포함한 전면에 다결정 실리콘(15)을 형성한 후, 상기 다결정 실리콘(15)을 CMP(Chemical Mechanical Polishing)방법에 의해 평탄화 한다.
도 1c에서와 같이, 상기 다결정 실리콘(15)을 포함한 전면에 제 2 감광막(16)을 도포 한 다음, 상기 제 2 감광막(16)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.
도 1d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)을 마스크로 상기 주변 영역의 다결정 실리콘(15)을 식각하여 상기 셀 영역에 플러그 층(15a)을 형성한 후, 상기 제 3 감광막(16)을 제거한다.
이때, 상기 주변 영역의 다결정 실리콘(15)의 식각 공정 시 잔류 층(17)이 발생한다.
그러나 종래의 반도체 소자의 제조 방법은 워드 라인의 캡 절연 막이 식각되지 않도록 하기 위해서 셀 플러그 형성용 다결정 실리콘의 평탄화 공정 시 충분히 식각하지 못하기 때문에, 셀 플러그 층의 형성 시 주변 영역의 산화 막을 포함한 워드 라인 양측에 다결정 실리콘이 잔류하여 전기적으로 쇼트(Short)가 발생되는 등 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 플러그 형성용 다결정 실리콘의 평탄화 공정시 발생한 주변 영역의 잔류 다결정 실리콘을 SF6+ O2의 혼합 플라즈마에 의해 제거하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 33: 워드 라인
34: 산화 막 34a: 산화 막 측 벽
35: 다결정 실리콘 36: 제 2 감광막
37: 잔류 층
본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계, 상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계, 상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계, 전면에 도전 체를 형성하는 단계, 상기 도전 체를 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계와, 상기 도전 체의 평탄화 시 발생한 상기 주변 영역의 잔류 도전 체를 SF6+ O2의 혼합 플라즈마에 의해 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인(33)을 형성한다.
상기 워드 라인(33)들을 포함한 반도체 기판(31)상에 산화 막(34)과 제 1 감광막을 형성한다.
이어, 상기 제 1 감광막을 주변 영역에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막을 마스크로 상기 셀 영역의 산화 막(34)을 에치 백하여 상기 셀 영역의 각 워드 라인(33) 양측의 반도체 기판(31)상에 산화 막 측 벽(34a)을 형성한 후, 상기 제 1 감광막을 제거한다.
도 2b에서와 같이, 상기 워드 라인(33)들을 포함한 전면에 다결정 실리콘(35)을 형성한 후, 상기 다결정 실리콘(35)을 CMP 방법에 의해 평탄화 한다.
도 2c에서와 같이, 상기 다결정 실리콘(35)을 포함한 전면에 제 2 감광막(36)을 도포 한 다음, 상기 제 2 감광막(36)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.
도 2d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기 주변 영역의 다결정 실리콘(35)을 제거하여 상기 셀 영역에 플러그 층(35a)을 형성한 후, 상기 제 3 감광막(36)을 제거한다.
이때, 상기 주변 영역의 다결정 실리콘(35)의 식각 공정 시 잔류 층(37)이 발생한다.
도 2e에서와 같이, 상기 잔류 층(37)을 포함한 전면에 제 4 감광막을 도포하고, 상기 제 4 감광막을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 1 ~ 6mT의 압력, 2000 ~ 3000W의 소오스(Source) 전압과, 50 ~ 200의 바이어스(Bias) 전압의 헬리콘(Helicon)형 HDPE(High Density Plasma Etcher)에서 SF6+ O2의 혼합 플라즈마(Plasma)에 의해 상기 잔류 층(37)을 제거한 후, 상기 제 4 감광막을 제거한다.
이때, 상기 O2는 총 혼합 플라즈마 유량의 10 ~ 40%까지의 유량을 사용하며, 상기 SF6는 30sccm이하의 유량을 사용한다.
그리고, 상기 잔류 층(37)을 제거하기 위한 가장 최적의 조건은 20 SF6+ 6 O2의 혼합 플라즈마에 의해 제거한 경우이다.
본 발명의 반도체 소자의 제조 방법은 셀 플러그 형성용 다결정 실리콘의 평탄화 공정 시 발생한 주변 영역의 잔류 다결정 실리콘을 SF6+ O2의 혼합 플라즈마에 의해 제거하므로 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.

Claims (5)

  1. 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계;
    상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계;
    상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계;
    전면에 도전 체를 형성하는 단계;
    상기 도전 체를 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계;
    상기 도전 체의 평탄화 시 발생한 상기 주변 영역의 잔류 도전 체를 SF6+ O2의 혼합 플라즈마에 의해 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 잔류 도전 체를 1 ~ 6mT의 압력, 2000 ~ 3000W의 소오스 전압과, 50 ~ 200의 바이어스 전압의 헬리콘 형 HDPE에서 상기 SF6+ O2의 혼합 플라즈마에 의해 제거함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 잔류 도전 체를 20 SF6+ 6 O2의 혼합 플라즈마에 의해 제거함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 O2는 총 혼합 플라즈마 유량의 10 ~ 40%까지의 유량을 사용함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 SF6는 30sccm이하의 유량을 사용함을 특징으로 하는 반도체 소자의 제조 방법.
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